JPH06250212A - アクティブマトリックス基板とその製造方法 - Google Patents
アクティブマトリックス基板とその製造方法Info
- Publication number
- JPH06250212A JPH06250212A JP3364693A JP3364693A JPH06250212A JP H06250212 A JPH06250212 A JP H06250212A JP 3364693 A JP3364693 A JP 3364693A JP 3364693 A JP3364693 A JP 3364693A JP H06250212 A JPH06250212 A JP H06250212A
- Authority
- JP
- Japan
- Prior art keywords
- tft
- resist
- peripheral circuit
- gate electrode
- channel type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims description 36
- 239000011159 matrix material Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000002093 peripheral effect Effects 0.000 claims abstract description 48
- 238000005530 etching Methods 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims description 12
- 239000010408 film Substances 0.000 claims description 8
- 239000010409 thin film Substances 0.000 claims description 7
- 230000000873 masking effect Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- -1 boron ions Chemical class 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】オフ電流の低い画素ＴＦＴと電気的特性の均一
なＴＦＴによる周辺回路により、高表示品質、高精細表
示を可能とするアクティブマトリックス基板を製造す
る。 【構成】画素ＴＦＴをオフセットゲート構造、周辺回路
を構成するＴＦＴを標準的なセルフアライン構造とす
る。
なＴＦＴによる周辺回路により、高表示品質、高精細表
示を可能とするアクティブマトリックス基板を製造す
る。 【構成】画素ＴＦＴをオフセットゲート構造、周辺回路
を構成するＴＦＴを標準的なセルフアライン構造とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（Thin Film Tr
ansistor）により形成される周辺回路内蔵型のアクティ
ブマトリックス基板とその製造方法に関する。
ansistor）により形成される周辺回路内蔵型のアクティ
ブマトリックス基板とその製造方法に関する。
【０００２】
【従来の技術】従来、多結晶シリコン膜を用いたＴＦＴ
はその電気的特性の良さを活かして、周辺回路内蔵型の
アクティブマトリックス基板に利用されてきた。特にビ
ューファインダ用などの小型の液晶パネルでは、微細ピ
ッチの端子接続に関わる実装上の問題から周辺回路内蔵
型のアクティブマトリックス基板が必須になっている。
一方、多結晶シリコンＴＦＴはオフ電流が比較的大き
く、画素電極に書き込まれた電荷の保持が困難である。
従って、パネルの表示品質を確保するため様々な工夫が
なされてきた。このための手段として最近注目されてい
るのが、オフセットゲート構造やＬＤＤ（Lightly Dope
d Drain）構造のＴＦＴである。前記両構造とも、基本
的にはゲート電極とソース・ドレイン領域を形成する高
濃度不純物領域の間に僅かな距離がある点で共通であ
る。これらの構造は前記距離のおかげでドレイン端での
電界の集中を緩和できるので、オフ電流を十分なレベル
まで下げることが出きる。
はその電気的特性の良さを活かして、周辺回路内蔵型の
アクティブマトリックス基板に利用されてきた。特にビ
ューファインダ用などの小型の液晶パネルでは、微細ピ
ッチの端子接続に関わる実装上の問題から周辺回路内蔵
型のアクティブマトリックス基板が必須になっている。
一方、多結晶シリコンＴＦＴはオフ電流が比較的大き
く、画素電極に書き込まれた電荷の保持が困難である。
従って、パネルの表示品質を確保するため様々な工夫が
なされてきた。このための手段として最近注目されてい
るのが、オフセットゲート構造やＬＤＤ（Lightly Dope
d Drain）構造のＴＦＴである。前記両構造とも、基本
的にはゲート電極とソース・ドレイン領域を形成する高
濃度不純物領域の間に僅かな距離がある点で共通であ
る。これらの構造は前記距離のおかげでドレイン端での
電界の集中を緩和できるので、オフ電流を十分なレベル
まで下げることが出きる。
【０００３】
【発明が解決しようとする課題】オフセットゲート構造
やＬＤＤ構造を形成するためには、前述したようにゲー
ト電極とソース・ドレイン領域を形成する高濃度不純物
領域との間に何らかの距離が必要であり、その製造方法
が問題となる。多結晶シリコンＴＦＴでは多結晶シリコ
ン中の不純物の拡散係数が大きいため、前記距離は１乃
至２μｍ程度が望ましい。この程度の距離を得る方法と
して一般的にはオーバエッチ法が用いられる。例えば、
ゲート電極をレジストをマスクとしてエッチングし、次
にゲート電極とレジストをマスクとしてソース・ドレイ
ン形成のため高濃度不純物イオン打ち込みを行い、次に
レジストをマスクとしてゲート電極をオーバエッチす
る。ソース・ドレインの高濃度不純物領域は、基本的に
は前記イオン打ち込み時のマスクで決定される。正確に
はイオン打ち込み後に行われる活性化のための熱処理に
より、前記高濃度不純物領域は拡散により１μｍ程度大
きくなる。しかし、ゲート電極のオーバエッチ量を前記
拡散を考慮にいれて十分大きくすれば、オフセット構造
を形成することができる。また、オーバエッチ後レジス
トを除去し、次にゲート電極をマスクとして低濃度の不
純物イオン打ち込みを行えばＬＤＤ構造を得ることがで
きる。
やＬＤＤ構造を形成するためには、前述したようにゲー
ト電極とソース・ドレイン領域を形成する高濃度不純物
領域との間に何らかの距離が必要であり、その製造方法
が問題となる。多結晶シリコンＴＦＴでは多結晶シリコ
ン中の不純物の拡散係数が大きいため、前記距離は１乃
至２μｍ程度が望ましい。この程度の距離を得る方法と
して一般的にはオーバエッチ法が用いられる。例えば、
ゲート電極をレジストをマスクとしてエッチングし、次
にゲート電極とレジストをマスクとしてソース・ドレイ
ン形成のため高濃度不純物イオン打ち込みを行い、次に
レジストをマスクとしてゲート電極をオーバエッチす
る。ソース・ドレインの高濃度不純物領域は、基本的に
は前記イオン打ち込み時のマスクで決定される。正確に
はイオン打ち込み後に行われる活性化のための熱処理に
より、前記高濃度不純物領域は拡散により１μｍ程度大
きくなる。しかし、ゲート電極のオーバエッチ量を前記
拡散を考慮にいれて十分大きくすれば、オフセット構造
を形成することができる。また、オーバエッチ後レジス
トを除去し、次にゲート電極をマスクとして低濃度の不
純物イオン打ち込みを行えばＬＤＤ構造を得ることがで
きる。
【０００４】しかしながら、オーバエッチによる前述の
オフセット構造やＬＤＤ構造の形成では、チャネル長を
精確に制御するのが難しいと云う問題がある。例えば、
ゲート電極材料を多結晶シリコンとする場合、エッチン
グは通常プラズマエッチングで行われる。標準的なエッ
チングではプラズマの発光強度の変化からエッチング終
点を知ることが出来るが、オーバエッチでは既にエッチ
ングが完了しており、プラズマの発光強度の変化からは
オーバエッチの終点を知ることが出来ない。また、エッ
チング装置は使用状況により微妙にエッチングレートが
変化するものであり、オーバエッチ量を高精度で制御す
ることが難しい。ゲート電極の幅即ちゲート長やオフセ
ット長のばらつきはＴＦＴの電気的特性のばらつきとな
る。特に、ＴＦＴのオン電流はこれらの長さに大きく依
存する。
オフセット構造やＬＤＤ構造の形成では、チャネル長を
精確に制御するのが難しいと云う問題がある。例えば、
ゲート電極材料を多結晶シリコンとする場合、エッチン
グは通常プラズマエッチングで行われる。標準的なエッ
チングではプラズマの発光強度の変化からエッチング終
点を知ることが出来るが、オーバエッチでは既にエッチ
ングが完了しており、プラズマの発光強度の変化からは
オーバエッチの終点を知ることが出来ない。また、エッ
チング装置は使用状況により微妙にエッチングレートが
変化するものであり、オーバエッチ量を高精度で制御す
ることが難しい。ゲート電極の幅即ちゲート長やオフセ
ット長のばらつきはＴＦＴの電気的特性のばらつきとな
る。特に、ＴＦＴのオン電流はこれらの長さに大きく依
存する。
【０００５】ＣＭＯＳ方式の周辺回路内蔵型のアクティ
ブマトリックス基板では、ＴＦＴの種類が周辺回路を構
成するＰチャネル型ＴＦＴとＮチャネル型ＴＦＴ及び画
素ＴＦＴを構成するＮチャネル型ＴＦＴの３種類ある。
オフ電流を制御したいのは画素ＴＦＴであり、周辺回路
を構成するＴＦＴではオン電流を大きくし、なお且つ均
一な特性にしたいと云う一般的要請がある。標準的なＴ
ＦＴの製造工程では、前記３種類のＴＦＴともオーバエ
ッチされことになり、前述したようにＴＦＴ特性のばら
つきが生じることになる。
ブマトリックス基板では、ＴＦＴの種類が周辺回路を構
成するＰチャネル型ＴＦＴとＮチャネル型ＴＦＴ及び画
素ＴＦＴを構成するＮチャネル型ＴＦＴの３種類ある。
オフ電流を制御したいのは画素ＴＦＴであり、周辺回路
を構成するＴＦＴではオン電流を大きくし、なお且つ均
一な特性にしたいと云う一般的要請がある。標準的なＴ
ＦＴの製造工程では、前記３種類のＴＦＴともオーバエ
ッチされことになり、前述したようにＴＦＴ特性のばら
つきが生じることになる。
【０００６】図２は従来のアクティブマトリックス基板
において、画素ＴＦＴを標準的なオフセット構造で製造
するプロセスのＴＦＴ断面図を示したものである。図２
において、絶縁基板上に上記３種類のＴＦＴが形成され
る。２０６、２０８、２１０は夫々Ｎチャネル型の画素
ＴＦＴ、周辺回路を構成するＮチャネル型ＴＦＴとＰチ
ャネル型ＴＦＴのソース、ドレイン及びチャネルとなる
半導体層である。図２（ａ）において、ゲート絶縁膜２
１１を形成した後ゲート電極２１２をレジストマスク２
１３によりパタンニングし、該レジストを残したままＮ
チャネルＴＦＴのソース・ドレイン形成のための高濃度
リンイオン打ち込み２１４を行う。次に図２（ｂ）に示
すように前記レジスト２１３をマスクとしてゲート電極
を片側１乃至２μｍオーバエッチし、ゲート電極２１２
Ａ、２１２Ｂ、２１２Ｃを得る。パタン設計上のゲート
電極寸法は図２（ａ）に示すゲート電極２１２に反映さ
れる事になるが、最終的なゲート電極寸法は前記２１２
Ａ、２１２Ｂ、２１２Ｃで決定される事になる。即ち、
ゲート電極寸法は前記オーバエッチ量に依存する事にな
る。ここで問題となるのが、前記オーバエッチは前述し
たようにエッチング終点の検出ができないために、オー
バエッチ量がばらつき、従って、ゲート寸法がばらつく
事があることである。次に図２（ｃ）において不要にな
った前記レジスト２１３を除去した後、２種類のＮチャ
ネル型ＴＦＴをレジスト２１５でマスクし、Ｐチャネル
型ＴＦＴのソース・ドレイン形成のための高濃度ボロン
イオン打ち込み２１６を行う。ボロンイオンの量を前記
リンイオンの量より多くすれば、２１０にはＰ型のソー
ス２０９およびドレイン２０９’を形成できる。ここま
での工程において、画素及び周辺回路を構成するＮチャ
ネル型ＴＦＴはオフセットゲート型ＴＦＴとなり、Ｐチ
ャネル型ＴＦＴは標準的なセルフアライン型ＴＦＴとな
る。画素ＴＦＴでは所望の低いオフ電流を得られるが、
周辺回路を構成するＮチャネル型ＴＦＴではオフセット
ゲート構造のため、十分なオン電流が得られない場合が
ある。この場合は図２（ｃ）に続いて、不要となったレ
ジスト２１５を除去し、さらに画素ＴＦＴとＰチャネル
型ＴＦＴをレジストでマスクし、リンイオン打ち込みを
行えば周辺回路を構成するＮチャネル型ＴＦＴを標準的
なセルフアライン型ＴＦＴとすることができる。また、
画素ＴＦＴをＬＤＤ構造としたい場合は、さらに前記不
要となったレジストを除去し、比較的低濃度のリンイオ
ン打ち込みを行えば良い。
において、画素ＴＦＴを標準的なオフセット構造で製造
するプロセスのＴＦＴ断面図を示したものである。図２
において、絶縁基板上に上記３種類のＴＦＴが形成され
る。２０６、２０８、２１０は夫々Ｎチャネル型の画素
ＴＦＴ、周辺回路を構成するＮチャネル型ＴＦＴとＰチ
ャネル型ＴＦＴのソース、ドレイン及びチャネルとなる
半導体層である。図２（ａ）において、ゲート絶縁膜２
１１を形成した後ゲート電極２１２をレジストマスク２
１３によりパタンニングし、該レジストを残したままＮ
チャネルＴＦＴのソース・ドレイン形成のための高濃度
リンイオン打ち込み２１４を行う。次に図２（ｂ）に示
すように前記レジスト２１３をマスクとしてゲート電極
を片側１乃至２μｍオーバエッチし、ゲート電極２１２
Ａ、２１２Ｂ、２１２Ｃを得る。パタン設計上のゲート
電極寸法は図２（ａ）に示すゲート電極２１２に反映さ
れる事になるが、最終的なゲート電極寸法は前記２１２
Ａ、２１２Ｂ、２１２Ｃで決定される事になる。即ち、
ゲート電極寸法は前記オーバエッチ量に依存する事にな
る。ここで問題となるのが、前記オーバエッチは前述し
たようにエッチング終点の検出ができないために、オー
バエッチ量がばらつき、従って、ゲート寸法がばらつく
事があることである。次に図２（ｃ）において不要にな
った前記レジスト２１３を除去した後、２種類のＮチャ
ネル型ＴＦＴをレジスト２１５でマスクし、Ｐチャネル
型ＴＦＴのソース・ドレイン形成のための高濃度ボロン
イオン打ち込み２１６を行う。ボロンイオンの量を前記
リンイオンの量より多くすれば、２１０にはＰ型のソー
ス２０９およびドレイン２０９’を形成できる。ここま
での工程において、画素及び周辺回路を構成するＮチャ
ネル型ＴＦＴはオフセットゲート型ＴＦＴとなり、Ｐチ
ャネル型ＴＦＴは標準的なセルフアライン型ＴＦＴとな
る。画素ＴＦＴでは所望の低いオフ電流を得られるが、
周辺回路を構成するＮチャネル型ＴＦＴではオフセット
ゲート構造のため、十分なオン電流が得られない場合が
ある。この場合は図２（ｃ）に続いて、不要となったレ
ジスト２１５を除去し、さらに画素ＴＦＴとＰチャネル
型ＴＦＴをレジストでマスクし、リンイオン打ち込みを
行えば周辺回路を構成するＮチャネル型ＴＦＴを標準的
なセルフアライン型ＴＦＴとすることができる。また、
画素ＴＦＴをＬＤＤ構造としたい場合は、さらに前記不
要となったレジストを除去し、比較的低濃度のリンイオ
ン打ち込みを行えば良い。
【０００７】以上に示したように、従来技術ではアクテ
ィブマトリックス基板の周辺回路を構成するＴＦＴのゲ
ートもオーバエッチされことになり、ＴＦＴの電気特性
のばらつきを避けることが出来ない。また、ＴＦＴのパ
タン設計ではゲートのオーバエッチを考慮して寸法を決
めなければならないと云う問題もある。
ィブマトリックス基板の周辺回路を構成するＴＦＴのゲ
ートもオーバエッチされことになり、ＴＦＴの電気特性
のばらつきを避けることが出来ない。また、ＴＦＴのパ
タン設計ではゲートのオーバエッチを考慮して寸法を決
めなければならないと云う問題もある。
【０００８】従って、本発明の目的は前述の問題点を解
決し、画素ＴＦＴのオフ電流を十分低くし、且つ周辺回
路を構成するＴＦＴは均一な電気的特性が得られるアク
ティブマトリックス基板とその製造方法を提案すること
にある。
決し、画素ＴＦＴのオフ電流を十分低くし、且つ周辺回
路を構成するＴＦＴは均一な電気的特性が得られるアク
ティブマトリックス基板とその製造方法を提案すること
にある。
【０００９】
【課題を解決するための手段】本発明は、 （１） 絶縁基板上にＣＭＯＳで構成される周辺回路内
蔵型のアクティブマトリックス基板において、画素ＴＦ
Ｔはオフセット型のＮチャネルＴＦＴ、周辺回路を構成
するＮチャネルＴＦＴとＰチャネルＴＦＴは非オフセッ
ト型のＴＦＴで構成されていることを特徴とする。
蔵型のアクティブマトリックス基板において、画素ＴＦ
Ｔはオフセット型のＮチャネルＴＦＴ、周辺回路を構成
するＮチャネルＴＦＴとＰチャネルＴＦＴは非オフセッ
ト型のＴＦＴで構成されていることを特徴とする。
【００１０】（２） 絶縁基板上にＣＭＯＳで構成され
る周辺回路内蔵型のアクティブマトリックス基板におい
て、画素ＴＦＴはＬＤＤ型のＮチャネルＴＦＴ、周辺回
路を構成するＮチャネルＴＦＴとＰチャネルＴＦＴは非
ＬＤＤ型のＴＦＴで構成されていることを特徴とする。
る周辺回路内蔵型のアクティブマトリックス基板におい
て、画素ＴＦＴはＬＤＤ型のＮチャネルＴＦＴ、周辺回
路を構成するＮチャネルＴＦＴとＰチャネルＴＦＴは非
ＬＤＤ型のＴＦＴで構成されていることを特徴とする。
【００１１】（３） 絶縁基板上にシリコン薄膜を堆積
しＴＦＴのソース、ドレイン及びチャネルとなるパタン
を形成する工程と、次にゲート絶縁膜を形成する工程
と、次にゲート電極となる薄膜を堆積しゲート電極及び
ゲート線などのパタンにフォトエッチングする工程と、
次に前記パタンニングのフォトレジスト残したまま、周
辺回路を構成するＰおよびＮチャネルＴＦＴをレジスト
などでマスクする工程と、次に画素ＴＦＴに、ゲート電
極とその上に残されたレジストをマスクとしてソース・
ドレイン形成用のイオン打ち込みを行う工程と、次に前
記ゲート電極上に残されたレジストをマスクとして、画
素ＴＦＴのゲート電極をオーバエッチして画素ＴＦＴの
ゲート長を短くする工程と、次に前記ゲート上に残され
たレジストと前記周辺回路をマスクしたレジストなどを
同時に除去する工程と、次にレジストマスクにより周辺
回路を構成するＰチャネル型ＴＦＴのソース・ドレイン
に不純物をイオン打ち込みする工程と、次にレジストマ
スクにより周辺回路を構成するＮチャネルＴＦＴのソー
ス・ドレインに不純物をイオン打ち込みする工程と、を
含むことを特徴とする。
しＴＦＴのソース、ドレイン及びチャネルとなるパタン
を形成する工程と、次にゲート絶縁膜を形成する工程
と、次にゲート電極となる薄膜を堆積しゲート電極及び
ゲート線などのパタンにフォトエッチングする工程と、
次に前記パタンニングのフォトレジスト残したまま、周
辺回路を構成するＰおよびＮチャネルＴＦＴをレジスト
などでマスクする工程と、次に画素ＴＦＴに、ゲート電
極とその上に残されたレジストをマスクとしてソース・
ドレイン形成用のイオン打ち込みを行う工程と、次に前
記ゲート電極上に残されたレジストをマスクとして、画
素ＴＦＴのゲート電極をオーバエッチして画素ＴＦＴの
ゲート長を短くする工程と、次に前記ゲート上に残され
たレジストと前記周辺回路をマスクしたレジストなどを
同時に除去する工程と、次にレジストマスクにより周辺
回路を構成するＰチャネル型ＴＦＴのソース・ドレイン
に不純物をイオン打ち込みする工程と、次にレジストマ
スクにより周辺回路を構成するＮチャネルＴＦＴのソー
ス・ドレインに不純物をイオン打ち込みする工程と、を
含むことを特徴とする。
【００１２】
【実施例】以下に本発明を実施例に基づき説明する。図
１は本発明の実施例であり、アクティブマトリックス基
板を構成する３種類のＴＦＴの断面図を示す。本発明の
ポイントがＴＦＴのソース、ドレイン、チャネル、ゲー
トの相対位置関係にあるため、本実施例に示すＴＦＴの
断面図はこれらの要素部分だけを示している。図１にお
いて、透明絶縁基板１０１の上に３種類のＴＦＴがあ
り、ＴＦＴ−Ａは画素ＴＦＴでＮチャネル型ＴＦＴでオ
フセットゲート型、ＴＦＴ−ＢとＴＦＴ−Ｃはアクティ
ブマトリックス基板の周辺回路を構成するＴＦＴで夫々
非オフセットゲート型のＮチャネル型ＴＦＴとＰチャネ
ル型のＴＦＴである。ＴＦＴ−ＡはＮ+高濃度不純物領
域１０５、１０５’のソース・ドレイン、チャネル領域
１０６、ゲート絶縁膜１１１、ゲート電極１１２から構
成される。チャネル領域１０６の長さはゲート電極１１
２の幅より長く、所謂オフセットゲート構造をなす。Ｔ
ＦＴ−Ｂは非オフセットゲート構造、即ち標準的なセル
フアライン構造のＮチャネル型ＴＦＴであり、１０７、
１０７’がＮ+ 高濃度不純物領域のソース・ドレイン、
ＴＦＴ−Ｃは標準的なセルフアライン構造のＰチャネル
型ＴＦＴであり、１０９、１０９’がＰ+ 高濃度不純物
領域のソース・ドレインである。画素ＴＦＴ−Ａはオフ
セットゲート型ＴＦＴのためオフ電流が小さく、周辺回
路を構成するＴＦＴ−Ｂ及びＴＦＴ−Ｃは標準的なセル
フアライン構造であり大きなオン電流を得ることができ
る。即ち、画素電極に書き込まれた電荷は十分保持さ
れ、周辺回路は高速で動作できることになる。また、詳
細は後述するが、周辺回路を構成する本発明によるＴＦ
Ｔは、ゲート電極形成においてエッチング終点を検出可
能な方法で加工できるため、電気的特性の均一性に優れ
ている。従って、このようなＴＦＴで構成されるアクテ
ィブマトリックス基板は高精細で高品質の液晶表示を可
能とする。
１は本発明の実施例であり、アクティブマトリックス基
板を構成する３種類のＴＦＴの断面図を示す。本発明の
ポイントがＴＦＴのソース、ドレイン、チャネル、ゲー
トの相対位置関係にあるため、本実施例に示すＴＦＴの
断面図はこれらの要素部分だけを示している。図１にお
いて、透明絶縁基板１０１の上に３種類のＴＦＴがあ
り、ＴＦＴ−Ａは画素ＴＦＴでＮチャネル型ＴＦＴでオ
フセットゲート型、ＴＦＴ−ＢとＴＦＴ−Ｃはアクティ
ブマトリックス基板の周辺回路を構成するＴＦＴで夫々
非オフセットゲート型のＮチャネル型ＴＦＴとＰチャネ
ル型のＴＦＴである。ＴＦＴ−ＡはＮ+高濃度不純物領
域１０５、１０５’のソース・ドレイン、チャネル領域
１０６、ゲート絶縁膜１１１、ゲート電極１１２から構
成される。チャネル領域１０６の長さはゲート電極１１
２の幅より長く、所謂オフセットゲート構造をなす。Ｔ
ＦＴ−Ｂは非オフセットゲート構造、即ち標準的なセル
フアライン構造のＮチャネル型ＴＦＴであり、１０７、
１０７’がＮ+ 高濃度不純物領域のソース・ドレイン、
ＴＦＴ−Ｃは標準的なセルフアライン構造のＰチャネル
型ＴＦＴであり、１０９、１０９’がＰ+ 高濃度不純物
領域のソース・ドレインである。画素ＴＦＴ−Ａはオフ
セットゲート型ＴＦＴのためオフ電流が小さく、周辺回
路を構成するＴＦＴ−Ｂ及びＴＦＴ−Ｃは標準的なセル
フアライン構造であり大きなオン電流を得ることができ
る。即ち、画素電極に書き込まれた電荷は十分保持さ
れ、周辺回路は高速で動作できることになる。また、詳
細は後述するが、周辺回路を構成する本発明によるＴＦ
Ｔは、ゲート電極形成においてエッチング終点を検出可
能な方法で加工できるため、電気的特性の均一性に優れ
ている。従って、このようなＴＦＴで構成されるアクテ
ィブマトリックス基板は高精細で高品質の液晶表示を可
能とする。
【００１３】次に本発明のアクティブマトリックス基板
の製造方法を図３の実施例に基づき説明する。図３
（ａ）において、３０６、３０８、３１０は夫々Ｎチャ
ネル型の画素ＴＦＴ、周辺回路を構成するＮチャネル型
ＴＦＴとＰチャネル型ＴＦＴのソース、ドレイン及びチ
ャネルとなる半導体層である。前記チャネル層を形成し
た後、ゲート絶縁膜３１１を形成し、次にゲート電極材
料をデポし、ゲート電極３１２をフォトエッチングす
る。ゲート電極材料を多結晶シリコンとすれば、エッチ
ングはＣＦ4 プラズマによるドライエッチングにより、
エッチング終点を確認し精確に寸法制御することができ
る。次に図３（ｂ）に示すようにゲート電極をエッチン
グしたレジスト３１３を残したまま、周辺回路を構成す
るＴＦＴをさらに別なレジスト３１５でマスクし、画素
ＴＦＴであるＮチャネル型ＴＦＴのソース・ドレイン形
成のための高濃度リンイオン打ち込み３１４を行う。次
に図３（ｃ）に示すように前記レジスト３１３及び３１
５をマスクとしてゲート電極を片側１乃至２μｍオーバ
エッチし、ゲート電極３１２Ａを得る。この時周辺回路
を構成するＴＦＴはレジスト３１５によりマスクされて
いるため、これらＴＦＴのチャネル長を決めるゲート寸
法は何等の影響も受けない。従って、前記ゲート寸法は
図３（ａ）に示すエッチングにより精確に決まる。一
方、画素ＴＦＴのゲートは前記オーバエッチによる寸法
減少により、オフセット構造となる。次に図４（ａ）に
おいて不要になった前記レジスト３１３及び３１５を除
去した後、Ｎチャネル型ＴＦＴをレジスト３１７でマス
クし、Ｐチャネル型ＴＦＴのソース・ドレイン形成のた
めの高濃度ボロンイオン打ち込み３１８を行う。次に図
４（ｂ）に示すように、前記不要になったレジスト３１
７を除去し、新たなレジスト３１９で画素ＴＦＴと周辺
回路を構成するＰチャネル型ＴＦＴをマスクし、高濃度
のリンイオン打ち込み３２０により周辺回路を構成する
Ｎチャネル型ＴＦＴのソース３０７、ドレイン３０７’
を形成する。ここまでの工程において、画素ＴＦＴはオ
フセットゲート型ＴＦＴとなり、周辺回路を構成するＮ
チャネル型ＴＦＴおよびＰチャネル型ＴＦＴは標準的な
セルフアライン型ＴＦＴとなる。さらに画素ＴＦＴをＬ
ＤＤ構造としたい場合は、図４（ｂ）に続いて不要とな
ったレジスト３１９を除去し、次に比較的低濃度のリン
イオン打ち込みを行えば良い。
の製造方法を図３の実施例に基づき説明する。図３
（ａ）において、３０６、３０８、３１０は夫々Ｎチャ
ネル型の画素ＴＦＴ、周辺回路を構成するＮチャネル型
ＴＦＴとＰチャネル型ＴＦＴのソース、ドレイン及びチ
ャネルとなる半導体層である。前記チャネル層を形成し
た後、ゲート絶縁膜３１１を形成し、次にゲート電極材
料をデポし、ゲート電極３１２をフォトエッチングす
る。ゲート電極材料を多結晶シリコンとすれば、エッチ
ングはＣＦ4 プラズマによるドライエッチングにより、
エッチング終点を確認し精確に寸法制御することができ
る。次に図３（ｂ）に示すようにゲート電極をエッチン
グしたレジスト３１３を残したまま、周辺回路を構成す
るＴＦＴをさらに別なレジスト３１５でマスクし、画素
ＴＦＴであるＮチャネル型ＴＦＴのソース・ドレイン形
成のための高濃度リンイオン打ち込み３１４を行う。次
に図３（ｃ）に示すように前記レジスト３１３及び３１
５をマスクとしてゲート電極を片側１乃至２μｍオーバ
エッチし、ゲート電極３１２Ａを得る。この時周辺回路
を構成するＴＦＴはレジスト３１５によりマスクされて
いるため、これらＴＦＴのチャネル長を決めるゲート寸
法は何等の影響も受けない。従って、前記ゲート寸法は
図３（ａ）に示すエッチングにより精確に決まる。一
方、画素ＴＦＴのゲートは前記オーバエッチによる寸法
減少により、オフセット構造となる。次に図４（ａ）に
おいて不要になった前記レジスト３１３及び３１５を除
去した後、Ｎチャネル型ＴＦＴをレジスト３１７でマス
クし、Ｐチャネル型ＴＦＴのソース・ドレイン形成のた
めの高濃度ボロンイオン打ち込み３１８を行う。次に図
４（ｂ）に示すように、前記不要になったレジスト３１
７を除去し、新たなレジスト３１９で画素ＴＦＴと周辺
回路を構成するＰチャネル型ＴＦＴをマスクし、高濃度
のリンイオン打ち込み３２０により周辺回路を構成する
Ｎチャネル型ＴＦＴのソース３０７、ドレイン３０７’
を形成する。ここまでの工程において、画素ＴＦＴはオ
フセットゲート型ＴＦＴとなり、周辺回路を構成するＮ
チャネル型ＴＦＴおよびＰチャネル型ＴＦＴは標準的な
セルフアライン型ＴＦＴとなる。さらに画素ＴＦＴをＬ
ＤＤ構造としたい場合は、図４（ｂ）に続いて不要とな
ったレジスト３１９を除去し、次に比較的低濃度のリン
イオン打ち込みを行えば良い。
【００１４】
【発明の効果】以上説明したように、本発明によれば画
素ＴＦＴをオフセット構造に、周辺回路を構成するＴＦ
Ｔは標準的なセルフアライン構造にする事が出来るの
で、画素電極に書き込まれた電荷は十分保持され、周辺
回路は高速で動作できることになる。また、周辺回路を
構成するＴＦＴのゲート長をパタン設計値を反映した値
に高精度で均一に決定できるため、電気的特性の均一性
に優れたＴＦＴを得ることができる。従って、このよう
なＴＦＴで構成されるアクティブマトリックス基板は高
精細で高品質の液晶表示を可能とする。
素ＴＦＴをオフセット構造に、周辺回路を構成するＴＦ
Ｔは標準的なセルフアライン構造にする事が出来るの
で、画素電極に書き込まれた電荷は十分保持され、周辺
回路は高速で動作できることになる。また、周辺回路を
構成するＴＦＴのゲート長をパタン設計値を反映した値
に高精度で均一に決定できるため、電気的特性の均一性
に優れたＴＦＴを得ることができる。従って、このよう
なＴＦＴで構成されるアクティブマトリックス基板は高
精細で高品質の液晶表示を可能とする。
【図１】本発明によるアクティブマトリックス基板を構
成するＴＦＴの断面図。
成するＴＦＴの断面図。
【図２】従来技術によるアクティブマトリックス基板の
製造方法を示す断面図。
製造方法を示す断面図。
【図３】本発明によるアクティブマトリックス基板の製
造方法を示す第１の断面図。
造方法を示す第１の断面図。
【図４】本発明によるアクティブマトリックス基板の製
造方法を示す第２の断面図。
造方法を示す第２の断面図。
101,201,301 ガラス基板 105,107,109,205,207,209,305,307,309 ソース、ドレ
イン 111,211,311 ゲート絶縁膜 112,212,312 ゲート電極 213,215,313,315,317,319 フォトレジスト
イン 111,211,311 ゲート絶縁膜 112,212,312 ゲート電極 213,215,313,315,317,319 フォトレジスト
Claims (4)
- 【請求項１】 絶縁基板上にＣＭＯＳで構成される周辺
回路内蔵型のアクティブマトリックス基板において、画
素ＴＦＴはオフセット型のＰまたはＮチャネル型ＴＦ
Ｔ、周辺回路を構成するＮチャネル型ＴＦＴとＰチャネ
ル型ＴＦＴは非オフセット型のＴＦＴで構成されている
ことを特徴とするアクティブマトリックス基板。 - 【請求項２】 絶縁基板上にＣＭＯＳで構成される周辺
回路内蔵型のアクティブマトリックス基板において、画
素ＴＦＴはＬＤＤ型のＰまたはＮチャネル型ＴＦＴ、周
辺回路を構成するＮチャネル型ＴＦＴとＰチャネル型Ｔ
ＦＴは非ＬＤＤ型のＴＦＴで構成されていることを特徴
とするアクティブマトリックス基板。 - 【請求項３】 絶縁基板上にシリコン薄膜を堆積しＴＦ
Ｔのソース、ドレイン及びチャネルとなるパタンを形成
する工程と、次にゲート絶縁膜を形成する工程と、次に
ゲート電極となる薄膜を堆積しゲート電極及びゲート線
などのパタンにフォトエッチングする工程と、次に前記
パタンニングのフォトレジスト残したまま、周辺回路を
構成するＰおよびＮチャネル型ＴＦＴをレジストなどで
マスクする工程と、次に画素ＴＦＴに、ゲート電極とそ
の上に残されたレジストをマスクとしてソース・ドレイ
ン形成用のイオン打ち込みを行う工程と、次に前記ゲー
ト電極上に残されたレジストをマスクとして、画素ＴＦ
Ｔのゲート電極をオーバエッチして画素ＴＦＴのゲート
長を短くする工程と、次に前記ゲート上に残されたレジ
ストと前記周辺回路をマスクしたレジストなどを同時に
除去する工程と、次にレジストマスクにより周辺回路を
構成するＰ（Ｎ）チャネル型ＴＦＴのソース・ドレイン
に不純物をイオン打ち込みする工程と、次にレジストマ
スクにより周辺回路を構成するＮ（Ｐ）チャネル型ＴＦ
Ｔのソース・ドレインに不純物をイオン打ち込みする工
程と、を含むことを特徴とする請求項１記載のアクティ
ブマトリックス基板の製造方法。 - 【請求項４】 絶縁基板上にシリコン薄膜を堆積しＴＦ
Ｔのソース、ドレイン及びチャネルとなるパタンを形成
する工程と、次にゲート絶縁膜を形成する工程と、次に
ゲート電極となる薄膜を堆積しゲート電極及びゲート線
などのパタンにフォトエッチングする工程と、次に前記
パタンニングのフォトレジスト残したまま、周辺回路を
構成するＰおよびＮチャネル型ＴＦＴをレジストなどで
マスクする工程と、次に画素ＴＦＴに、ゲート電極とそ
の上に残されたレジストをマスクとしてソース・ドレイ
ン形成用のイオン打ち込みを行う工程と、次に前記ゲー
ト電極上に残されたレジストをマスクとして、画素ＴＦ
Ｔのゲート電極をオーバエッチして画素ＴＦＴのゲート
長を短くする工程と、次に前記ゲート上に残されたレジ
ストと前記周辺回路をマスクしたレジストなどを同時に
除去する工程と、次にレジストマスクにより周辺回路を
構成するＰ（Ｎ）チャネル型ＴＦＴのソース・ドレイン
に不純物をイオン打ち込みし不要のレジストを除去する
工程と、次にレジストマスクにより周辺回路を構成する
Ｎ（Ｐ）チャネル型ＴＦＴのソース・ドレインに不純物
をイオン打ち込みし不要のレジストを除去する工程と、
次に低濃度のドナ不純物を基盤全面にイオン打ち込みす
る工程と、を含むことを特徴とする請求項２記載のアク
ティブマトリックス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03364693A JP3453776B2 (ja) | 1993-02-23 | 1993-02-23 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03364693A JP3453776B2 (ja) | 1993-02-23 | 1993-02-23 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06250212A true JPH06250212A (ja) | 1994-09-09 |
| JP3453776B2 JP3453776B2 (ja) | 2003-10-06 |
Family
ID=12392214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03364693A Expired - Fee Related JP3453776B2 (ja) | 1993-02-23 | 1993-02-23 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3453776B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5620905A (en) * | 1993-10-20 | 1997-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating thin film semiconductor integrated circuit |
| US5889291A (en) * | 1994-04-22 | 1999-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
| US6146930A (en) * | 1994-05-20 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating an active-matrix liquid crystal display |
| US6414345B1 (en) | 1994-06-13 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| US6943764B1 (en) | 1994-04-22 | 2005-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for an active matrix display device |
| KR100509662B1 (ko) * | 1996-11-12 | 2005-11-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브 매트릭스형 디스플레이장치 및 그 제조방법 및 반도체장치의 제조방법 |
| US7081938B1 (en) | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| CN100399177C (zh) * | 1995-02-15 | 2008-07-02 | 株式会社半导体能源研究所 | 液晶显示器件 |
| US7629618B2 (en) | 2000-12-21 | 2009-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
-
1993
- 1993-02-23 JP JP03364693A patent/JP3453776B2/ja not_active Expired - Fee Related
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5620905A (en) * | 1993-10-20 | 1997-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating thin film semiconductor integrated circuit |
| US7081938B1 (en) | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7564512B2 (en) | 1993-12-03 | 2009-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7166862B2 (en) | 1994-04-22 | 2007-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
| US7477222B2 (en) | 1994-04-22 | 2009-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Redundancy shift register circuit for driver circuit in active matrix type liquid crystal display device |
| US6943764B1 (en) | 1994-04-22 | 2005-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit for an active matrix display device |
| US5889291A (en) * | 1994-04-22 | 1999-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
| US7145173B2 (en) | 1994-04-22 | 2006-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
| US6146930A (en) * | 1994-05-20 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating an active-matrix liquid crystal display |
| US6414345B1 (en) | 1994-06-13 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| US7161178B2 (en) | 1994-06-13 | 2007-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a pixel electrode through a second interlayer contact hole in a wider first contact hole formed over an active region of display switch |
| US6566684B1 (en) | 1994-06-13 | 2003-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix circuit having a TFT with pixel electrode as auxiliary capacitor |
| US7479657B2 (en) | 1994-06-13 | 2009-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including active matrix circuit |
| CN100399177C (zh) * | 1995-02-15 | 2008-07-02 | 株式会社半导体能源研究所 | 液晶显示器件 |
| KR100509662B1 (ko) * | 1996-11-12 | 2005-11-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브 매트릭스형 디스플레이장치 및 그 제조방법 및 반도체장치의 제조방법 |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US9666601B2 (en) | 2000-12-11 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US7629618B2 (en) | 2000-12-21 | 2009-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| US9231044B2 (en) | 2000-12-21 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| US9793335B2 (en) | 2000-12-21 | 2017-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3453776B2 (ja) | 2003-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5767930A (en) | Active-matrix liquid crystal display and fabrication method thereof | |
| KR100215845B1 (ko) | 반도체소자 제조방법 | |
| KR100259078B1 (ko) | 박막트랜지스터 및 이의 제조방법 | |
| US6734034B2 (en) | Transistor and associated driving device | |
| KR101078358B1 (ko) | 비정질 실리콘 박막 트랜지스터 및 이를 제조하는 방법 | |
| JPH0888375A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100257070B1 (ko) | 박막트랜지스터 및 이의 제조방법 | |
| JP3066365B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3453776B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JP3087031B2 (ja) | 薄膜トランジスタの構造及びその製造方法 | |
| KR100307457B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| US6391693B1 (en) | Method for making polysilicon thin film transistor having multiple gate electrodes | |
| JPH04260336A (ja) | 薄膜トランジスタの製造方法と液晶表示装置の製造方法 | |
| JP2005159304A (ja) | 薄膜トランジスタ、この製造方法及びこれを用いた平板表示装置 | |
| KR100292044B1 (ko) | 액정표시장치제조방법 | |
| JP3252290B2 (ja) | 薄膜バイポーラトランジスタおよびそれを用いた薄膜半導体装置 | |
| KR100541800B1 (ko) | 반도체 소자 제조방법 | |
| JP3391176B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3862692B2 (ja) | 低濃度ドレインを有する半導体装置の製造方法 | |
| KR100290899B1 (ko) | 반도체소자및이의제조방법 | |
| JPH07131027A (ja) | 薄膜半導体装置の製造方法 | |
| KR100290881B1 (ko) | 반도체 소자의 티형 게이트 및 그 제조방법 | |
| KR100425164B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| KR100360873B1 (ko) | 박막트랜지스터제조방법 | |
| JP2754184B2 (ja) | 薄膜トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |