JPH06250620A

JPH06250620A - プログラム式フォーマットビデオメモリ

Info

Publication number: JPH06250620A
Application number: JP5936893A
Authority: JP
Inventors: Stark Moshe; スタークモシェ; Lavi Yoav; ラヴィヨアヴ
Original assignee: AISAITO Inc
Current assignee: AISAITO Inc
Priority date: 1993-02-25
Filing date: 1993-02-25
Publication date: 1994-09-09

Abstract

(57)【要約】【目的】設計者がメモリアドレスではなくディスプレ
イアドレスに直接アドレスできるような、さまざまな画
面構成−−ライン数、ライン当たりの画素数、画素当た
りのビット数、インターレース方式−−に適応して変更
可能なビデオメモリを提供すること。【構成】デジタルビデオデータを入出力するためのコ
ンパクタ／デコンパクタを含める。コンパクタ／デコン
パクタブロックはフレーム当たりのライン数、ライン当
たりの画素数、画素当たりのビット数などのビデオ信号
の特徴に関するプログラム可能な情報を受信する。コン
パクタ／デコンパクタブロックはビデオ信号の特徴に関
わらず連続するメモリ位置を占めるように画素をランダ
ムアクセスメモリのブロックにパッキングする。ビデオ
データはライン番号、ライン内の画素番号、及び所望の
画素の数によって定義されるビデオラインセグメントに
よって書き込まれ、アクセスされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】

【０００２】本発明は、プログラム式フォーマットを備
えたビデオメモリに関するものである。

【０００３】

【従来の技術】

【０００４】先行技術においては、ビデオランダムアク
セスメモリ（ＶＲＡＭ）とダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）が周知である。しかしながら、高
解像度での実時間デジタル画像処理を伴う多くのビデオ
アプリケーションについては、ＶＲＡＭとＤＲＡＭは画
素処理速度が速くなるために高い解像度を提供できない
という欠陥がある。高解像度アプリケーションで要求さ
れるこのいっそう高い処理速度は、ビデオラインの間に
本質的に割り当てられた水平ブランキングと帰線消去時
間のためにフレーム当たりの画素の数に対する比例以上
の増加を示す。そのうえ、このようなアプリケーション
にＶＲＡＭとＤＲＡＭを使用しようとする先行技術の試
みは、ビデオラインがＶＲＡＭとＤＲＡＭ内のメモリペ
ージの間にマップされ、そのため検索時間が増加する結
果になった。

【０００５】これらの問題を解決するための周知の試み
は多重ＲＡＭチップを使用するものである。しかしこれ
には、連続する画素がこれを横切って入力すると大幅な
遅延を生じる所定のアドレス境界が存在するので、メモ
リが頻繁に十分に使用されていない状態にあるという欠
陥がある。上記のシステムは、設計者がディスプレイア
ドレスではなくメモリアドレスを使ってプログラムしな
ければならないという点で設計者にとって使いづらいも
のである。上記のシステムはアプリケーション（すなわ
ち、画面種類、ディスプレイ種別、インターレース方
式、など）ごとに容易に構成を変更できるものではな
い。

【０００６】メモリインターリーブによるカスタム画像
表示回路をはじめとする他のいくつかの周知の方法も試
みられた。しかしながら、このアーキテクチュアは複雑
で高価である。

【０００７】

【発明が解決しようとする課題】

【０００８】したがって、本発明の目的は、設計者がメ
モリアドレスではなくディスプレイアドレスに直接アド
レスできるような、さまざまな画面構成−−ライン数、
ライン当たりの画素数、画素当たりのビット数、インタ
ーレース方式−−に適応して変更可能なビデオメモリを
提供することである。

【０００９】したがって、本発明のさらにもう１つの目
的はビデオラインセグメントを記憶し、検索できるビデ
オメモリを提供することである。

【００１０】本発明のさらにもう１つの目的は、さまざ
まな画面構成のために効率的にメモリを割り当てるビデ
オメモリを供給することである。

【００１１】本発明の最後の目的は、コストが妥当で、
構造が簡単なビデオメモリを供給することである。

【００１２】

【課題を解決するための手段】

【００１３】本発明において、上記及びその他の目的
は、デジタルビデオデータを入出力するためのコンパク
タ／デコンパクタを含めることによって達成される。コ
ンパクタ／デコンパクタブロックはフレーム当たりのラ
イン数、ライン当たりの画素数、画素当たりのビット数
などのビデオ信号の特徴に関するプログラム可能な情報
を受信する。コンパクタ／デコンパクタブロックはビデ
オ信号の特徴に関わらず連続するメモリ位置を占めるよ
うに画素をランダムアクセスメモリのブロックにパッキ
ングする。ビデオデータはライン番号、ライン内の画素
番号、及び所望の画素の数によって定義されるビデオラ
インセグメントによって書き込まれ、アクセスされる。

【００１４】すなわち、本発明の課題を解決するための
手段は、下記のとおりである。

【００１５】第１に、ビデオメモリにおいて、ランダム
アクセスメモリ手段と；デジタルビデオ信号を受信する
ための手段と；特徴がフレーム当たりのライン数と、ラ
イン当たりの画素数と、画素当たりのビット数を含むビ
デオ信号特徴であって、ビデオフレームフォーマットを
表す前記ビデオ信号特徴にアクセスするための手段と；
前記ビデオ信号特徴アクセス手段に応答して動作する、
デジタルビデオ信号の少なくとも１つのフィールドの表
示アドレスを前記ランダムアクセスメモリ手段の連続す
るメモリ位置にマッピングする手段と；デジタルビデオ
信号の表示アドレスの内容を前記マッピング手段によっ
て決定された前記ランダムアクセスメモリ手段の連続す
るメモリ位置に書込むための手段と；前記ビデオ信号特
徴アクセス手段にアクセスするためにある範囲の所望の
表示アドレスをある範囲のメモリアドレスに変換する手
段と；前記変換手段に応答して前記ランダムアクセスメ
モリ手段から前記ある範囲のメモリアドレスの内容を読
み出すための手段と；前記ある範囲のメモリアドレスの
内容を出力する手段：とから成るビデオメモリ。

【００１６】第２に、前記ある範囲の所望の表示アドレ
スが、開始ビデオライン番号と、開始ビデオライン番号
内の画素数と、画素当たりのビット数で決定されること
を特徴とする、上記第１に記載のビデオメモリ。

【００１７】第３に、前記ビデオ信号特徴記憶手段が、
外部ソースからプログラム式ビデオ信号特徴情報を受信
することを特徴とする、上記第２に記載のビデオメモ
リ。

【００１８】第４に、前記マッピング手段が、ある数の
連続する画素をブロックにマッピングし、前記連続する
画素が前記ランダムアクセスメモリ手段のワード長にか
かわらず、またデジタルビデオ信号の画素当たりビット
数にかかわらず、ブロック内の隣接するビット位置内に
マッピングされることを特徴とする、上記第２に記載の
ビデオメモリ。

【００１９】第５に、前記書込み手段が、データを第１
のレジスタ手段に出力するコンパクタバーレルシフタ手
段を備え、前記第１のレジスタ手段が、前記ランダムア
クセスメモリ手段と連絡している書込みレジスタ手段に
データを出力し、前記コンパクタバーレルシフタ手段と
前記第１のレジスタ手段が、圧縮制御手段に応答して動
作することを特徴とする、上記第４に記載のビデオメモ
リ。

【００２０】第６に、前記読出し手段が、第２のレジス
タ手段からデータを受信するためのデコンパクタバーレ
ルシフタ手段を備え、前記第２のレジスタ手段が、前記
ランダムアクセスメモリ手段と連絡している読出しレジ
スタからデータを受信し、前記デコンパクタバーレルシ
フタ手段と前記第２のレジスタ手段が、展開制御手段に
応答して動作することを特徴とする、上記第５に記載の
ビデオメモリ。

【００２１】第７に、前記マッピング手段が、ある数の
連続する画素を画素内のビット数に等しい数のサブブロ
ックからなるブロックにマッピングし；前記ある数の連
続する画素の共通次数のビットが、共通のサブブロック
にマッピングされることを特徴とする、上記第２に記載
のビデオメモリ。

【００２２】第８に、前記書込み手段が、さらにプログ
ラム変更可能幅入力／固定幅出力待ち行列からなるコン
パクタブロックを備え、入力のプログラム変更可能幅
が、デジタルビデオ信号の画素内のビット数で決定さ
れ、出力の固定幅が、前記ブロックの長さで決定される
ことを特徴とする、上記第７に記載のビデオメモリ。

【００２３】第９に、前記プログラム変更可能幅入力／
固定幅出力待ち行列が、前記ブロック内のビット数に等
しい数の段を備え、あらかじめ選択された段の間にタッ
プポイントを有するシフトレジスタと；前記プログラム
変更可能幅入力／固定幅出力待ち行列の入力幅をプログ
ラムするように前記段を構成するために画素当たりビッ
ト数の入力に応答して動作する手段とから成ることを特
徴とする、上記第８に記載のビデオメモリ。

【００２４】第１０に、前記プログラム変更可能幅入力
／固定幅出力待ち行列からの出力を受信する第１の整列
手段をさらに備えていることを特徴とする、上記第８に
記載のビデオメモリ。

【００２５】第１１に、前記第１の整列手段からの第１
のブロック入力と、第２のブロック入力と、第１の位置
入力と、第２の位置入力と、ブロック出力を有する重ね
合わせ器手段を備え；デ−タが完全に埋まっていないブ
ロックが、前記先入れ先出し待ち行列からレジスタに出
力され；前記レジスタが、前記重ね合わせ器手段の前記
第２のブロックに入力を提供し；前記第１の位置入力が
前記第２の位置入力以上であるとき前記重ね合わせ器手
段のブロック出力が前記第１の位置入力の値と前記第２
の位置入力の値の間のビット位置のための前記第１のブ
ロック入力に対応し、それ以外の時は前記第２のブロッ
ク入力に対応し；前記第１の位置入力が前記第２の位置
入力より小さいとき前記ブロック出力がゼロであること
を特徴とする、上記第１０に記載のビデオメモリ。

【００２６】第１２に、前記書込み手段が、重ね合わせ
器と連絡している第１の整列手段を有するコンパクタブ
ロックを備えていることを特徴とする、上記第７に記載
のビデオメモリ。

【００２７】第１３に、上記第１２に記載のビデオメモ
リにおいて、前記重ね合わせ手段が、前記第１の位置入
力を受信する第１の２進復号器を有する先頭１復号器ブ
ロックと；前記第２の位置入力を受信する第２の２進復
号器を有する先頭０復号器ブロックを備え；前記第１の
２進復号器の第１ビット出力が前記先頭１復号器ブロッ
クの第１のビット出力に対応し、前記先頭１復号器ブロ
ックの後続のそれぞれのビット出力について第１のＯＲ
ゲートが提供され、前記第１のＯＲゲートのそれぞれが
前記第１の２進復号器の対応するビット出力からの第１
の入力と先頭する第１のＯＲゲートの出力からの第２の
入力を受信し；前記第２の２進復号器の最後のビット出
力が前記先頭０復号器ブロックの最後のビット出力に対
応し、前記先頭０復号器ブロックのそれぞれの先頭する
ビット出力に第２のＯＲゲートが提供され、前記第２の
ＯＲゲートのそれぞれが前記第２の２進復号器の対応す
るビット出力からの第１の入力と連続する第２のＯＲゲ
ートの出力からの第２の入力を受信し；前記先頭１復号
器ブロックと前記先頭０復号器ブロックのそれぞれのビ
ット出力がそれぞれのＡＮＤゲートによって受信され；
前記それぞれのＡＮＤゲートは対応する乗算器への入力
として受信され；前記各乗算器のそれぞれが前記第１の
ブロック入力の各ビットと前記各ＡＮＤゲートからの第
２の入力を入力として受信し；第２のＡＮＤゲートが第
１の入力として前記第２のブロック入力の各ビットと前
記各ＡＮＤゲートからの逆転された第２の入力を受信
し；ＯＲゲートが前記第１及び第２のＡＮＤゲートの出
力を受信し；前記ＯＲゲートが前記重ね合わせ器手段の
各出力ビットを発生する：ことを特徴とする、ビデオメ
モリ。

【００２８】第１４に、前記ランダムアクセスメモリ手
段からブロックデータを受信する第２の整列手段と、前
記第２の整列手段からデータを受信する第２の先入れ先
出し待ち行列と、前記第２の先入れ先出し待ち行列から
データを受信する固定幅入力／プログラム変更可能幅出
力待ち行列をさらに備え；出力のプログラム変更可能出
力がデジタルビデオ信号の画素内のビット数によって決
定され、入力の固定幅が前記ブロックの長さによって決
定されることを特徴とする、上記第１０に記載のビデオ
メモリ。

【００２９】第１５に、前記固定幅入力／プログラム変
更可能幅出力待ち行列が（１）前記ブロック内のビット
数に等しい数の段を備え、あらかじめ選択された段の間
にタップポイントを備えたシフトレジスタと；（２）前
記固定幅入力／プログラム変更可能幅出力待ち行列の出
力幅をプログラムするように前記段を構成するために画
素当たりのビット数の入力に応答して動作する手段とを
有することを特徴とする、上記第１４に記載のビデオメ
モリ。

【００３０】第１６に、上記第３に記載のビデオメモリ
において、さらにアドレス、制御発生器手段を備え、ア
ドレス、制御発生器手段がさらに、前記ビデオ信号特徴
記憶手段に応答して動作し、前記書込み手段のための制
御信号を発生する書込みアドレス、制御発生器手段と；
前記ビデオ信号属性記憶手段に応答して動作し、前記読
出し手段のための制御信号を発生する読出しアドレス、
制御発生器手段と；前記ランダムアクセスメモリ手段の
ための再生信号を発生する再生アドレス、制御発生器手
段と；前記読出し手段と前記書込み手段に応答して動作
し、前記書込みアドレス、制御発生器手段と、前記読出
しアドレス、制御発生器手段と、前記再生アドレス、制
御発生器手段のための制御信号を発生するメモリアービ
タ手段：を有することを特徴とするビデオメモリ。

【００３１】第１７に、前記書込みアドレス、制御発生
器手段が前記ビデオ信号特徴記憶手段に応答して動作す
る書込み制御信号発生器手段と、初期所望ビデオライン
数と画素数を受信し、前記ランダムアクセスメモリ手段
の初期所望行及びブロック数を発生する第１のビデオラ
インアドレス翻訳手段と、前記書込み制御信号と前記第
１のビデオラインアドレス翻訳手段からの初期所望行及
びブロック数に応答して動作し、連続する所望の行及び
ブロック数を発生する書込みアドレス発生器手段を有す
ることを特徴とする、上記第１０に記載のビデオメモ
リ。

【００３２】第１８に、前記読出しアドレス、制御発生
器手段が前記ビデオ信号特徴記憶手段に応答して動作す
る読出し制御信号発生器手段と、初期所望ビデオライン
数と画素数を受信し、前記ランダムアクセスメモリ手段
の初期所望行及びブロック数を発生する第２のビデオラ
インアドレス翻訳手段と、前記読出し制御信号と前記第
２のビデオラインアドレス翻訳手段からの初期所望行及
びブロック数に応答して動作し、連続する所望の行及び
ブロック数を発生する読出しアドレス発生器手段を有す
ることを特徴とする、上記第１７に記載のビデオメモ
リ。

【００３３】第１９に、前記読出しアドレス発生器手段
と前記書込みアドレス発生器手段がそれぞれ、１対のブ
ロックアドレスカウンタ手段と、前記ブロックアドレス
カウンタ手段に対応する１つに行アドレスカウンタ手段
と、１対の画素カウンタ手段と、１対のブロック画素カ
ウンタ手段を備え；前記各対のブロックアドレスカウン
タ手段と、行アドレスカウンタ手段と、画素カウンタ手
段とブロック画素カウンタ手段がフリップフロップ手段
に応答してセレクタ手段によって交互に使用可能にな
り；前記ブロックアドレスカウンタ手段と、前記行アド
レスカウンタ手段と、前記画素カウンタ手段と前記ブロ
ック画素カウンタ手段が前記それぞれの読出し制御信号
発生器または書込み制御信号発生器からのデータを受信
することを特徴とする、上記第１８に記載のビデオメモ
リ。

【００３４】第２０に、前記第１と第２のビデオアドレ
ス翻訳手段がラインアドレスレジスタ手段と、画素アド
レスレジスタ手段と、前記ラインアドレスレジスタ手段
とビデオライン内の画素の数に応答して動作する第１の
乗算手段と、前記乗算手段と前記画素アドレスレジスタ
手段に応答して動作する加算器と、前記加算器と画素内
のビット数の数に応答して動作する第２の乗算器と、前
記第２の乗算手段の出力をサブブロック内のビット数で
除するための除算手段を有することを特徴とする、上記
第１８に記載のビデオメモリ。

【００３５】第２１に、前記除算手段が前記第２の乗算
手段の前記出力からの最上位ビットの第１の数を商とし
て用いることと、前記第２の乗算手段の前記出力からの
最下位ビットの第２の数を余りに用いることを特徴とす
る、上記第２０に記載のビデオメモリ。

【００３６】

【実施例】

【００３７】以下、図面を参照しながら本発明の装置の
一実施例について説明する。

【００３８】図１は、ビデオラインセグメントを備えた
ビデオ画面の図である。図１中、LINE1 はライン１、SL
PIXELS はＳＬ画素、PIXEL(L,P)は画素（Ｌ，Ｐ）、P-
BITS はＰ−ビット、VIDEO LINE SEGMENT- VLS はビデ
オラインセグメント−ＶＬＳを示している。

【００３９】図２は、本発明の１つの実施例の入出力を
示すブロック図である。図２中、MEMORY BIT ARRAY は
メモリビットアレイ、Nα BITSはＮαビットを示してい
る。

【００４０】図３は、本発明の１つの実施態様を示すブ
ロック図である。図３中、CONTROLは制御、DECODERは復
号器、CLOCKはクロック、ADDRESSはアドレス、CONTROL
GENERATORは制御発生器を示している。

【００４１】図４は、図３の続きである。図４中、STAT
US は状態、COMPACTOR/DECOMPACTOR はコンパクタ／デ
コンパクタ、SENSE AMPLIFIERS はセンスアンプ、OUT O
F Nb BLOCK SELECTOR はＮｂブロックセレクタの出力、
RANDOM ACCESS MEMORY はランダムアクセスメモリ、BLO
CKARRAY はブロックアレイ、b BITS/BLOCK はｂビット
／ブロック、Nb BLOCKS/ROW はＮｂブロック／行、Nr R
OWS はＮｒ行を示している。

【００４２】図５は、図９のコンパクタ／デコンパクタ
によって実行される画素のパッキングを示している。図
５中、PIXEL は画素、BITS はビット、UNUSED は未使用
を示している。

【００４３】図６は、図９のコンパクタ／デコンパクタ
によって実行される画素のパッキングを示している。図
６中、BLOCK はブロック、ROWS は行を示している。

【００４４】図７は、１つのブロックが第１のビデオラ
インの末尾と第２のビデオラインの先頭を含んでいるビ
デオデータのパッキングの図である。図７中、BLOCK は
ブロック、j-TH はｊ番目、jTH はｊ番、kTH はｋ番、L
INEはライン、PIXEL は画素、BITS はビット、UNUSED
は未使用、TAIL は末尾、HEAD は先頭を示している。

【００４５】図８は、本発明の１つの実施例のアドレス
及び制御発生器のブロック図である。図８中、６０はコ
ンパクタ／デコンパクタ、７２はセンスアンプ、９２は
書込みアドレスと制御発生器、９４は読出しアドレスと
制御発生器、９６は再生アドレスと制御発生器、９８は
メモリアービタを示している。

【００４６】図９は、本発明の１つの実施例のコンパク
タ／デコンパクタのブロック図である。図９中、６４は
入力バッファ、７２はセンスアンプ、７６ブロックセレ
クタ、８８は出力バッファ、１６２はシフタ（書込
み）、１６４は重ね合わせ器、１６８はＦＩＦＯ、１６
６はレジスタ、１７０はシフタ（読出し）、１７２はＦ
ＩＦＯを示している。

【００４７】図１０は、本発明の１つの実施例の書込み
アドレスと制御発生器のブロック図である。図１０中、
１００は書込み制御信号発生器、１０２はアドレス発生
器、１０４はビデオアドレス翻訳装置を示している。

【００４８】図１１は、本発明の１つの実施例のアドレ
ス発生器のブロック図である。図１１中、１００は書込
み制御信号発生器、１０８はセレクタ（Ａ）、１１０は
セレクタ（Ｂ）、１１２はセレクタ（Ａ）、１１４はセ
レクタ（Ｂ）、１２０はブロックアドレスカウンタ
（Ａ）、１２２はブロックアドレスカウンタ（Ｂ）、１
２４は画素カウンタ（Ａ）、１２６は画素カウンタ
（Ｂ）、１３２は行アドレスカウンタ（Ａ）、１３４は
行アドレスカウンタ（Ｂ）を示している。

【００４９】図１２は、図１１の続きである。図１２
中、１１６はセレクタ（Ａ）、１１８はセレクタ
（Ｂ）、１２８はビット画素カウンタ（Ａ）、１３０は
ビット画素カウンタ（Ｂ）を示している。

【００５０】図１３は、本発明の１つの実施例のアドレ
ス発生器のセレクタのブロック図である。

【００５１】図１４は、本発明の１つの実施例のビデオ
アドレス翻訳装置のブロック図である。図１４中、１３
６はラインアドレスレジスタ、１３８は画素アドレスレ
ジスタ、１４０は引算、１４２は引算、１４４は乗算、
１４６は加算、１４８はルックアップテーブル、１５０
は除算、１５２は除算を示している。

【００５２】図１５は、本発明の１つの実施例のビデオ
アドレス翻訳装置のブロック図である。図１５中、１３
６はラインアドレスレジスタ、１３８は画素アドレスレ
ジスタ、１４２は引算、１４３は加算、１４７は除算、
１４９は加算、１５２は除算を示している。

【００５３】図１６は、本発明の１つの実施例のコンパ
クタ／デコンパクタのためのプログラム変更可能幅入力
／固定幅入力待ち行列のブロック図である。図１６中、
SHIFT REGISTER はシフトレジスタを示している。

【００５４】図１７は、図１６の続きである。図１７
中、１６０は復号器を示している。

【００５５】図１８は、図１６のためのタップポイント
接続の表である。図１８中、UNUSED STAGES は未使用
段、DI(0) TO DI(7) CONNECTIONS, AS A FUNCTION OF
P. は、ＤＩ（０）からＤＩ（７）接続、ｐの関数とし
て、D(I) TODI(7) CONNECTS TO STAGE: は、：段へのＤ
（Ｉ）からＤＩ（７）接続、NONE は、なしを示してい
る。

【００５６】図１９は、本発明の１つの実施例のコンパ
クタ／デコンパクタのための重ね合わせ器のブロック図
である。図１９中、１６４は先行１復号器、２２６は先
行０復号器を示している。

【００５７】図２０は、図１９の重ね合わせ器の先頭１
復号器のブロック図である。図２０中、２２８は２進復
号器を示している。

【００５８】図２１は、図１９の重ね合わせ器の先頭ゼ
ロ復号器のブロック図である。図２１中、２３２は２進
復号器を示している。

【００５９】図２２は、図１９の重ね合わせ器の乗算器
のブロック図である。

【００６０】図２３は、本発明の１つの実施例のコンパ
クタ／デコンパクタのための固定幅入力／プログラム変
更可能幅入力待ち行列のブロック図である。図２３中、
１９２は復号器、SHHIFT REGISTER(LEFT) はシフトレジ
スタ（左）を示している。

【００６１】図２４は、図２３の続きである。

【００６２】図２５は、本発明の１つの実施例のコンパ
クタ／デコンパクタのブロック図である。図２５中、７
２はセンスアンプ、７６はブロックセレクタ、８０はＲ
ＡＭブロックアレイ、１９４はコンパクタバーレルシフ
タ、２０２は書込みカウンタ、２０４は書込み復号器、
２０６は読み書き論理、２０８は書込みレジスタファイ
ル、２１０は読出しレジスタファイル、２１２は読出し
カウンタ、２１４は読出し復号器、２００は圧縮制御、
２２０は展開制御、２２２はデコンパクタバーレルシフ
タを示している。

【００６３】図２６は図２５のコンパクタ／デコンパク
タのパッキングを示す図である。図２６中、J-TH LINE
TAIL はＪ番ライン末尾、LAST TWO PIXELS は、最後の
２画素、K-TH LINE HEAD はＫ番ライン先頭、PIXEL は
画素を示している。

【００６４】図２７は、図２５のコンパクタ／デコンパ
クタのアドレス発生器のブロック図である。図２７中、
２６４はラッチ、２６６は加算器、INITIAL ADDRESS は
初期アドレス、ROW,PIXEL ADDRESS は行画素アドレスを
示している。

【００６５】図２８は、本発明の１つの実施例のビデオ
アドレス翻訳装置のブロック図である。図２８中、１３
６はラインアドレスレジスタ、１３８は画素アドレスレ
ジスタ、１４４は乗算器、１４６は加算器、１４８は乗
算器を示している。

【００６６】本発明はどの図でも同じ参照番号が同じ要
素を指している添付図面を詳しく参照することによって
いっそうよく理解できる。

【００６７】図１は装置１０によって処理される基本ビ
デオフレームパラメータを示している。もっと具体的に
いえば、図１はビデオフレーム内のビデオラインセグメ
ント（ＶＬＳ）を示している。フレームは下記のパラメ
ータによって記述される：

【００６８】ＮＬ−−フレーム当たりのビデオライン数ＮＰ−−ビデオライン当たりの画素数Ｐ−−画素当たりのビット数

【００６９】ビデオラインは上から下に向かって順に−
−１、２、３、・・・ＮＬ−１、ＮＬの番号がふられ
る。

【００７０】ビデオライン画素は左から右に向かって順
に−−１、２、３、・・・ＮＰ−１、ＮＰの番号がふら
れる。

【００７１】フレーム内のそれぞれの画素はペア（Ｌ、
Ｐ）によってアドレスできる、このペアで：Ｌ−−画素ライン番号Ｐ−−ビデオライン内の画素番号同一のビデオライン内の順次画素セットはビデオライン
セグメント（ＶＬＳ）と定義される。

【００７２】ビデオラインセグメント（ＶＬＳ）は３重
項（Ｌ、Ｐ、ＳＬ）で記述される、ここで：Ｌ−−ＶＬＳの第１の画素、ライン番号Ｐ−−ＶＬＳの第１の画素、画素番号ＳＬ−−ＶＬＳの長さ、画素の数で表される。

【００７３】図２はプログラム式フォーマットビデオメ
モリの装置１０の構成を示している。装置１０は構成可
能なＮａビットを備えたメモリビットアレイを含んでい
る。ＮＬ、ＮＰとｐは装置１０に対する入力信号として
提供されている。ＮＬ、ＮＰとｐパラメータはＮＬ行、
ＮＰ列の、２次元ｐビット素子アレイとしてメモリを構
成する。したがって、１つの高さＮＬ行、幅ＮＰ列、画
素当たりｐビットのフレームが１体１の関係で装置１０
のアレイ内にマップされる。

【００７４】装置１０のアレイがＮａビットを含むと
き、フレーム寸法に次の制約が課される：ｐ＊ＮＬ＊ＮＰ＜＝Ｎａ

【００７５】装置１０に対するビデオデータは画素入力
ポート１２を介して入力され、画素出力ポート１４を介
して出力される。ポート１２と１４の幅はいずれもｐビ
ットである。

【００７６】本発明の装置１０は図３にもっと詳細に示
されている。ビデオ信号は入力バッファブロック６４か
ら入力バス６２を介してコンパクタ／デコンパクタブロ
ック６０によって受信され、書込みクロック（ＷＣＬ
Ｋ）信号によってサンプルされ書き込み可能（ＷＥ）信
号がアクティブになったとき、入力バッファブロック６
４はデータライン６６を介してデータを受信する。入力
バッファブロック６４は装置１０が処理することになっ
ている画素当たりの最大ビット数に等しい数の並列入力
バッファを備えている。１画素のそれぞれのビットは入
力バス６２のｐ（画素当たりのビット数）行に沿って並
列にコンパクタ／デコンパクタブロック６０によって受
信される。コンパクタブロック／デコンパクタブロック
６０は中央プロセッサ（図示されていない）などの環境
から書込み可能（ＷＥ）信号、書込みクロック（ＷＣＬ
Ｋ）信号、読出し可能（ＲＥ）信号、読出しクロック
（ＲＣＬＫ）信号及び多数の画素当たりのビット（ｐ）
を受信する。コンパクタ／デコンパクタブロック６０は
さらに、アドレス、制御発生器６８から制御信号（後で
詳しく述べる）を受信し、状態信号をアドレス、制御発
生器６８に発信する。後で詳しく説明するが、コンパク
タ／デコンパクタブロック６０はさらに出力バッファ８
８への出力パスも提供する。

【００７７】後でもっと詳しく説明するように、コンパ
クタ／デコンパクタブロック６０は整数個の連続する画
素を画素書込みのための長さｂ（一般に２５６）のブロ
ックにパッキングし、画素読出しの際にブロックを画素
要素に展開する（図５と後述の説明参照）。同様に、コ
ンパクタ／デコンパクタブロック６０はビデオラインの
末尾を後続のビデオラインの先頭とともに図７に示すご
とく個別のブロックにパッキングすることもできる。さ
らに、ブロックの断片であるビデオラインセグメント
（ＶＬＳ）を読出したり、ブロックの断片であるビデオ
ラインセグメントをデータを破壊することなくブロック
の残りに書込むこともできる。コンパクタ／デコンパク
タブロック６０は書込み／読出しサイクル当たりｐビッ
トでデータを書込み／読出したり、読出しと書込みの同
時アクセスを保証することもできる。このことは内部的
に読出し書込みデータを待ち合わせることで可能にな
る。

【００７８】バス７０（図４）はｂ行に沿った連続する
画素のブロックをコンパクタ／デコンパクタブロック６
０からセンスアンプブロック７２に送信する。センスア
ンプブロック７２はそれぞれがブロック内の１つのビッ
トに対応するｂ個のセンスアンプを備えている。センス
アンプは、アドレス、制御発生器６８からの制御信号に
応答して、読出し動作の間に記憶されたアレイ要素の電
圧レベルを検出する。書込み動作の際に、センスアンプ
はアレイ要素上の２進電圧レベルを、ブロックデータが
バス７４に沿ってブロックセレクタ７６に送信されるよ
うに調整する。

【００７９】ブロックセレクタ７６はＮ_b 双方向バス７
８（それぞれｂ行から成る）を介してランダムアクセス
メモリアレイ８０と通信する。ランダムアクセスメモリ
アレイ８０はブロック当たりｂビット、行当たりＮ_b ブ
ロックとＮ_r 行に組織されている（図６参照）。ブロッ
クセレクタ７６は、Ｙ復号器８２（復号器もアドレス、
制御発生器６８からの所望のメモリブロック数Ｂに応答
する）に応答して、Ｘ復号器８４を介してアドレス、制
御発生器６８からランダムアクセスメモリアレイ８０に
通信されたとき、Ｎ_b 双方向バス７８のＢ番目のバスを
介してＲ行のブロックＢに書込みまたは読出しを行う。

【００８０】読出し動作は双方向データバス７８、７
４、７０を介して、メモリアレイ８０、ブロックセレク
タ７６、センスアンプブロック７２からコンパクタ／デ
コンパクタブロック６０にいたる逆方向のデータ流れを
持っているが、データブロックは画（読出しクロック’
ＲＣＬＫ’信号にサンプルされた読出し可能’ＲＥ’信
号に応答して）画素に展開され、（アドレス、制御発生
器６８からの制御信号に応答して）バス８６に沿って出
力バッファ８８とビデオ出力ライン９０に伝送される。

【００８１】さらに、ランダムアクセスメモリアレイ８
０の再生サイクルの間に、双方向バス７８とブロックセ
レクタ７６を介した双方向データ転送によって組み合わ
せ読出し／書込み動作を実行することもできる。

【００８２】アドレス、制御発生器６８は中央プロセッ
サ（図示されていない）などの環境から書込み可能（Ｗ
Ｅ）信号、書込みクロック（ＷＣＬＫ）信号、読出し可
能（ＲＥ）信号、読出しクロック（ＲＣＬＫ）信号、多
数の画素当たりのビット（ｐ）信号、多数のフレーム当
たりのビデオライン（ＮＬ）信号、多数のライン当たり
画素（ＮＰ）信号、ロード書込みアドレス（ＬＤＷＡ）
信号、書込みラインアドレス（ＷＬＡ）信号、書込み画
素アドレス（ＷＰＡ）信号、書込みセグメント長（ＷＳ
Ｌ）信号、クロック（ＣＬＫ）信号、ロード読出しアド
レス（ＬＤＲＡ）信号、読出しラインアドレス（ＲＬ
Ａ）信号、読出し画素アドレス（ＲＰＡ）信号と読出し
セグメント長（ＲＳＬ）信号を受信する。

【００８３】アクセスされた画素ビットはビデオライン
セグメントパラメータの読込みによって決定される。書
込みと読出しは独立したパラメータセットを持ってい
る：

【００８４】ＷＬＡ−−書込みラインアドレス。ビデオ
ラインセグメントライン番号。ＷＰＡ−−書込み画素アドレス。ビデオラインセグメン
トの第１画素番号。ＷＳＬ−−書込みセグメント長。所望のセグメント内の
画素の数。ＲＬＡ、ＲＰＡ、ＲＳＬは対応する読出しパラメータで
ある。

【００８５】入力ビデオラインセグメントのＷＬＡ、Ｗ
ＰＡ、ＷＳＬパラメータの読込みはロード書込みアドレ
ス（ＬＤＷＡ）信号によって制御される。同様のファン
クションがロード読み出しアドレス（ＬＤＲＡ）信号に
よる読出しビデオラインセグメントについて行なわれ、
ＲＬＡ，ＲＰＡ及びＲＳＬパラメータのローディングを
制御する。さらに、ビデオラインセグメントの読出し書
込みアクセス要求は待機させることができるので、ビデ
オラインセグメント内アクセス遅延ゼロが可能になる。
したがって、ビデオラインセグメントアクセスが開始さ
れるや否や、次のビデオラインセグメントパラメータを
読込むことができる。ビデオラインセグメントアクセス
が完了するや否や、次のビデオラインセグメントアクセ
スが開始できるが、これは開始画素アドレスとセグメン
ト長がすぐに入手できるからである。

【００８６】書込みアドレス準備完了（ＷＡＲＤＹ）信
号は次の入力ビデオラインセグメントパラメータの読込
みができることを指示するために出力される。読出しア
ドレス準備完了（ＲＡＲＤＹ）は次の出力ビデオライン
セグメントパラメータの読込みのために同様の役割を果
たす。

【００８７】クロック（ＣＬＫ）信号は他のクロックと
は独立に内部論理のステップのために内部的に使用され
る。

【００８８】当業者は上記の通信の多くは時間多重化バ
スによっても実現できることを理解できるだろう。

【００８９】図８はアドレス、制御発生器６８のブロッ
ク図である。アドレス、制御発生器６８は書込みアドレ
ス、制御発生器９２、読込みアドレス、制御発生器９
４、再生アドレス、制御発生器９６とメモリアービタ
（ＡＲＢＩＴＥＲ）９８を有する。

【００９０】書込みアドレス、制御発生器９２は装置１
０の内部または外部にある中央プロセッサ（図示されて
いない）などの環境から書込み可能（ＷＥ）信号、書込
みクロック（ＷＣＬＫ）信号、ロード書込みアドレス
（ＬＤＷＡ）信号、書込みラインアドレス（ＷＬＡ）信
号、書込み画素アドレス（ＷＰＡ）信号、書込みセグメ
ント長（ＷＳＬ）信号を受信する。書込みアドレス、制
御発生器９２はさらに書込みアドレス準備完了（ＷＡＲ
ＤＹ）信号も発生する。読込みアドレス、制御発生器９
４は信号を受けとり、対応する読込み型信号を発生す
る。さらに書込みアドレス、制御発生器９２と読出しア
ドレス、制御発生器９４は画素当たりビット数（Ｐ）信
号、ライン当たり画素数（ＮＰ）信号、フレーム当たり
行数（ＮＬ）信号とクロック（ＣＬＫ）信号も受信す
る。

【００９１】書込みアドレス、制御発生器９２はコンパ
クタ／デコンパクタ６０のための書込みアドレス、制御
信号も発生する。ビデオラインセグメント書込み動作の
開始直後に、書込みアドレス、制御発生器９２は次のビ
デオラインセグメント書込み動作のためのパラメータ受
信準備を完了する。

【００９２】読込みアドレス、制御発生器９４は読込み
についてほぼ同じ役割を果たす。

【００９３】再生アドレス、制御発生器９６はセンスア
ンプブロック７２のために再生、制御信号を内部的に発
生する。

【００９４】メモリアービタ９８はメモリアクセスのた
めに競合するアドレス、制御発生器ユニットの中から選
択する。再生アドレス、制御発生器９６は読込み、書込
み動作の処理後非常に高い帯域幅におかれる。再生アド
レス、制御発生器９６は、実際には、メモリ８０にアク
セスするのに非常に低い帯域幅しか必要としないので、
再生アドレス、制御発生器９６は低い優先順位を割り当
てられる。

【００９５】書込み、読出し信号は、低い帯域幅におか
れているが、高速応答時間を必要とする。ＷＲＦＣＮＴ
（書込みＦＩＦＯカウント）は書込みＦＩＦＯ待ち行列
（図９ではＦＩＦＯ（ＩＮ）１６８で表されている）の
中で幾つのブロックが待機しているかを示す。ＲＤＦＣ
ＮＴ（読出しＦＩＦＯカウント）は読出しＦＩＦＯ待ち
行列（図９ではＦＩＦＯ（ＯＵＴ）１７２で表されてい
る）の中で幾つのブロックが待機しているかを示す。再
生、読出し、書込みの間の調停処理は次のように説明で
きる：

【００９６】ＷＲＦＣＮＴ≦ＲＤＦＣＮＴ書込みを優
先。ＷＲＦＣＮＴ＞ＲＤＦＣＮＴ読出しを優先。

【００９７】書込みアドレス、制御発生器９２はビデオ
ラインセグメントパラメータ（行、画素及び画素数）を
受信して、コンパクタ／デコンパクタブロック６０のた
めに書込みアドレス並びに制御信号を発生する。図１０
に示したごとく書込みアドレス、制御発生器９２はアド
レス発生器１０２とビデオアドレス翻訳装置１０４と通
信している書込み制御信号発生器１００を備えている。
読出しアドレス、制御発生器９４はアナログ構成部品、
信号と相互連結を備えている。

【００９８】書込み制御信号発生器１００はコンパクタ
／デコンパクタブロック６０、アドレス発生器１０２と
ビデオアドレス翻訳装置１０４のための制御信号を発生
する。書込み制御信号発生器１００は書込み可能（Ｗ
Ｅ）、書込みクロック（ＷＣＬＫ）及びロード書込みア
ドレス（ＬＤＷＡ）信号と、メモリアービタ９８からの
書込みメモリ使用可能（ＷＭＥＮ）信号によって制御さ
れる（図８参照）。書込み制御信号発生器１００はさら
にフレーム当たりビデオライン数（ＮＬ）信号、ライン
当たり画素数（ＮＰ）信号、及びビット当たり画素数
（ｐ）信号を受信する。書込み制御信号発生器１００は
書込みアドレス準備完了（ＷＡＲＤＹ）信号を発生す
る。

【００９９】アドレス発生器１０２は初期行（ＲＩ）、
初期ブロック（ＢＩ）と初期画素数（ｎＩ）によってビ
デオアドレス翻訳装置１０４から初期化された後、行
（Ｒ）及び列ブロック番号（Ｂ）アドレスを発生する。
同様に、アドレス発生器はビデオラインセグメント（Ｗ
ＳＬ）内に書込む画素の数を外部的に受信する。

【０１００】アドレス発生器１０２は図１１及び図１２
に詳しく示されている。初期化の後、アドレス発生器１
０２は画素カウントだけを使用してアドレス発生を継続
することができる。アドレス発生器１０２はＴフリップ
フロップ１０６によって交互に使用可能になるＡとＢの
２つの並列回路を備えている。１つの回路が現在のビデ
オラインセグメントのためのアドレス発生にかかりきり
であるとき、他方の回路が次のビデオラインセグメント
に使うために初期化される。ビデオラインセグメントア
ドレス発生がいったん終了すると、アドレス発生器１０
２は次のインラインビデオラインセグメントのためのア
ドレス発生にすぐに切り替えることができる。

【０１０１】セレクタ（Ａ）１０８とセレクタ（Ｂ）１
１０は出力可能アドレス発生器（ＯＥＡＧ）信号とカウ
ントアドレス発生器（ＣＮＴＡＧ）信号、またはロード
アドレス発生器（ＬＤＡＧ）信号を交互に受信すること
ができる。図１３にみるごとく、セレクタ１０８、１１
０、１１２、１１４、１１６、１１８はＴフリップフロ
ップ１０６がＡ入力を可能にしたときＩ１及びＩ２信号
を通って通過し、Ｔフリップフロップ１０６がＡ＃入力
を可能にしたときＩ３信号を通って通過するために３つ
のＡＮＤゲート１０９、１１１、１１３を使用する。

【０１０２】出力可能アドレス発生器信号はセレクタ１
０８または１１０の使用可能になったラインを通じて通
過し、それぞれＢ（選択されたブロック）とＲ（選択さ
れた行）信号を出力するためにブロックアドレスカウン
タ１２０または１２２及び行アドレスカウンタ１３２ま
たは１３４を使用可能にする。カウントアドレス発生器
信号は選択されたブロックアドレスカウンタ１２０また
は１２２を増加させる。ロードアドレス発生器信号は選
択されたブロックアドレスカウンタ１２０または１２２
及び行アドレスカウンタ１３２または１３４の初期化を
可能にする。

【０１０３】セレクタ１１２と１１４の入力ラインも同
様にＴフリップフロップ１０６によって交互に使用可能
にされる。セレクタ１１２と１１４は出力可能画素カウ
ンタ（ＯＰＥＣ）信号、カウント画素カウンタ（ＣＮＴ
ＰＣ）信号とロード画素カウンタ（ＬＤＰＣ）信号を受
信する。出力可能画素カウンタ信号はセレクタ１１２と
１１４の使用可能ラインを通って通過し、画素カウント
出力（ＰＣＯＵＴ）を書込み制御信号発生器１００に伝
送するために画素カウンタ１２４または１２６を使用可
能にする。画素カウンタ１２４、１２６は入力としてビ
デオセグメント長ＳＬ（’ＷＳＬ’として入力、図１０
参照）を受信する。カウント画素カウンタ信号は画素カ
ウンタ１２４または１２６を減少させる。カウント画素
カウンタ（ＣＮＴＰＣ）信号は、ビット画素カウンタ１
２８または１３０が増加するごとに発生する。ロード画
素カウンタ信号は画素カウンタ１２４または１２６にビ
デオラインセグメントの初期セグメント長の読込みを可
能にする。

【０１０４】セレクタ１１６と１１８によって選択され
た出力可能ビット画素カウンタ（ＯＥＢＰＣ）信号、カ
ウント画素カウンタ（ＣＮＴＢＰＣ）信号とロードビッ
ト画素カウンタ（ＬＢＰＣ）信号は書込み制御信号発生
器１００にビット画素カウント出力（ＢＰＣＯＵＴ）を
発生するためにビット画素カウント１２８、１３０（入
力としてｎＩとｐを受信）を介してほぼ同じ作用をす
る。

【０１０５】ブロックアドレスカウンタ１２０、１２２
はビデオアドレス翻訳装置１０４から初期ブロック数
（ＢＩ）を読込むモジュロＮｂカウンタである。カウン
ト（ＣＮＴ）信号ごとに、ブロックアドレスカウンタ１
２０または１２２が増加する。行内のブロック数より１
少ない値に達したとき、ブロックアドレスカウンタ１２
０または１２２はゼロにリセットされ（あるいはラップ
アラウンドし）、行アドレスカウンタ１３２または１３
４を増加させる桁送り信号（ＣＹ）を発生する。出力可
能（ＯＥ）信号はブロックアドレスカウンタ１２０、１
２２の出力を可能にする。言い替えれば出力は３重にな
る。

【０１０６】行アドレスカウンタ１３２、１３４は２の
ｍ乗はＮ_r 以上であるが２の（ｍ−１）乗はＮ_r より小
さいｍビットカウンタである、ここでＮ_r はメモリアレ
イ８０内の行数である。行アドレスカウンタ１３２、１
３４はそれぞれブロックアドレスカウンタ１２０、１２
２と並列に、初期行（ＲＩ）が読込まれ、出力はブロッ
クアドレスカウンタ１２０、１２２と同時に使用可能に
なる。

【０１０７】画素カウンタ１２４、１２６は減算カウン
タでビデオラインセグメント内に処理を待つ画素数をカ
ウントする。画素カウンタ１２４、１２６にはロード
（ＬＤ）信号に応じてビデオセグメント長（ＳＬ）が読
込まれる。画素カウンタ１２４、１２６は書込み制御信
号発生器１００によって使用されるＰＣＯＵＴ信号を出
力する。

【０１０８】したがって、アドレス発生器１０２はブロ
ック行（Ｒ）と列（Ｂ）アドレス、画素カウント出力
（ＰＣＯＵＴ）信号と、ブロック画素カウント出力（Ｂ
ＰＣＯＵＴ）信号を出力する。ＰＣＯＵＴとＢＰＣＯＵ
Ｔは適切な先頭または末尾制御信号（例えば、連続する
ラインからの画素が同一ブロック内に圧縮されたとき）
を発生するために書込み制御信号発生器１００によって
使用される。これらの信号は、書込みビデオラインセグ
メント末尾を適切に処理するために書込みシフトカウン
ト（ＷＲＳＨＦＣＮＴ）、修正すべき末尾ブロックを読
込むロードレジスタ（ＬＤＲ）信号、コンパクタ／デコ
ンパクタブロック６０とメモリ８０によって使用される
ＰＯＳ１とＰＯＳ２を備えている。また、読出しビデオ
ラインセグメント先頭を適切に処理するために読出しシ
フトカウント（ＲＤＳＨＦＴＣＮＴ）を発生するのにも
使用される。

【０１０９】ビデオアドレス翻訳装置１０４は図１４に
詳しく示され図１５に変更例が示されている（図２８に
示されたさらに別の変更例については後で説明する）。

【０１１０】この装置１０４はビデオラインセグメント
の最初の画素画面座標を受信し、アドレス発生器１０２
の初期化に必要なＲＩ、ＢＩとｎＩ値を発生する。この
アーキテクチュアは下記の式を実行する簡単な方法であ
る：

【０１１１】ＮＰｂ＝Ｑ（ｂ／ｐ）

【０１１２】Ｎ＝Ｑ（（Ｌ−１）＊ＮＰ＋Ｐ−１）／ＮＰｂ）

【０１１３】Ｒ＝Ｑ（Ｎ／Ｎｂ）

【０１１４】Ｂ＝ＲＥＭ（Ｎ／Ｎｂ）

【０１１５】ｎ＝（Ｌ−１）＊ＮＰ＋Ｐ−１−Ｎ＊ＮＰｂ

【０１１６】ここで、Ｑ＝除算からの整数の商ＲＥＭ＝除算の余りｂ＝メモリアレイ内のブロック当たりのビット数ｐ＝画素当たりのビット数Ｌ＝画素ライン番号Ｐ＝ライン内の画素数ＮＰ＝ビデオライン当たりの画素数ＮＰｂ＝ブロック当たりの画素数Ｎｂ＝メモリアレイ内の行当たりのブロック数Ｒ＝ブロックＮが入っているメモリアレイラインＢ＝ブロックＮが入っているメモリアレイブロック−列ｎ＝メモリアレイブロック内の画素数Ｎ＝メモリアレイ内のブロック数

【０１１７】図１４に示したごとく、ビデオラインセグ
メントの第１の画素ラインアドレス（ＬＡ）と第１の画
素アドレス（ＰＡ）は書込み制御信号発生器１００から
のロードビデオアドレス（ＬＤＶＡ）信号によって使用
可能になったとき、それぞれラインアドレスレジスタ１
３６と画素アドレスレジスタ１３８内に読込まれる。そ
れぞれの信号はそれぞれ減算ブロック１４０、１４２に
よって１だけ減らされる。減算ブロック１４０の出力
（Ｌ−１）は乗算器１４４によってＮＰが乗じられ、そ
の積は加算器１４６によって減算ブロック１４２の出力
（Ｐ−１）に加算される。ＮＰｂは入力としてｐを受信
するルックアップテーブル１４８によって提供される。
加算器１４６からの和は除算器１５０によってルックア
ップテーブル１４８（除算器ブロックなどの、ルックア
ップテーブル以外の装置も可能）からのＮＰｂによって
割られる。除算器１５０からの余りはｎＩである。除算
器１５０からの商は除算器１５２によって再度Ｎｂで割
られる。除算器１５２の商はＲＩ、除算器１５２の余り
はＢＩである。

【０１１８】ビデオアドレス翻訳装置１０４の別の実施
例は図１５に示した。この実施例はビデオ画面上のそれ
ぞれの行についてｎ₁ とＮ₁ をあらかじめ計算し、これ
らの値をＲＡＭに記憶することに基づくもので、Ｎ₁ と
ｎ₁ はそれぞれあるビデオラインがメモリアレイ内で開
始される（すなわち、Ｐ＝１）ブロック内のブロックと
画素である。

【０１１９】Ｎ₁ ＝Ｑ（（Ｌ−１）＊ＮＰ／ＮＰｂ）

【０１２０】ｎ₁ ＝（Ｌ−１）＊ＮＰ−Ｎ＊ＮＰｂ

【０１２１】ここで、画素の相対的位置はビデオライン
の第１の画素に関係する。したがって、より簡単な実施
が実現できる。ビデオラインセグメントの第１の画素ラ
インアドレス（ＬＡ）と第１の画素アドレス（ＰＡ）は
書込み制御信号発生器１００からのロードビデオアドレ
ス（ＬＤＶＡ）信号によって使用可能になったラインア
ドレスレジスタ１３６と画素アドレスレジスタ１３８に
それぞれ読込まれる。画素アドレスレジスタ１３８の出
力は減少器ブロック１４２によって減少される。ライン
アドレスレジスタ１３６の出力はブロックＮ₁ と画素ｎ
₁ を発生するためにランダムアクセスメモリルックアッ
プテーブル１４１（このランダムアクセスメモリはラン
ダムアクセスメモリ２６または８０の小部分から割り当
てることができる）内に指標がつけられる。加算器１４
３はルックアップテーブル１４１からのｎ₁ を減算ブロ
ック１４２の出力に加算する。ＰはＮＰｂを発生するた
めにリードオンリメモリルックアップテーブル１４５に
入力される。除算器１４７は加算器１４３の出力をルッ
クアップテーブル１４５の出力によって除する。この除
算の余りはｎＩ、除算の商は加算器１４９によってルッ
クアップテーブル１４１からのＮ₁ に加算される。加算
器１４９の出力は除算器１５２によってＮｂで除され
る。この除算の余りはＢＩ、商はＲＩである。

【０１２２】図９はコンパクタ／デコンパクタブロック
６０の主な構成を示すブロック図である。コンパクタ／
デコンパクタブロック６０は入ってくる画素データをブ
ロックまたはブロックセグメントにパックし；ビデオラ
イン先頭をブロック内のもっとも優位の画素位置を閉め
るように整列し；書込まれたサブブロックをブロック内
の正確な位置に定置し（この動作はブロック内部の画素
データ内容には影響しないが定置されたサブブロックの
外の画素デ−タ内容に影響する）；メモリ８０へのブロ
ックの読み書きを緩衝し（これによって装置１０は真の
二重ポート及びスタティックビデオメモリデバイスとし
て効果的に動作することができる）；読出しビデオライ
ン末尾を読出しにすぐ使える位置に整列し；出ていくブ
ロックを読出し画素データに展開する。これらの動作の
結果それぞれのブロックはｐサブブロックに分割され
る。それぞれのサブブロックはすべて同一次元からの画
素ビットを含んでいる。例えば、図５に示したように右
端のサブブロックはすべてのゼロ次ビットを含み、右の
サブブロックから２番目のものはすべての１次ビットを
含んでいる、云々（図７は第１ラインの末尾と次のライ
ンの先頭が同じブロックにパックされたときのこの順序
を示している）。

【０１２３】プログラム変更可能幅入力／固定幅出力待
ち行列１５４は入力バッファ６４からコンパクタ／デコ
ンパクタブロック６０のためのデータを受信する。図１
６に示したプログラム変更可能幅入力／固定幅出力待ち
行列１５４はｐビットの画素データを受信し、データを
緊密にパックされたブロックまたはサブブロックにパッ
クする。待ち行列１５４はｂ（一般に２５６）ワ−ドの
出力を持っている。

【０１２４】プログラム変更可能幅入力／固定幅出力待
ち行列１５４の出力はｂ幅のワードである。同じビデオ
ラインセグメントのＮＰｂ画素がパックされたとき、ｂ
幅ワードは「そのまま」メモリアレイ内の適切なブロッ
ク内に書込むことができる。パックされたビデオライン
セグメントに含まれる画素がＮＰｂ以下であるとき、こ
のデータをメモリに書込む前にｂ幅ワードを整列するた
めにさらにシフト動作が必要になる。

【０１２５】装置１０（プログラム式フォーマットビデ
オメモリ）は画素当たりのビット数の変更に対応するこ
とができる−−（ｐは変数）。したがって、プログラム
変更可能幅入力／固定幅出力待ち行列１５４の構造は広
い範囲の入力ポート幅を処理できるものでなければなら
ない。プログラム変更可能幅入力／固定幅出力待ち行列
１５４はシフト左２５６段シフトレジスタ１５６を中心
に構築されている。１≦ｐ≦８のとき、ＤＩ（０）から
ＤＩ（Ｐ−１）入力の１つ１つは特定のシフトレジスタ
段の入力に接続されている。これらの位置では、これら
の入力は次の段と接続が切れている。シフトレジスタへ
のタップポイントはｐに依存し、これは図１８に図示さ
れている通りである。タップポイントはシフトレジスタ
１５６をそれぞれＮＰｂ段のｐのシフトレジスタに分割
する。これは２５６段を長さの異なる２５のシフトレジ
スタに分割する。これらのシフトレジスタへの入力は乗
算器１５８_a-x によって先行するシフトレジスタの出力
またはＤＩ入力の１つの出力に接続される。それぞれの
乗算器１５８_a-x は入力としてｐの値を受信し、ｐの値
を示す単一のＣ（１）からＣ（８）を出力する復号器ブ
ロック１６０によって制御される。このＣ（ｉ）は適切
な段を適切なＤＩ入力に接続し、先行するシフトレジス
タの最後の段からこの段を切り離す。乗算器１５８_a-x
はそのＤＩ入力が接続されたときに先行する段への接続
を自動的に切断し、そのすべてのＤＩ入力が切断された
ときは先行する段への接続を実行する。

【０１２６】図９の書込みシフタ１６２は待ち行列１５
４のパックされたセグメントを整列する。

【０１２７】図９の重ね合わせ器１６４は２つのｂ幅入
力Ｉ１とＩ２を次のようにして融合する：

【０１２８】 I1 = I1 (b - 1), I1 (b - 2)...I1 (1), I1 (0) I2 = I2 (b - 1), I2 (b - 2)...I2 (1), I2 (0)

【０１２９】その結果出力は：

【０１３０】pos2 ≧ pos1のとき、 OUT = I2(b - 1)...I2(POS2+1), I1(POS2)...II(POS1),
I2(POS - 1)... I2(0) これら以外ではOUT = 0,0,0,0...

【０１３１】言い替えれば、ＰＯＳ２がＰＯＳ１以上で
あるとき、重ね合わせ器１６４はＰＯＳ１とＰＯＳ２を
含むそれらの間のビット位置についてはＩ１からビット
を出力し、それ以外の時はＩ２からビットを出力する。

【０１３２】重ね合わせ器１６４は部分的ブロック情報
をブロック内に書込まなければならないときはいつでも
コンパクタ／デコンパクタブロック６０の機能と関連し
て非破壊ブロック書込み動作を実行する。これらの場
合、ブロック読出し・修正・書込み動作が実行される：

【０１３３】１．部分的情報を書込まなければならない
ブロックが読出され、レジスタ１６６に読込まれる。

【０１３４】２．シフタ１６２からの出力が重ね合わせ
器１６４のＩ１入力に入力され、レジスタ１６６の出力
（ブロックのカレントデータ）が重ね合わせ器１６４の
Ｉ２入力に入力される。

【０１３５】３．書込みアドレス、制御発生器９２（図
８参照）から受信したＰＯＳ１とＰＯＳ２は受信した画
素がブロック内に位置しなければならない境界をはず
す。

【０１３６】４．組み合わされた重ね合わせ器出力には
ブロックデータとＰＯＳ１とＰＯＳ２位置の間で新しく
受信した画素データを含んでいる。

【０１３７】図１９は重ね合わせ器１６４の流れ図であ
る。重ね合わせ器１６４はＰＯＳ１位置入力を受信する
先頭１復号器２２４とＰＯＳ２位置入力を受信する先頭
ゼロ復号器２２６とから成る。復号器２２４と２２６は
ブロック内のビット数に等しい多数の出力をそれぞれ備
えている（望ましくは２５６）。図２０に示したごと
く、先頭１復号器２２４は０から２５５の値を示す８ビ
ットの入力ＰＯＳ１を受信する２進復号器２２８を備え
ている。２進復号器２２８からの１つの出力がＰＯＳ１
によって符号化された値に対応してアクティブになる。
２進復号器２２８の対応する出力からの第１の入力と図
２０に示したごとく（すなわち、それぞれのＯＲゲート
２３０_i の出力は後続のＯＲゲート２３０_i+1 の入力に
供給される）直前のＯＲゲート２３０の出力からの第２
の入力を備えた連続するＯＲゲート２３０によって、０
番目の出力に続くすべての出力について（２進復号器２
２８の０番目の出力は先頭１復号器２２４の０番目の出
力である）、次の式が実行される：

【０１３８】２５５≧i≧ＰＯＳ１のときＯ（i）＝１０≦i＜ＰＯＳ１のときＯ（i）＝０

【０１３９】同様に、図２１に示したごとく、先頭０復
号器２２６は０から２５５の値を示す８ビットの入力Ｐ
ＯＳ２を受信する２進復号器２３２を備えている。２進
復号器２３２からの１つの出力がＰＯＳ２によって符号
化された値に対応してアクティブとなる。２進復号器２
３２の対応する出力からの第１の入力と図２１に示した
ごとく（すなわち、それぞれのＯＲゲート２３４_i の出
力は先行するＯＲゲート２３４_i-1 の入力に供給され
る）直後のＯＲゲート２３４の出力からの第２の入力を
備えた連続するＯＲゲート２３４によって、先頭０復号
器２２６の２５５番目の出力に対応する２進復号器２３
２の２５５番目の出力について、次の式が実行される：

【０１４０】２５５≧ i 〉ＰＯＳ２のときＯ（i）＝００≦ i ≦ＰＯＳ２のときＯ（i）＝１

【０１４１】ここで、先頭１復号器２２４はすべての後
続のＯＲゲート２３０に先立って、入力をＯＲゲート２
３０に供給することによって速度を増すことができる。
同様に、先行０復号器２２６はすべての先行するＯＲゲ
ート２３４の後から入力をＯＲゲートに供給することに
よって速度を増すことができる。

【０１４２】復号器２２４と２２６のそれぞれの出力は
図１９に示すごとく対応するＡＮＤゲート２３６_0-255
に入力される。ＡＮＤゲート２３６_0-255 の出力はそれ
ぞれ乗算器２３８_0-255 に入力される。乗算器２３８
_0-255 は図２２に示したごとく、ＡＮＤゲート２３６_i
の出力が第１のＭＵＸＡＮＤゲート２４０に入力さ
れ、ＡＮＤゲート２３６_i の逆出力が第２のＭＵＸＡ
ＮＤゲート２４２に入力される。Ｉ１_i は第１のＭＵＸ
ＡＮＤゲート２４０への第２の入力として受信され、
Ｉ２_i は第２のＭＵＸＡＮＤゲート２４２への第２の
入力として受信される。第１と第２のＭＵＸＡＮＤゲ
ート２４０と２４２の出力は重ね合わせ器１６４のｉ次
の出力を発生するためにＯＲゲート２４４に入力され
る。

【０１４３】図９のＦＩＦＯ（ＩＮ）待ち行列１６８は
データをメモリ８０に書込む前にいくつかの受信したデ
ータブロックを保持するための先入れ先出しバッファで
ある。ＦＩＦＯ（ＩＮ）待ち行列１６８は一般的に２５
６段の幅がある。バッファ段の数は入力画素処理量並び
にメモリアレイアクセス速度、アドレス、制御発生器６
８の速度、ビデオラインセグメント当たりの許容最低画
素数によって決定される。ＦＩＦＯ（ＩＮ）待ち行列１
６８は２５６ビットのワードのＦＩＦＯ（ＩＮ）待ち行
列１６８内への書込みを可能にするＷＦＩＮ信号と、２
５６ビットワードの読出しを可能にし、ＦＩＦＯ（Ｉ
Ｎ）待ち行列１６８からメモリ８０への２５６ビットワ
ードの読出しを可能にするＲＦＩＮによって制御され
る。

【０１４４】シフタ（読出し）１７０はコンパクタ／デ
コンパクタブロック６０の即時画素読出しの準備ができ
るようにビデオラインセグメントの先頭の位置決めをす
る。読出しアドレス、制御発生器９４からの読出しシフ
トカウント（ＲＳＨＦＴＣＮＴ）信号はメモリ８０から
読み出されたビデオラインセグメント先頭の何ビットが
左に桁送りされるかを制御する。シフトはビデオライン
セグメント先頭の第１の画素がブロック内に画素０位置
を占めるように実行される。

【０１４５】ＦＩＦＯ（ＯＵＴ）待ち行列１７２は固定
幅入力／プログラム変更可能幅出力待ち行列１７４（以
下で説明する）を介してブロックが出力バッファ８８に
書込まれる前に読出し画素データのいくつかのブロック
を保持する。書込みＦＩＦＯｏｕｔ（ＷＦＯＵＴ）信号
はＦＩＦＯ（ＯＵＴ）待ち行列１７２へのｂビットブロ
ックの書込み動作を制御する。読出しＦＩＦＯｏｕｔ
（ＲＤＯＵＴ）信号はＦＩＦＯ（ＯＵＴ）待ち行列１７
２からのｂビットブロックの読出しを制御する。読出し
ＦＩＦＯｃｏｕｎｔ（ＲＤＦＣＮＴ）信号はＦＩＦＯ
（ＯＵＴ）待ち行列１７２内の幾つのビットワードが空
であるかを示す２進符号化状態信号である。この状態情
報はアドレス、制御発生器６８が必要とするものであ
る。

【０１４６】固定幅入力／プログラム変更可能幅出力待
ち行列１７４（図２３、２４参照）はビデオフレーム互
換次元の画素データを出力する。したがって、それはブ
ロックデータ構造であり、プログラム変更可能幅入力／
固定幅出力待ち行列１５４と共存する。２５６段のシフ
トレジスタ１７６は待ち行列１７４の動作の中心とな
る。シフトレジスタ１７６への２５６ビットワードの読
み込みはＬＤＯＵＴ信号によって行われる。ＲＤＯＵＴ
信号はシフトレジスタ１７６のデータの左シフトを実行
する。シフトレジスタの出力タップは復号器１９２から
乗算器１７８-１９２に入力された画素当たりのビット
数（ｐ）によって変化する。

【０１４７】図２５は行列の行の長さを２の整数乗に制
限する効果を含む前述の実施例とは幾分異なる構成を必
要とするコンパクタ／デコンパクタブロック６０’（以
下に詳しく説明する）の別の実施例を示している。さら
に、この実施例のコンパクタ／デコンパクタブロック６
０’はデータがビットオーダではなく、ビットごとに、
したがって「穴」がないように組織されることを要求す
るので図７はこの実施例とは無関係である。それぞれの
画素は左から右に記憶され、ビット０からはじめてビッ
トｐ-１で終わる（図２６参照）。

【０１４８】このようなコンパクタ／デコンパクタブロ
ック６０’の構成の変更と上述したような行列行長さの
制限の結果、それぞれの画素のための発生された物理ア
ドレスは行アドレスを表す高次ビットと、画素のビット
０（最初のビット）の場所を表す低次ビットの組み合わ
せになる。したがって、この実施例では図１１の構成の
代わりに図２７の構成を使用する必要がある。

【０１４９】図２７に示したごとく、ＬＤＰＣ（ロード
画素カウンタ）信号（図９参照）は乗算器２６２を制御
する。アクティブになったとき、ＬＤＰＣは初期アドレ
スを乗算器２６２を介してラッチ２６４に読込む。次
に、加算器２６６が順番にｐ−−画素当たりのビット数
-−を物理アドレスの最後の値に加算する。図２７の回
路は２カ所に、即ち１カ所は書込みプロセッサに、１カ
所は読出しプロセッサに含まれている。

【０１５０】ビデオアドレス翻訳装置１０４は図２８に
詳しく図示されている。このアーキテクチュアは次の式
を実行するための簡単な方法である：

【０１５１】Ｒ＝Ｑ（Ｎ／Ｎｂ）

【０１５２】Ｂ＝ＲＥＭ（Ｎ／Ｎｂ）

【０１５３】Ｎ＝ｐ＊（（Ｌ−１）＊ＮＰ＋（ＰＡ−１））

【０１５４】ここで、Ｎ＝ブロック数Ｒ＝ブロックＮがあるラインＢ＝ブロックＮがあるブロック列Ｌ＝画素ライン番号ＮＰ＝ビデオライン当たりの画素数ＰＡ＝ライン内の画素数Ｑ＝除算からの整数商ＲＥＭ＝除算の余りｐ＝画素当たりのビット数

【０１５５】図２８に示したように、ビデオラインセグ
メントの第１の画素ラインアドレス（ＬＡ’）と第１の
画素アドレス（ＰＡ’）は、書込み制御信号発生器１０
０からのロードビデオアドレス（ＬＤＶＡ）信号で使用
可能になったラインアドレスレジスタ１３６と画素アド
レスレジスタ１３８にそれぞれ読込まれる。ＰＡ、ＬＡ
ともに１の代わりに０から開始するように実施されてい
るので、これらの値を１だけ減らす必要はなくなる。ラ
インアドレスレジスタ１３６の出力は乗算器１４４によ
ってＮＰが乗され、その結果の積に、加算器１４６によ
って画素アドレスレジスタ１３８の出力が加えられる。
加算器１４６からの和に乗算器１４８によってｐが乗さ
れる。乗算器１４８の出力は、Ｒを乗算器１４８の出力
の最上位ビットとし、Ｂを乗算器１４８の出力の最下位
ビット（最下位ビットの数は２のべき乗がＮｂに等しい
整数に等しいので）として結果的にＮｂ（２の整数乗に
設定される、従って、商と余りはビットの桁送りで計算
できる）で除される。

【０１５６】この実施例のコンパクタ／デコンパクタブ
ロック６０’（図２５参照）はそれぞれがｐビットを占
有している画素を次々に圧縮する。コンパクタバーレル
−シフタ１９４は入力ｐビット画素データを８ビット記
憶ユニットに整列し、圧縮制御ブロック２００の制御の
下に、記憶ユニットをレジスタ１９６，１９８に送る。
データは次に書込みレジスタファイル２０８に送られ、
その後メモリ８０に記憶される。レジスタ１９６，１９
８は８書込み制御ラインで設計され、書込み制御ｎがア
クティブになったとき、ビットｎから８がデータを受信
する。１つのレジスタがいっぱいになると、その出力が
前に送られ、他のレジスタがデータ収集を開始する。書
込み復号器２０４に供給している書込みカウンタ２０２
は宛先書込みレジスタのアドレスを発生する。書込み復
号器２０２の出力もさらに重ね合わせるために読出し書
込み論理ブロック２０６によってラッチされる。図１
９、２０、２１、２２に示したような重ね合わせ論理は
ブロック２０６の一部としてこの中に含む。書込みレジ
スタファイル２０８はレジスタ１９６，１９８からの圧
縮データを記憶するのに使用された２×３２８ビット
レジスタの２重のグループであり、データを記憶させる
ために読出し書込み論理ブロック２０６までデ−タを送
る。ダブルレジスタは先入れ先出し待ち行列として作用
することを要求される。即ち１つのレジスタはデータを
アレイ内に書込み、もう１つのレジスタは次の書込みの
ためのデータを収集する。

【０１５７】読出しレジスタファイル２１０、読出しカ
ウンタ２１２、読出し復号器２１４、レジスタ２１６、
２１８、展開制御ブロック２２０とデコンパクタバーレ
ルシフタ２２２は圧縮されたデータをｐビットの画素に
展開するために逆の作用を実行する。

【０１５８】さらに図９のコンパクタ／デコンパクタブ
ロック６０はコンパクタ／デコンパクタブロック６０’
の構成を用いたときには採用されない。

【０１５９】本発明の好ましい実施例を本書に開示し詳
細に説明したが、本発明はいかなる意味でもそれに限定
されるものではなく、本発明の範囲は付属の特許請求の
範囲によって決定されるものとする。

【０１６０】

【発明の効果】

【０１６１】本発明のプログラム式フォーマットビデオ
メモリによると、次のような効果を得ることができる。
設計者がメモリアドレスではなくディスプレイアドレス
に直接アドレスできるような、さまざまな画面構成−−
ライン数、ライン当たりの画素数、画素当たりのビット
数、インターレース方式−−に適応して変更可能であ
る。ビデオラインセグメントを記憶し、検索できる。さ
まざまな画面構成のために効率的にメモリを割り当てる
ことができる。コストが妥当で、構造が簡単である。

【図面の簡単な説明】

【図１】ビデオラインセグメントを備えたビデオ画面の
図である。

【図２】本発明の１つの実施例の入出力を示すブロック
図である。

【図３】本発明の１つの実施態様を示すブロック図であ
る。

【図４】図３の続きである。

【図５】図９のコンパクタ／デコンパクタによって実行
される画素のパッキングを示している。

【図６】図９のコンパクタ／デコンパクタによって実行
される画素のパッキングを示している。

【図７】１つのブロックが第１のビデオラインの末尾と
第２のビデオラインの先頭を含んでいるビデオデータの
パッキングの図である。

【図８】本発明の１つの実施例のアドレス及び制御発生
器のブロック図である。

【図９】本発明の１つの実施例のコンパクタ／デコンパ
クタのブロック図である。

【図１０】本発明の１つの実施例の書込みアドレスと制
御発生器のブロック図である。

【図１１】本発明の１つの実施例のアドレス発生器のブ
ロック図である。

【図１２】図１１の続きである。

【図１３】本発明の１つの実施例のアドレス発生器のセ
レクタのブロック図である。

【図１４】本発明の１つの実施例のビデオアドレス翻訳
装置のブロック図である。

【図１５】本発明の１つの実施例のビデオアドレス翻訳
装置のブロック図である。

【図１６】本発明の１つの実施例のコンパクタ／デコン
パクタのためのプログラム変更可能幅入力／固定幅入力
待ち行列のブロック図である。

【図１７】図１６の続きである。

【図１８】図１６のためのタップポイント接続の表であ
る。

【図１９】本発明の１つの実施例のコンパクタ／デコン
パクタのための重ね合わせ器のブロック図である。

【図２０】図１９の重ね合わせ器の先頭１復号器のブロ
ック図である。

【図２１】図１９の重ね合わせ器の先頭ゼロ復号器のブ
ロック図である。

【図２２】図１９の重ね合わせ器の乗算器のブロック図
である。

【図２３】本発明の１つの実施例のコンパクタ／デコン
パクタのための固定幅入力／プログラム変更可能幅入力
待ち行列のブロック図である。

【図２４】図２３の続きである。

【図２５】本発明の１つの実施例のコンパクタ／デコン
パクタのブロック図である。

【図２６】図２５のコンパクタ／デコンパクタのパッキ
ングを示す図である。

【図２７】図２５のコンパクタ／デコンパクタのアドレ
ス発生器のブロック図である。

【図２８】本発明の１つの実施例のビデオアドレス翻訳
装置のブロック図である。

【符号の説明】

７２センスアンプ７６ブロックセレクタ８０ＲＡＭブロックアレイ１００書込み制御信号発生器１０４ビデオアドレス翻訳装置１０８セレクタ（Ａ）１１０セレクタ（Ｂ）１１２セレクタ（Ａ）１１４セレクタ（Ｂ）１１６セレクタ（Ａ）１１８セレクタ（Ｂ）１２０ブロックアドレスカウンタ（Ａ）１２２ブロックアドレスカウンタ（Ｂ）１２４画素カウンタ（Ａ）１２６画素カウンタ（Ｂ）１２８ビット画素カウンタ（Ａ）１３０ビット画素カウンタ（Ｂ）１３２行アドレスカウンタ（Ａ）１３４行アドレスカウンタ（Ｂ）１３６ラインアドレスレジスタ１３８画素アドレスレジスタ１４０引算１４２引算１４３加算１４４乗算１４６加算１４７除算１４８ルックアップテーブル１４９加算１５０除算１５２除算１６０復号器１６４先行１復号器１９２復号器１９４コンパクタバーレルシフタ２００圧縮制御ブロック２０２書込みカウンタ２０４書込み復号器２０６読み書き論理２０８書込みレジスタファイル２１０読出しレジスタファイル２１２読出しカウンタ２１４読出し復号器２２０展開制御ブロック２２２デコンパクタバーレルシフタ２２６先行０復号器２２８２進復号器２３２２進復号器２６４ラッチ２６６加算器

Claims

【特許請求の範囲】

【請求項１】ビデオメモリにおいて、ランダムアクセスメモリ手段と；デジタルビデオ信号を
受信するための手段と；特徴がフレーム当たりのライン
数と、ライン当たりの画素数と、画素当たりのビット数
を含むビデオ信号特徴であって、ビデオフレームフォー
マットを表す前記ビデオ信号特徴にアクセスするための
手段と；前記ビデオ信号特徴アクセス手段に応答して動
作する、デジタルビデオ信号の少なくとも１つのフィー
ルドの表示アドレスを前記ランダムアクセスメモリ手段
の連続するメモリ位置にマッピングする手段と；デジタ
ルビデオ信号の表示アドレスの内容を前記マッピング手
段によって決定された前記ランダムアクセスメモリ手段
の連続するメモリ位置に書込むための手段と；前記ビデ
オ信号特徴アクセス手段にアクセスするためにある範囲
の所望の表示アドレスをある範囲のメモリアドレスに変
換する手段と；前記変換手段に応答して前記ランダムア
クセスメモリ手段から前記ある範囲のメモリアドレスの
内容を読み出すための手段と；前記ある範囲のメモリア
ドレスの内容を出力する手段：とから成るビデオメモ
リ。
【請求項２】前記ある範囲の所望の表示アドレスが、
開始ビデオライン番号と、開始ビデオライン番号内の画
素数と、画素当たりのビット数で決定されることを特徴
とする、請求項１に記載のビデオメモリ。
【請求項３】前記ビデオ信号特徴記憶手段が、外部ソ
ースからプログラム式ビデオ信号特徴情報を受信するこ
とを特徴とする、請求項２に記載のビデオメモリ。
【請求項４】前記マッピング手段が、ある数の連続す
る画素をブロックにマッピングし、前記連続する画素が
前記ランダムアクセスメモリ手段のワード長にかかわら
ず、またデジタルビデオ信号の画素当たりビット数にか
かわらず、ブロック内の隣接するビット位置内にマッピ
ングされることを特徴とする、請求項２に記載のビデオ
メモリ。
【請求項５】前記書込み手段が、データを第１のレジ
スタ手段に出力するコンパクタバーレルシフタ手段を備
え、前記第１のレジスタ手段が、前記ランダムアクセス
メモリ手段と連絡している書込みレジスタ手段にデータ
を出力し、前記コンパクタバーレルシフタ手段と前記第
１のレジスタ手段が、圧縮制御手段に応答して動作する
ことを特徴とする、請求項４に記載のビデオメモリ。
【請求項６】前記読出し手段が、第２のレジスタ手段
からデータを受信するためのデコンパクタバーレルシフ
タ手段を備え、前記第２のレジスタ手段が、前記ランダ
ムアクセスメモリ手段と連絡している読出しレジスタか
らデータを受信し、前記デコンパクタバーレルシフタ手
段と前記第２のレジスタ手段が、展開制御手段に応答し
て動作することを特徴とする、請求項５に記載のビデオ
メモリ。
【請求項７】前記マッピング手段が、ある数の連続す
る画素を画素内のビット数に等しい数のサブブロックか
らなるブロックにマッピングし；前記ある数の連続する
画素の共通次数のビットが、共通のサブブロックにマッ
ピングされることを特徴とする、請求項２に記載のビデ
オメモリ。
【請求項８】前記書込み手段が、さらにプログラム変
更可能幅入力／固定幅出力待ち行列からなるコンパクタ
ブロックを備え、入力のプログラム変更可能幅が、デジ
タルビデオ信号の画素内のビット数で決定され、出力の
固定幅が、前記ブロックの長さで決定されることを特徴
とする、請求項７に記載のビデオメモリ。
【請求項９】前記プログラム変更可能幅入力／固定幅
出力待ち行列が、前記ブロック内のビット数に等しい数
の段を備え、あらかじめ選択された段の間にタップポイ
ントを有するシフトレジスタと；前記プログラム変更可
能幅入力／固定幅出力待ち行列の入力幅をプログラムす
るように前記段を構成するために画素当たりビット数の
入力に応答して動作する手段とから成ることを特徴とす
る、請求項８に記載のビデオメモリ。
【請求項１０】前記プログラム変更可能幅入力／固定
幅出力待ち行列からの出力を受信する第１の整列手段を
さらに備えていることを特徴とする、請求項８に記載の
ビデオメモリ。
【請求項１１】前記第１の整列手段からの第１のブロ
ック入力と、第２のブロック入力と、第１の位置入力
と、第２の位置入力と、ブロック出力を有する重ね合わ
せ器手段を備え；デ−タが完全に埋まっていないブロッ
クが、前記先入れ先出し待ち行列からレジスタに出力さ
れ；前記レジスタが、前記重ね合わせ器手段の前記第２
のブロックに入力を提供し；前記第１の位置入力が前記
第２の位置入力以上であるとき前記重ね合わせ器手段の
ブロック出力が前記第１の位置入力の値と前記第２の位
置入力の値の間のビット位置のための前記第１のブロッ
ク入力に対応し、それ以外の時は前記第２のブロック入
力に対応し；前記第１の位置入力が前記第２の位置入力
より小さいとき前記ブロック出力がゼロであることを特
徴とする、請求項１０に記載のビデオメモリ。
【請求項１２】前記書込み手段が、重ね合わせ器と連
絡している第１の整列手段を有するコンパクタブロック
を備えていることを特徴とする、請求項７に記載のビデ
オメモリ。
【請求項１３】請求項１２に記載のビデオメモリにお
いて、前記重ね合わせ手段が、前記第１の位置入力を受信する第１の２進復号器を有す
る先頭１復号器ブロックと；前記第２の位置入力を受信
する第２の２進復号器を有する先頭０復号器ブロックを
備え；前記第１の２進復号器の第１ビット出力が前記先
頭１復号器ブロックの第１のビット出力に対応し、前記
先頭１復号器ブロックの後続のそれぞれのビット出力に
ついて第１のＯＲゲートが提供され、前記第１のＯＲゲ
ートのそれぞれが前記第１の２進復号器の対応するビッ
ト出力からの第１の入力と先頭する第１のＯＲゲートの
出力からの第２の入力を受信し；前記第２の２進復号器
の最後のビット出力が前記先頭０復号器ブロックの最後
のビット出力に対応し、前記先頭０復号器ブロックのそ
れぞれの先頭するビット出力に第２のＯＲゲートが提供
され、前記第２のＯＲゲートのそれぞれが前記第２の２
進復号器の対応するビット出力からの第１の入力と連続
する第２のＯＲゲートの出力からの第２の入力を受信
し；前記先頭１復号器ブロックと前記先頭０復号器ブロ
ックのそれぞれのビット出力がそれぞれのＡＮＤゲート
によって受信され；前記それぞれのＡＮＤゲートは対応
する乗算器への入力として受信され；前記各乗算器のそ
れぞれが前記第１のブロック入力の各ビットと前記各Ａ
ＮＤゲートからの第２の入力を入力として受信し；第２
のＡＮＤゲートが第１の入力として前記第２のブロック
入力の各ビットと前記各ＡＮＤゲートからの逆転された
第２の入力を受信し；ＯＲゲートが前記第１及び第２の
ＡＮＤゲートの出力を受信し；前記ＯＲゲートが前記重
ね合わせ器手段の各出力ビットを発生する：ことを特徴
とする、ビデオメモリ。
【請求項１４】前記ランダムアクセスメモリ手段から
ブロックデータを受信する第２の整列手段と、前記第２
の整列手段からデータを受信する第２の先入れ先出し待
ち行列と、前記第２の先入れ先出し待ち行列からデータ
を受信する固定幅入力／プログラム変更可能幅出力待ち
行列をさらに備え；出力のプログラム変更可能出力がデ
ジタルビデオ信号の画素内のビット数によって決定さ
れ、入力の固定幅が前記ブロックの長さによって決定さ
れることを特徴とする、請求項１０に記載のビデオメモ
リ。
【請求項１５】前記固定幅入力／プログラム変更可能
幅出力待ち行列が（１）前記ブロック内のビット数に等
しい数の段を備え、あらかじめ選択された段の間にタッ
プポイントを備えたシフトレジスタと；（２）前記固定
幅入力／プログラム変更可能幅出力待ち行列の出力幅を
プログラムするように前記段を構成するために画素当た
りのビット数の入力に応答して動作する手段とを有する
ことを特徴とする、請求項１４に記載のビデオメモリ。
【請求項１６】請求項３に記載のビデオメモリにおい
て、さらにアドレス、制御発生器手段を備え、アドレ
ス、制御発生器手段がさらに、前記ビデオ信号特徴記憶手段に応答して動作し、前記書
込み手段のための制御信号を発生する書込みアドレス、
制御発生器手段と；前記ビデオ信号属性記憶手段に応答
して動作し、前記読出し手段のための制御信号を発生す
る読出しアドレス、制御発生器手段と；前記ランダムア
クセスメモリ手段のための再生信号を発生する再生アド
レス、制御発生器手段と；前記読出し手段と前記書込み
手段に応答して動作し、前記書込みアドレス、制御発生
器手段と、前記読出しアドレス、制御発生器手段と、前
記再生アドレス、制御発生器手段のための制御信号を発
生するメモリアービタ手段：を有することを特徴とする
ビデオメモリ。
【請求項１７】前記書込みアドレス、制御発生器手段
が前記ビデオ信号特徴記憶手段に応答して動作する書込
み制御信号発生器手段と、初期所望ビデオライン数と画
素数を受信し、前記ランダムアクセスメモリ手段の初期
所望行及びブロック数を発生する第１のビデオラインア
ドレス翻訳手段と、前記書込み制御信号と前記第１のビ
デオラインアドレス翻訳手段からの初期所望行及びブロ
ック数に応答して動作し、連続する所望の行及びブロッ
ク数を発生する書込みアドレス発生器手段を有すること
を特徴とする、請求項１０に記載のビデオメモリ。
【請求項１８】前記読出しアドレス、制御発生器手段
が前記ビデオ信号特徴記憶手段に応答して動作する読出
し制御信号発生器手段と、初期所望ビデオライン数と画
素数を受信し、前記ランダムアクセスメモリ手段の初期
所望行及びブロック数を発生する第２のビデオラインア
ドレス翻訳手段と、前記読出し制御信号と前記第２のビ
デオラインアドレス翻訳手段からの初期所望行及びブロ
ック数に応答して動作し、連続する所望の行及びブロッ
ク数を発生する読出しアドレス発生器手段を有すること
を特徴とする、請求項１７に記載のビデオメモリ。
【請求項１９】前記読出しアドレス発生器手段と前記
書込みアドレス発生器手段がそれぞれ、１対のブロック
アドレスカウンタ手段と、前記ブロックアドレスカウン
タ手段に対応する１つに行アドレスカウンタ手段と、１
対の画素カウンタ手段と、１対のブロック画素カウンタ
手段を備え；前記各対のブロックアドレスカウンタ手段
と、行アドレスカウンタ手段と、画素カウンタ手段とブ
ロック画素カウンタ手段がフリップフロップ手段に応答
してセレクタ手段によって交互に使用可能になり；前記
ブロックアドレスカウンタ手段と、前記行アドレスカウ
ンタ手段と、前記画素カウンタ手段と前記ブロック画素
カウンタ手段が前記それぞれの読出し制御信号発生器ま
たは書込み制御信号発生器からのデータを受信すること
を特徴とする、請求項１８に記載のビデオメモリ。
【請求項２０】前記第１と第２のビデオアドレス翻訳
手段がラインアドレスレジスタ手段と、画素アドレスレ
ジスタ手段と、前記ラインアドレスレジスタ手段とビデ
オライン内の画素の数に応答して動作する第１の乗算手
段と、前記乗算手段と前記画素アドレスレジスタ手段に
応答して動作する加算器と、前記加算器と画素内のビッ
ト数の数に応答して動作する第２の乗算器と、前記第２
の乗算手段の出力をサブブロック内のビット数で除する
ための除算手段を有することを特徴とする、請求項１８
に記載のビデオメモリ。
【請求項２１】前記除算手段が前記第２の乗算手段の
前記出力からの最上位ビットの第１の数を商として用い
ることと、前記第２の乗算手段の前記出力からの最下位
ビットの第２の数を余りに用いることを特徴とする、請
求項２０に記載のビデオメモリ。