JPH06250916A

JPH06250916A - 共有メモリの排他制御方法

Info

Publication number: JPH06250916A
Application number: JP5038000A
Authority: JP
Inventors: Takasato Sasaki; 崇諭佐々木; Akira Kabemoto; 章河部本; Hirohide Sugawara; 博英菅原; Hajime Takahashi; 肇高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-02-26
Filing date: 1993-02-26
Publication date: 1994-09-09
Also published as: US5634037A

Abstract

(57)【要約】【目的】共有メモリ・モジュールに排他アクセスを実
行する際、共有メモリ・モジュールから処理モジュール
へのステータス転送が失敗する確率を低減させ、共有メ
モリへの排他書き込みの信頼性を向上させること。【構成】処理モジュール１−１ないし１−ｍが、他の
処理モジュールのアクセスを禁止した上で共有メモリ・
モジュール２−１，…，２−ｎにアクセスする排他アク
セスを実行すると、共有メモリ・モジュール２−１ない
し２−ｎは処理結果をアクセス元の処理モジュールに通
知する。ここで、システム・バス３の間欠障害などによ
り、アクセス元の処理モジュールへの処理結果の通知に
失敗すると、共有メモリ・モジュール２−１ないし２−
ｎは、他の処理モジュールからのアクセスを禁止した状
態のまま、処理結果の通知を再試行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、少なくともメイン・メ
モリ、中央処理ユニット、システム・バスへの接続ユニ
ットを備えた複数の処理モジュールと、少なくとも共有
メモリ・ユニットおよびシステム・バスへの接続ユニッ
トを備えた複数の共有メモリ・モジュールとを備えた計
算機システムに関し、特に本発明は、上記処理モジュー
ルが共有メモリ・モジュールを排他的にアクセスする際
の共有メモリの排他制御方法に関するものである。

【０００２】

【従来の技術】図１１は上記したシステムの構成を示す
図であり、同図において、８１−０ないし８１−ｘは、
複数の処理モジュールがアクセスする共有メモリ・モジ
ュールであり、８１ａは共有メモリ・ユニット、８１ｂ
−０ないし８１ｂ−ｎはバス・コントローラである。８
２−０ないし８２−ｎはシステム・バスを制御するバス
・ハンドラー、８３−０ないし８３−ｎはシステム・バ
ス、８４−０ないし８４−ｙは処理モジュールであり、
８４ａ−０ないし８４ａ−ｎはバス・コントローラ、８
４ｂはメイン・メモリ、８４ｃは中央処理ユニットであ
る。

【０００３】上記のようなシステムにおける、システム
・バスの制御方式の一つとして、スプリット方式が知ら
れている。この制御方式は一回のアクセスが、起動転送
と応答転送に分離して行われ、起動転送の終了時から応
答転送開始時迄はバスは開放され、他の処理モジュール
によるバスの使用が許される。また、上記方式において
は、バスの間欠障害により、応答転送が失敗した場合に
は、アクセスそのものを失敗として、一旦、他の処理モ
ジュールにバスを開放したのち、再度アクセスするのが
一般的であった。

【０００４】

【発明が解決しようとする課題】ところで、上記システ
ムにおいて、処理モジュールから共有メモリ・モジュー
ルに対して排他アクセスが行われた場合、要求元の処理
モジュールに対して処理結果を通知し、アクセスが失敗
したときには速やかに対処する必要がある。特に、共有
メモリへの書き込みが失敗した場合には、共有メモリの
データが破壊されている可能性があり、影響は大きい。

【０００５】しかしながら、上記のように、他の処理モ
ジュールにバスを開放したのち、再度アクセスする方式
では、バスが開放された時点で他の処理モジュールがア
クセスする可能性があり、書き込みの失敗が広範囲に影
響するという問題点があった。本発明は上記問題点を解
決するためになされたものであって、応答転送失敗時、
所定回数、処理結果の通知動作を再試行し、再試行中は
他の処理モジュールからのアクセスを禁止状態とするこ
とにより、バスの間欠障害により応答転送が失敗する確
率を低減させ、共有メモリへの排他書き込みの信頼性を
向上させた共有メモリの排他制御方法を提供することを
目的とする。

【０００６】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図において、１−１ないし１−ｍは処
理モジュールであり、処理モジュール１−１ないし１−
ｍは、メイン・メモリ１ａと、中央処理ユニット１ｂ
と、システム・バス３への接続ユニット１ｃを備えてい
る。２−１ないし２−ｎは共有メモリ・モジュールであ
り、共有メモリ・モジュール２−１ないし２−ｎは共有
メモリ２ａとシステム・バス３への接続ユニット２ｂを
備えている。

【０００７】上記課題を解決するため、本発明の請求項
１の発明は、図１に示す、少なくともメイン・メモリ１
ａと、中央処理ユニット１ｂと、システム・バス３への
接続ユニット１ｃとを具備する複数の処理モジュール１
−１，…，１−ｍと、少なくとも共有メモリ・ユニット
２ａと、上記システム・バス３への接続ユニット２ｂと
を具備する共有メモリ・モジュール２−１，…，２−ｎ
とを備えた計算機システムにおける共有メモリの排他制
御方法において、処理モジュール１−１，…，１−ｍが
他の処理モジュールのアクセスを禁止した上で共有メモ
リ・モジュール２−１，…，２−ｎにアクセスする排他
アクセスを実行する際、共有メモリ・モジュール２−
１，…，２−ｎがアクセス元の処理モジュール１−１，
…，１−ｍへの処理結果の通知に失敗した場合に、共有
メモリ・モジュール２−１，…，２−ｎの接続ユニット
２ｂが、他の処理モジュールからのアクセスを禁止した
状態で、上記処理モジュールへの処理結果の通知を再試
行するようにしたものである。

【０００８】本発明の請求項２の発明においては、請求
項１の発明において、排他アクセス実行時における、処
理結果の通知の再試行の発生を、アクセス元の処理モジ
ュールに通知できるようにしたものである。

【０００９】

【作用】図１において、処理モジュール１−１ないし１
−ｍが、他の処理モジュールのアクセスを禁止した上で
共有メモリ・モジュール２−１，…，２−ｎにアクセス
する排他アクセスを実行すると、共有メモリ・モジュー
ル２−１ないし２−ｎは処理結果をアクセス元の処理モ
ジュールに通知する。

【００１０】ここで、システム・バス３の間欠障害など
により、アクセス元の処理モジュールへの処理結果の通
知に失敗すると、共有メモリ・モジュール２−１ないし
２−ｎは、他の処理モジュールからのアクセスを禁止し
た状態のまま、処理結果の通知を再試行する。本発明の
請求項１の発明は、上記のように、アクセス元の処理モ
ジュールへの処理結果の通知に失敗した場合、共有メモ
リ・モジュール２−１ないし２−ｎが、他の処理モジュ
ールからのアクセスを禁止した状態のまま、処理結果の
通知を再試行するので、システム・バスの間欠障害など
により、処理結果の通知が失敗する確率を減少させるこ
とができ、共有メモリへの排他書き込みの信頼性を向上
させることができる。

【００１１】本発明の請求項２の発明においては、請求
項１の発明において、排他アクセス実行時における処理
結果の通知の再試行の発生を、アクセス元の処理モジュ
ールに通知できるようにしたので、処理モジュール１−
１ないし１−ｍは再試行の発生を監視することができ、
システム・バス３のハードウェアの障害等により定常的
にステータス転送の再試行が行われシステム・バスの使
用効率が低下することを避けることができる。

【００１２】

【実施例】図２は本実施例の共有メモリ・モジュールの
構成を示すブロック図であり、同図において、２１は共
有メモリ・ユニット、２２はバス・コントローラ、２２
ａはメモリの入出力を制御するメモリ制御部、２２ｂは
コマンド、アドレス、データ等を格納する内部バッフ
ァ、２２ｃはバス制御部、２２ｄは処理結果の通知動作
の再試行の実行状態を記憶し処理モジュールへ再試行の
状態を送出するＳＳＭエクスクルーシブ・ストア・ログ
（以下、ＳＥＳＬＧと略記する）、２３はシステム・バ
スである。

【００１３】図３は図２に示したバス制御部の構成を示
すブロック図であり、同図において、２２ａはメモリ制
御部、２３はシステム・バス、２２１ａは同期化回路、
２２１ｂは内部バッファに設けられたＬＯＣ命令用のバ
ッフアの状態を保持し、ステータス転送が失敗したとき
に再転送を行う内部バッファ制御部である。内部バッフ
ァ制御部２２１ｂには、メモリ制御部２２ａから同期化
回路２２１ａを介して、処理完了通知LOC CMP が入力
され、また、後述するレシーバ・コントローラ２２１ｃ
から、ＬＯＣ命令の格納完了の通知SET LOC BF、お
よび、読み込み信号READが入力され、後述するトランス
ミッター２２１ｄから、ステータス転送の完了通知SET
LOC CMP 、および、ステータス転送の再試行の指示
SET LOC RWT が入力され、さらに、図示しないイン
ターバル・タイマから、再試行間隔に達したことを示す
信号RCNT FULLが入力される。

【００１４】また、内部バッファ制御部２２１ｂは、メ
モリ制御部２２ａに同期化回路２２１ａを介して、内蔵
ＲＡＭに格納されたコマンドの処理要求LOC REQ を出
力し、また、レシーバ・コントローラ２２１ｃにＬＯＣ
命令を待機中である（バッフアに空きがある）ことを示
す信号LOC EMP を出力し、さらに、トランスミッター
２２１ｄに、ＬＯＣ命令のリードを示す信号LOC REA
D、および、処理モジュールに対するステータス転送を
要求する信号LOC SND を出力する。

【００１５】２２１ｃは後述するトックス・バス２２１
ｅがシステム・バス２３より取り込んだデータを受け取
り、データの受信処理を行うレシーブ・コントローラで
ある。レシーブ・コントローラ２２１ｃには、上記した
ように、内部バッファ制御部２２１ｂから、LOC EMP
信号が入力され、また、後述するトックス・バス２２１
ｅから、システム・バス上のデータが自ユニット宛であ
ることを示す信号BGRS FF、および、システム・バスのＬ
ＯＣ信号をフリップフロップで同期化した信号、すなわ
ち、システム・バス上のコマンドが排他制御命令である
ことを示す信号LOC FFが入力される。

【００１６】また、レシーブ・コントローラ２２１ｃは
トックス・バス２２１ｅにRLN （コマンドの受信状態を
応答する信号）に応答する信号RLNX LOADを出力する。
２２１ｄは送信回路全体の制御を行い、バッファの状態
がステータス転送状態に遷移することにより動作を開始
するトランスミッターである。トランスミッター２２１
ｄには、上記したように内部バッファ制御部２２１ｂか
ら、LOC READ信号、および、LOC SND 信号が入力さ
れ、また、トックス・バス２２１ｅから、バス使用権が
BRQH（システム・バスの使用権の要求信号）の出力後、
一定時間内にあたえられなかったことを示す信号MISBG
、ＬＯＣ命令であることを示す信号LOC 、RLN 信号に
パリティエラーを検出したことを示す信号RNLPE 、およ
び、RLN 信号にデータの異常を検出したことを示す信号
RNLPERが入力され、さらに、後述するＲＡＭコントロー
ラ２２１ｆから、トランスミッター２２１ｄが使用する
データの内蔵ＲＡＭ２２１ｇにおけるアドレスを示す信
号DPNTが入力される。

【００１７】また、トランスミッター２２１ｄは、上記
したように内部バッファ制御部２２１ｂに、SET LOC
CMP 信号、および、SET LOC RWT 信号を出力し、
また、トックス・バス２２１ｅに、バス・ハンドラへの
バス・リクエストの出力要求SET BRQH、送信データ用
バッファへセットするデータの選択信号SEL SDB DAT
A、タグ・バス（アドレス、データ、コマンドの識別信
号を送出するバス）に出力するデータSTB LOAD、およ
び、ＲＬＮバッファへのロードを許可する信号LOAD RL
NRを出力し、さらに、ＲＡＭコントローラ２２１ｆに、
アドレス信号DPNTの歩進指示INCR DPNTを出力する。

【００１８】２２１ｅはシステム・バス上のデータを取
り込み、トランスミッター２２１ｄから受け取ったデー
タをシステム・バス上に出力するバッフアとして機能す
るとともに、システム・バス上のRLN 信号と、BGRM信号
を監視し、ステータス転送時の異常を検出するトックス
・バスである。トックス・バス２２１ｅには、上記した
ように、レシーバ・コントローラ２２１ｃから、RLN 信
号に応答する信号RLNX LOADが入力され、また、システ
ム・バス２３から、システム・バスの使用権が与えられ
たことを示す信号BGRM、バス・スレーブに選択されたこ
とを示す信号BGRS、および、LOC 信号が入力され、内蔵
ＲＡＭ２２１ｇから、内蔵ＲＡＭ２２１ｇからの読み出
しデータRAMDO が入力され、さらに、トランスミッター
２２１ｄから、SET BRQH、SEL SDB DATA、STB
LOAD、および、LOAD RLNR信号が入力される。

【００１９】また、トックス・バス２２１ｅは、システ
ム・バス２３にシステム・バスの使用権の要求信号BRQH
を出力し、また、トランスミッター２２１ｄに、MISBG
、LOC 、RNLPE 、および、RNLPER信号を出力し、レシ
ーバ・コントローラ２２１ｃに、BGRS FF、および、LO
C FF信号を出力し、さらに、内蔵ＲＡＭ２２１ｇに、
内蔵ＲＡＭ２２１ｇへの書き込みデータSDBRを出力す
る。また、SDB 、STB 、および、RLN 信号をシステム・
バス２３と送受する。

【００２０】２２１ｆはトランスミッター２２１ｄから
の指示で、トックス・バス２２１ｅがシステム・バスか
ら取り込んだデータを内蔵ＲＡＭ２２１ｇに格納するＲ
ＡＭコントローラである。ＲＡＭコントローラ２２１ｆ
には、トランスミッター２２１ｄから、INCR DPNT信号
が入力され、また、ＲＡＭコントローラ２２１ｆは、ト
ランスミッター２２１ｄに、DPNT信号を出力し、さら
に、内蔵ＲＡＭ２２１ｇに、アドレス信号RAMA、ライト
・イネーブルWE、および、リード・イネーブルREを出力
する。

【００２１】２２１ｇは内蔵ＲＡＭであり、内蔵ＲＡＭ
２２１ｇには、メモリ制御部２２ａおよびＲＡＭコント
ローラ２２１ｆから、アドレス信号RAMA、WE、RE、およ
び、SDBR信号が入力され、また、内蔵ＲＡＭ２２１ｇは
トックス・バス２２１ｅに、RAMDO を出力する。図４は
本実施例における内部バッファ制御部２２１ｂの遷移状
態を示す状態遷移図であり、同図を参照しながら本実施
例の動作を説明する。

【００２２】内部バッファに設けられたＬＯＣ命令用の
バッファは電源投入時、リセットされ（図４の(1) ：パ
ワー・オン・リセット）、内部バッファ制御部２２１ｂ
は最初、ＬＯＣ命令用のバッファが空いていることを示
すＥＭＰ状態

〔００００〕となっている。ここで、シス
テム・バスよりコマンドが入力され、レシーバ・コント
ローラ２２１ｃが、排他制御命令であることを示す信号
LOC FFを受信すると、内部バッフアに空きがある場合
に（内部バッファ制御部２２１ｂより LOC EMP を受信
している状態）、コマンドを受け付け、コマンド、アド
レス、データを内蔵ＲＡＭ２２１ｇに格納し、内部バッ
ファ制御部２２１ｂにコマンド、アドレス、データの格
納完了通知SET LOC BFを出力する。

【００２３】内部バッファ制御部２２１ｂが、レシーバ
・コントローラ２２１ｃから内蔵ＲＡＭ２２１ｇへのコ
マンド、アドレス、データの格納完了通知SET LOC
BFを受け取ると（図４の(2) ）、内部バッファ制御部２
２１ｂの状態はＬＯＣ命令用バッファにコマンドが格納
されたことを示すＢＦ状態〔１００１〕に遷移する。こ
れにより、内部バッファ制御部２２１ｂは同期化回路２
２１ａを介してメモリ制御部２２ａに対して、内蔵ＲＡ
Ｍ２２１ｇに格納されたコマンドの処理を要求し、待機
する。

【００２４】メモリ制御部２２ａが内蔵ＲＡＭ２２１ｇ
に格納されたコマンドの処理を完了し、同期化回路２２
１ａを介して処理完了を示す信号 LOC CMP を出力する
と（図４の(3) ）、内部バッファ制御部２２１ｂは、Ｌ
ＯＣ命令用バッファのコマンド処理を完了し、ステータ
スが内蔵ＲＡＭ２２１ｇに格納されていることを示すＳ
ＮＤ１〔００１０〕状態に遷移する。これにより、内部
バッファ制御部２２１ｂはトランスミッター２２１ｄに
対して、処理モジュールに対するステータス転送を要求
する信号 LOC SND を出力する。

【００２５】トランスミッター２２１ｄはステータス転
送を要求する信号 LOC SND を受けると、レシーバ・コ
ントローラ２２１ｃが動作中でなければ、内蔵ＲＡＭ２
２１ｇからステータスを読み出し、トックス・バス２２
１ｅに渡す。ここで、ステータス転送が正常に行われる
と、トランスミッター２２１ｄは内部バッファ制御部２
２１ｂにステータス転送の完了通知 SET LOC CMP を
出力する。

【００２６】内部バッファ制御部２２１ｂがステータス
転送の完了通知 SET LOC CMP を受け取ると（図４の
(4) ）、内部バッファ２２１ｂの状態は、ステータス転
送状態を示すＣＭＰ状態〔００１１〕を経て、無条件で
ＥＭＰ状態

〔００００〕に戻り、次の要求があるまで待
機する。また、トックス・バス２２１ｅは、システム・
バス上のRLN 信号と、BGRM信号を監視しており、ステー
タス転送時の異常を検出する。

【００２７】トックス・バス２２１ｅがステータス転送
時に異常を検出すると、MISBG （バス使用権がバス・リ
クエストＢＲＱＨの出力後、一定時間内に与えられない
ことを示す信号）、RNLPE （RLN 信号のパリティ・エラ
ーを検出したことを示す信号）、あるいは、RLNER （RL
N 信号にデータの異常を検出したことを示す信号）をト
ランスミッター２２１ｄに出力し、トランスミッター２
２１ｄは内部バッファ制御部２２１ｂにステータス転送
の再試行を指示する信号 SET LOC RWT を出力すると
ともに、異常発生時の情報を内蔵ＲＡＭ２２１ｇに格納
する。

【００２８】内部バッファ制御部２２１ｂがステータス
転送の再試行を指示する信号SET LOC RWT を受信する
と（図４の(5) ）、内部バッファ制御部２２１ｂの状態
はＲＷＴ１状態〔０１００〕に遷移し、図示しないイン
ターバル・タイマから入力される指示RCNT FULLがある
まで待機する。インターバル・タイマからの指示RCNT
FULLが内部バッファ制御部２２１ｂに入力されると（図
４の(6) ）、内部バッファ制御部２２１ｂの状態はＳＮ
Ｄ２状態〔０１０１〕に遷移し、ステータス転送の再試
行を行う。

【００２９】そして、内部バッファ制御部２２１ｂがト
ランスミッター２２１ｄからステータス転送の完了通知
SET LOC CMP を受け取ると（図４の(8) ）、内部バ
ッファ２２１ｂの状態は、前記したように、ステータス
転送状態を示すＣＭＰ状態〔００１１〕を経て、無条件
で、ＥＭＰ状態

〔００００〕に戻り、次の要求があるま
で待機する。

【００３０】ここで、ステータス転送の再試行時に異常
が検出され、再び、トランスミッター２２１ｄが内部バ
ッファ制御部２２１ｂに、ステータス転送の再試行を指
示する信号 SET LOC RWT を出力すると（図４の(7)
）、内部バッファ制御部２２１ｂの状態はＲＷＴ２状
態〔０１１０〕に遷移し、図示しないインターバル・タ
イマから入力される指示RCNT FULLがあるまで待機す
る。

【００３１】インターバル・タイマからの指示RCNT FU
LLが内部バッファ制御部２２１ｂに入力されると（図４
の(9) ）、内部バッファ制御部２２１ｂの状態はＳＮＤ
３状態〔０１１１〕に遷移し、ステータス転送の再試行
を行う。そして、内部バッファ制御部２２１ｂがトラン
スミッター２２１ｄからステータス転送の完了通知 SET
LOC CMP を受け取るか、または、ステータス転送の
再試行SET LOC RWT を指示されると（図４の(1
0)）、内部バッファ２２１ｂの状態は、前記したよう
に、ステータス転送状態を示すＣＭＰ状態〔００１１〕
を経て、無条件でＥＭＰ状態

〔００００〕に戻り、次の
要求があるまで待機する。

【００３２】一方、図２に示すＳＥＳＬＧ２２ｄは、ス
テータス転送の再試行状態を記録しており、送信元の処
理モジュールから読み出し信号がくると、ステータスの
再試行状態を送信元の処理モジュールに送る。図５は上
記ＳＥＳＬＧの回路構成を示す図であり、同図におい
て、４１はステータス転送の再試行状態を記録する際
に、送信元の処理モジュールから送られる送信元のＩＤ
信号（SID ）をデコードするデコーダ、４１−０ないし
４１−１５はデコーダ４１の出力とステータス転送の再
試行を指示する信号 SET LOC RWT の論理積を求める
アンドゲート、４２−０ないし４２−１５はステータス
転送の再試行状態を記録するフリップフロップ、４３は
マルチ・プレクサ、４４はゲート、４５はラッチ、４６
はメモリ側の制御部である。

【００３３】また、４７は再試行状態を読み出す際に処
理モジュールから送られるＩＤ信号SESLG SID をデコ
ードするデコーダ、４８−０ないし４８−１５は、デコ
ーダ４７の出力と、再試行状態を読み出す際に出力を発
生するアンドゲート４９ｂとの論理積を求め、その出力
によりフリップフロップ４２−０ないし４２−１５をリ
セットするアンドゲート、４９ａはフリップフロップ４
２−０ないし４２−１５から再試行の状態を読みだす際
に入力される読み出し信号READ SESLG の否定と、その
遅延信号READ SESLG DLY の論理和を求めるオアゲー
ト、４９ｂは上記読み出し信号READ SESLG の否定とそ
の遅延信号READ SESLG DLY の論理積を求めるアンド
ゲートである。

【００３４】同図において、デコーダ４１は発信元の処
理モジュールのＩＤ信号をデコードし、アンドゲート４
１−０ないし４１−１５の内、発信元の処理モジュール
に対応したアンドゲートが開く。ここで、ステータス転
送の再試行を指示する信号 SET LOC RWT が入力され
ると、上記アンドゲートを介して、フリップフロップ４
２−０ないし４２−１５の内、発信元に対応したフリッ
プフロップがセットされ、ステータス転送の再試行が記
憶される。

【００３５】ついで、再試行状態を読み出すため、要求
元の処理モジュールのＩＤ信号 SESLG SID がデコーダ
４７に入力されると、デコーダ４７は上記ＩＤ信号をデ
コードし、アンドゲート４８−０ないし４８−１５の
内、該当するアンドゲートが開くとともに、マルチプレ
クサ４３を切り替え、マルチプレクサ４３はデコード結
果に対応したフリップフロップの出力を選択する。

【００３６】ここで、読み出し信号READ SESLG がオア
ゲート４９ａに入力され、続いて、上記読み出し信号RE
AD SESLG より若干遅延した遅延信号READ SESLG DL
Y が入力されると、オアゲート４９ａは読み出し信号RE
AD SESLG が入力されてから、遅延信号READ SESLG
DLY が入力されるまでの期間出力を発生する。オアゲー
ト４９ａが出力を発生すると、ゲート４４が開き、フリ
ップフロップ４２−０ないし４２−１５に記憶されたス
テータスの再試行状態はマルチプレクサ４３、ゲート４
４を介してラッチ４５に与えられ記憶される。

【００３７】ラッチ４５に記憶された再試行状態はメモ
リ側の制御回路４６を介して、要求元の処理モジュール
に送信される。一方、遅延信号READ SESLG DLY が入
力されると、アンドゲート４９ｂは、読み出し信号READ
SESLG がオフになるまでの期間、出力を発生する。ア
ンドゲート４９ｂの出力は、アンドゲート４８−０ない
し４８−１５の内、デコーダ４７の出力により開状態と
なっているアンドゲートを介してフリップフロップ４２
−０ないし４２−１５に与えられ、再試行状態が読み出
されたフリップフロップをリセットする。

【００３８】以上のように、ステータス転送の再試行状
態はＳＥＳＬＧに記憶され、処理モジュールは、ソフト
ウェアにより定期的にＳＥＳＬＧの記憶内容を読み出し
てステータスの再試行の状態を監視することができるの
で、システム・バス部のハードウェアの障害等により定
常的にステータス転送の再試行が行われ、システム・バ
スの使用効率が低下することを避けることができる。

【００３９】図６ないし図８は本実施例の処理を示すフ
ローチャートであり、図６のステップＳ１で、メモリ制
御部２２ａに対して内部バッファ制御部２２１ｂがバッ
フアに格納されたコマンド、アドレス、データの処理要
求を行うと、ステップＳ２において、バッファの処理が
完了したか否かを判別し、ステップＳ３において、トラ
ンスミッター２２１ｄに対してステータスの転送要求を
行う。

【００４０】ついで、ステップＳ４において、ステータ
ス転送が終了したか否かを判別し、終了していなけれ
ば、ステップＳ３に戻る。ステータスの転送が終了する
と、ステップＳ５において、正常終了したか否かを判別
し、正常終了していれば、終了する。ステップＳ５にお
いて、正常終了していないと判別された場合には、図７
のステップＳ６に行き、インターバル・タイマの値を進
め、ステップＳ７において、インターバル・タイマ値が
再試行間隔に達したか否かを判別し、インターバル・タ
イマ値が再試行間隔に達したと判断された場合には、ス
テップＳ８に行き、トランスミッター２２１ｄに対して
ステータスの転送要求を行う。

【００４１】ステップＳ９において、ステータス転送が
終了したか否かを判別し、終了していなければ、ステッ
プＳ８に戻る。ステータスの転送が終了すると、ステッ
プＳ１０において、正常終了したか否かを判別し、正常
終了していれば、終了する。また、ステップＳ１０にお
いて、正常終了していないと判別された場合には、図８
のステップＳ１１に行き、インターバル・タイマの値を
進め、ステップＳ１２において、インターバル・タイマ
値が再試行間隔に達したか否かを判別し、インターバル
・タイマ値が再試行間隔に達したしたと判断された場合
には、ステップＳ１３に行き、トランスミッター２２１
ｄに対してステータスの転送要求を行う。

【００４２】そして、ステップＳ１４において、ステー
タスの転送が正常に行われるか、あるいは、ステータス
転送の再試行が要求され、ステータス転送動作が終了す
ると、処理を終了する。図９は従来のシステムにおける
遷移状態を示す図であり、また、図１０は従来のシステ
ムにおけるフローチャートである。

【００４３】従来においては、図９に示すように、内部
バッファ制御部２２１ｂの状態は、ＥＭＰ状態〔０００
０〕から、コマンド、アドレス、データの格納完了通知
SET LOC BFを受け取って（図９の(2) ）、ＢＦ状態
〔１００１〕に遷移し、さらに、処理完了を示す信号 L
OC CMP を受け取って（図９の(3) ）、ＳＮＤ１〔００
１０〕状態に遷移し処理モジュールに対するステータス
転送を要求する。

【００４４】そして、内部バッファ制御部２２１ｂがス
テータス転送の完了通知 SET LOC CMP を受け取った場
合、または、ステータス転送に失敗した場合であって
も、内部バッファ２２１ｂの状態は、ステータス転送状
態を示すＣＭＰ状態〔００１１〕を経て、無条件でＥＭ
Ｐ状態

〔００００〕に戻り、次の要求があるまで待機す
る。

【００４５】また、図１０のフローチャートにおいて、
ステップＴ１において、メモリ制御部２２ａに対してバ
ッファの処理要求を行い、ステップＴ２において、バッ
ファの処理が完了したか否かを判別し、処理が完了して
いない場合には、ステップＴ１に戻る。また、処理が完
了した場合には、ステップＴ３において、トランスミッ
ター２２１ｄに対してステータスの転送要求を行い、ス
テップＴ４において、ステータスの転送動作が終了する
と処理を終了する。

【００４６】上記のように、従来においては、間欠障害
などにより、ステータスの転送が失敗した場合でも、内
部バッファ制御部２２１ｂは初期状態であるＥＭＰ状態
に遷移し、他の処理モジュールからのアクセスを受け付
けていたため、前記したように、共有メモリへの書き込
みが失敗した場合には、その影響が大きかった。本実施
例においては、ステータスの転送失敗時、２回だけステ
ータスの転送を再試行し、また、再試行中は他の処理モ
ジュールからのアクセスを禁止状態としているので、バ
スの間欠障害によるステータス転送が失敗する確率を減
少させることができ、共有メモリへの排他書き込みの信
頼性を向上させることができる。

【００４７】なお、上記実施例においては、ステータス
転送失敗時の再試行回数を２回としているが、本発明に
おける再試行回数は上記回数に限定されるものではな
く、その他の回数とすることもできる。

【００４８】

【発明の効果】以上説明したことから明らかなように、
本発明においては、処理モジュールが他の処理モジュー
ルのアクセスを禁止した上で共有メモリ・モジュールに
アクセスする排他アクセスを実行する際、共有メモリ・
モジュールがアクセス元の処理モジュールへの処理結果
の通知に失敗した場合に、共有メモリ・モジュールの接
続ユニットが、他の処理モジュールからのアクセスを禁
止した状態で、上記処理モジュールへの処理結果の通知
を再試行するようにしたので、システム・バスの間欠障
害などに起因する処理結果の通知が失敗する確率を減少
させることができ、共有メモリの排他書き込みの信頼性
を向上させることができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本実施例の共有メモリ・モジュールの構成を示
すブロック図である。

【図３】本実施例のバス制御部の構成を示すブロック図
である。

【図４】本実施例における内部バッファ制御部の状態遷
移図である。

【図５】ＳＳバス・エラー・ステータス・ログの回路構
成を示す図である。

【図６】本実施例の処理を示すフローチャートである。

【図７】本実施例の処理を示すフローチャート（続き）
である。

【図８】本実施例の処理を示すフローチャート（続き）
である。

【図９】従来のシステムにおける状態遷移図である。

【図１０】従来のシステムにおけるフローチャートであ
る。

【図１１】本発明の前提となる計算機システムの構成を
示す図である。

【符号の説明】

１−１，…，１−ｍ処理モジュール１ａメイン・メモリ１ｂ中央処理ユニット３，２３システム・バス１ｃ，２ｂ接続ユニット２−１，…，２−ｎ共有メモリ・モジ
ュール２ａ共有メモリ２１共有メモリ・ユニ
ット２２バス・コントロー
ラ２２ａメモリ制御部２２ｂ内部バッファ２２ｃバス制御部２２ｄＳＳバス・エラー
・ステータス・ログ２２１ａ同期化回路２２１ｂ内部バッファ制御
部２２１ｃレシーブ・コント
ローラ２２１ｄトランスミッター２２１ｅトックス・バス２２１ｆＲＡＭコントロー
ラ２２１ｇ内蔵ＲＡＭ４１，４７デコーダ４１−１，…，４１−１５アンドゲート４２−１，…，４２−１５フリップフロップ４３マルチ・プレクサ４４ゲート４５ラッチ４６メモリ制御部４８−１，…，４８−１５，４９ｂアンドゲート４９ａオアゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者高橋肇神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくともメイン・メモリ(1a)と、中央
処理ユニット(1b)と、システム・バス(3) への接続ユニ
ット(1c)とを具備する複数の処理モジュール(1-1, …，
1-m)と、少なくとも共有メモリ・ユニット(2a)と、上記システム
・バス(3) への接続ユニット(2b)とを具備する共有メモ
リ・モジュール(2-1, …,2-n) とを備えた計算機システ
ムにおける共有メモリの排他制御方法において、処理モジュール(1-1, …，1-m)が他の処理モジュールの
アクセスを禁止した上で共有メモリ・モジュール(2-1,
…,2-n) にアクセスする排他アクセスを実行する際、共有メモリ・モジュール(2-1, …,2-n) がアクセス元の
処理モジュール(1-1,…，1-m)への処理結果の通知に失
敗した場合に、共有メモリ・モジュール(2-1,…,2-n)
の接続ユニット(2b)が、他の処理モジュールからのアク
セスを禁止した状態で、上記処理モジュールへの処理結
果の通知を再試行することを特徴とする共有メモリの排
他制御方法。
【請求項２】排他アクセス実行時における、処理結果
の通知の再試行の発生を、アクセス元の処理モジュール
に通知できるようにしたことを特徴とする請求項１の共
有メモリの排他制御方法。