JPH06251509A - デジタル信号検出回路 - Google Patents
デジタル信号検出回路Info
- Publication number
- JPH06251509A JPH06251509A JP3341593A JP3341593A JPH06251509A JP H06251509 A JPH06251509 A JP H06251509A JP 3341593 A JP3341593 A JP 3341593A JP 3341593 A JP3341593 A JP 3341593A JP H06251509 A JPH06251509 A JP H06251509A
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- Japan
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Abstract
(57)【要約】
【目的】 ビタビ復号回路のゲート数を減少する。
【構成】 ビタビ復号回路の加減算回路１５の前段に遅
延回路１１および比較器１２を設け、入力信号ｘ（ｎ）
と遅延信号ｘ（ｎ−１）の大小比較を行ない、ＡＣＳ回
路において比較器１２の出力を基に複数のパスの尤度の
大小判断を行なう。
延回路１１および比較器１２を設け、入力信号ｘ（ｎ）
と遅延信号ｘ（ｎ−１）の大小比較を行ない、ＡＣＳ回
路において比較器１２の出力を基に複数のパスの尤度の
大小判断を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、たとえばデジタルビデ
オテープレコーダのようなデジタル磁気再生装置に使用
されるデジタル信号検出回路、特にビタビ復号回路の改
良に関するものである。
オテープレコーダのようなデジタル磁気再生装置に使用
されるデジタル信号検出回路、特にビタビ復号回路の改
良に関するものである。
【０００２】
【従来の技術】従来より、磁気テープ等の媒体にデジタ
ル信号を記録，再生する各種装置が開発されている。こ
れらの装置において、磁気ヘッドの微分特性等、記録，
再生系における周波数特性に対処し良好なＣＮ比を得る
ための、パーシャルレスポンス（ＰＲ）や波形等化のよ
うな各種要素技術が知られている。
ル信号を記録，再生する各種装置が開発されている。こ
れらの装置において、磁気ヘッドの微分特性等、記録，
再生系における周波数特性に対処し良好なＣＮ比を得る
ための、パーシャルレスポンス（ＰＲ）や波形等化のよ
うな各種要素技術が知られている。
【０００３】図２は、一例としてＰＲ（１，−１）によ
る磁気記録，再生系の簡略化したブロック図である。
る磁気記録，再生系の簡略化したブロック図である。
【０００４】デジタル信号は、まず（１−Ｄ）-1ｍｏｄ
２なる特性を持つプリコーダ２１に入力される。ｍｏｄ
２は２を法とする演算を示す。Ｄはビット周期に相当す
る遅延を表す。プリコーダ２１によって変換された２値
信号は、記録ヘッド２２を介して磁気テープ等の磁性媒
体２３に記録される。
２なる特性を持つプリコーダ２１に入力される。ｍｏｄ
２は２を法とする演算を示す。Ｄはビット周期に相当す
る遅延を表す。プリコーダ２１によって変換された２値
信号は、記録ヘッド２２を介して磁気テープ等の磁性媒
体２３に記録される。
【０００５】再生側では、記録されたデジタル情報は、
再生ヘッド２４を介して読取られる。再生系は、微分特
性（近似的に１−Ｄで表わされる）や高域遮断特性を有
している。高域特性は、後段の等化器２５により補償さ
れる。この等化器２５によって成形された信号をｘ
（ｎ）とする。ただし、ｎは離散化された時間を表す変
数である。この信号ｘ（ｎ）は、検出回路２６に入力さ
れる。
再生ヘッド２４を介して読取られる。再生系は、微分特
性（近似的に１−Ｄで表わされる）や高域遮断特性を有
している。高域特性は、後段の等化器２５により補償さ
れる。この等化器２５によって成形された信号をｘ
（ｎ）とする。ただし、ｎは離散化された時間を表す変
数である。この信号ｘ（ｎ）は、検出回路２６に入力さ
れる。
【０００６】単純にビットごとに検出するアルゴリズム
では、正のスレッショルド＋Ｔ以上の信号を＋１、負の
スレッショルド−Ｔ以下の信号を−１、それ以外を０と
見なす３値検出を行なう（回路図は省略する）。もし検
出誤りがなければ、この３値の絶対値は、プリコーダに
かける前のデジタル２値信号に一致する。
では、正のスレッショルド＋Ｔ以上の信号を＋１、負の
スレッショルド−Ｔ以下の信号を−１、それ以外を０と
見なす３値検出を行なう（回路図は省略する）。もし検
出誤りがなければ、この３値の絶対値は、プリコーダに
かける前のデジタル２値信号に一致する。
【０００７】このように、再生ヘッド２４は、１−Ｄな
る畳み込み符号の符号器として働く。磁気媒体２３に書
込まれた２値情報は、微分されて−１，０，＋１の３値
信号になる。この３値信号は、０個または１個以上の０
を挟んで＋１が連続したり、同じく０を挟んで−１が連
続したりすることはないという自己相関を有している。
そこで、上記のような単純な信号検出回路の代わりに、
畳み込み符号の自己相関を有効に利用したビタビ復号回
路を用いて検出器を構成することが試みられている。
る畳み込み符号の符号器として働く。磁気媒体２３に書
込まれた２値情報は、微分されて−１，０，＋１の３値
信号になる。この３値信号は、０個または１個以上の０
を挟んで＋１が連続したり、同じく０を挟んで−１が連
続したりすることはないという自己相関を有している。
そこで、上記のような単純な信号検出回路の代わりに、
畳み込み符号の自己相関を有効に利用したビタビ復号回
路を用いて検出器を構成することが試みられている。
【０００８】ビタビ復号は、既に実用化されている公知
の技術（たとえば、H.Kobayashi “Application of Pro
babilistic Decoding to Maguetic Recording Systems
”IBM Journal Res.Develop.January 1971）なので、
ここでは、原理に関する詳細な説明は省略する。
の技術（たとえば、H.Kobayashi “Application of Pro
babilistic Decoding to Maguetic Recording Systems
”IBM Journal Res.Develop.January 1971）なので、
ここでは、原理に関する詳細な説明は省略する。
【０００９】図３はビタビ復号回路のブロック図であ
る。再生出力ｘ（ｎ）は、まず、２つの加算器３５およ
び３５−１に供給され、そこで正負２つのスレッショル
ド±Ｔがそれぞれに加算される。加算器３５および３５
−１の出力は、それぞれ２つの比較器３６および３６−
１に入力され、記憶回路３９からのノイズの発生確率
（尤度）を表すメトリックｍ（ｎ）と比較され３値検出
される。３値検出結果は２つに分けられ、選択回路３７
およびパスメモリ３８に出力される。
る。再生出力ｘ（ｎ）は、まず、２つの加算器３５およ
び３５−１に供給され、そこで正負２つのスレッショル
ド±Ｔがそれぞれに加算される。加算器３５および３５
−１の出力は、それぞれ２つの比較器３６および３６−
１に入力され、記憶回路３９からのノイズの発生確率
（尤度）を表すメトリックｍ（ｎ）と比較され３値検出
される。３値検出結果は２つに分けられ、選択回路３７
およびパスメモリ３８に出力される。
【００１０】選択回路３７では、メトリックｍ（ｎ）
は、３値出力の値に応じて以下の表のように更新され、
フリップフロップ等の記憶回路３９に送られ、１クロッ
ク後に２つの比較器３６および３６−１にフィードバッ
クされる。この動作を下記の表に示す。
は、３値出力の値に応じて以下の表のように更新され、
フリップフロップ等の記憶回路３９に送られ、１クロッ
ク後に２つの比較器３６および３６−１にフィードバッ
クされる。この動作を下記の表に示す。
【００１１】
【表１】
【００１２】パスメモリ３８は、シフトレジスタやＲＡ
Ｍ等により構成され、比較器３６の出力を一時的に保持
するとともに、尤度の低い（復号誤りの可能性の高い）
パスを捨てる動作を行なう。その結果メトリック最小の
パスが求められると、復号結果として出力される。
Ｍ等により構成され、比較器３６の出力を一時的に保持
するとともに、尤度の低い（復号誤りの可能性の高い）
パスを捨てる動作を行なう。その結果メトリック最小の
パスが求められると、復号結果として出力される。
【００１３】前述の加算器，比較器，選択回路等をまと
めてＡＣＳ（add-compare-select）回路と呼ぶ。
めてＡＣＳ（add-compare-select）回路と呼ぶ。
【００１４】
【発明が解決しようとする課題】前述の従来のビタビ復
号回路は、ビットごとに信号検出を行なう回路と比較す
ると、規模が大きくコストの上昇を招くという問題があ
った。本発明は演算回路のゲート数を削減し、ビタビ復
号回路の性能を落とすことなくコストを下げることを目
的とするものである。
号回路は、ビットごとに信号検出を行なう回路と比較す
ると、規模が大きくコストの上昇を招くという問題があ
った。本発明は演算回路のゲート数を削減し、ビタビ復
号回路の性能を落とすことなくコストを下げることを目
的とするものである。
【００１５】
【課題を解決するための手段】本発明のデジタル信号検
出回路においては、ビタビ復号回路のＡＣＳ回路の前段
に、遅延回路と入力信号の増加，減少を判定する比較器
を設け、比較器の出力を基にＡＣＳ回路において複数の
パスの尤度の大小判断を行ない、尤度の大きいほうのパ
スのメトリックのみを計算するようにした。
出回路においては、ビタビ復号回路のＡＣＳ回路の前段
に、遅延回路と入力信号の増加，減少を判定する比較器
を設け、比較器の出力を基にＡＣＳ回路において複数の
パスの尤度の大小判断を行ない、尤度の大きいほうのパ
スのメトリックのみを計算するようにした。
【００１６】
【作用】ＡＣＳ回路前段で、入力信号および遅延信号の
大小比較を行ない、信号が増加中であるか減少中である
かを判断する。
大小比較を行ない、信号が増加中であるか減少中である
かを判断する。
【００１７】もし、増加中ならば、ｘ（ｎ）は信号波形
の極小ではないので、３値検出出力は−１ではないこと
がわかる。よってｘ（ｎ）＋Ｔは計算する必要がない。
一方、減少中ならば、ｘ（ｎ）は信号波形の極大ではな
いので、３値検出出力は＋１ではないことがわかる。よ
って、ｘ（ｎ）−Ｔは計算する必要はない。
の極小ではないので、３値検出出力は−１ではないこと
がわかる。よってｘ（ｎ）＋Ｔは計算する必要がない。
一方、減少中ならば、ｘ（ｎ）は信号波形の極大ではな
いので、３値検出出力は＋１ではないことがわかる。よ
って、ｘ（ｎ）−Ｔは計算する必要はない。
【００１８】したがって、ｘ（ｎ）＋Ｔおよびｘ（ｎ）
−Ｔを両方とも求める必要はなくなるので、図３の２つ
の加算器３５および３５−１は、１つの加減算回路で置
換えられる。さらに、加算器後段の２つの比較器３６お
よび３６−１も１つにまとめられる。その後段の選択回
路３７も、三者択一タイプではなく、二者択一タイプの
もので間に合うことになる。
−Ｔを両方とも求める必要はなくなるので、図３の２つ
の加算器３５および３５−１は、１つの加減算回路で置
換えられる。さらに、加算器後段の２つの比較器３６お
よび３６−１も１つにまとめられる。その後段の選択回
路３７も、三者択一タイプではなく、二者択一タイプの
もので間に合うことになる。
【００１９】
【実施例】図１は本発明の一実施例のブロック図であ
る。
る。
【００２０】入力端子Ｔには、畳み込み符号の入力信号
ｘ（ｎ）が供給され、これは遅延回路１１，比較器１２
および遅延回路１３に供給される。遅延回路１１の出力
ｘ（ｎ−１）は比較器１２においてｘ（ｎ）と比較さ
れ、その出力は遅延回路１４に供給される。
ｘ（ｎ）が供給され、これは遅延回路１１，比較器１２
および遅延回路１３に供給される。遅延回路１１の出力
ｘ（ｎ−１）は比較器１２においてｘ（ｎ）と比較さ
れ、その出力は遅延回路１４に供給される。
【００２１】遅延回路１３の出力は加減算回路１５に供
給される。遅延回路１４の出力はスレッショルド±Ｔの
符号を選択するために、すなわち加減算回路１５を制御
するために使用される。これはさらにパスメモリ１８お
よび選択回路１７にも供給される。
給される。遅延回路１４の出力はスレッショルド±Ｔの
符号を選択するために、すなわち加減算回路１５を制御
するために使用される。これはさらにパスメモリ１８お
よび選択回路１７にも供給される。
【００２２】加減算回路１５の出力は比較器１６および
選択回路１７に供給される。選択回路１７は比較器１
６，記憶回路１９およびパスメモリ１８に接続されてい
る。
選択回路１７に供給される。選択回路１７は比較器１
６，記憶回路１９およびパスメモリ１８に接続されてい
る。
【００２３】比較器１６は選択回路１７およびパスメモ
リ１８にも接続されている。まず、フリップフロップの
ような遅延回路１１で入力信号ｘ（ｎ）を遅延させ、比
較器１２でｘ（ｎ）とｘ（ｎ−１）との差の符号を求め
る。遅延回路１３および１４は、回路をパイプライン化
する場合必要になるフリップフロップのような遅延素子
であり、省略してもアルゴリズムは変わらない。
リ１８にも接続されている。まず、フリップフロップの
ような遅延回路１１で入力信号ｘ（ｎ）を遅延させ、比
較器１２でｘ（ｎ）とｘ（ｎ−１）との差の符号を求め
る。遅延回路１３および１４は、回路をパイプライン化
する場合必要になるフリップフロップのような遅延素子
であり、省略してもアルゴリズムは変わらない。
【００２４】加減算回路１５は、比較器１２の出力に応
じてｘ（ｎ）＋Ｔまたはｘ（ｎ）−Ｔのいずれかの演算
を行なうものである。比較器１６は、その演算結果と記
憶回路１９からのメトリックとを大小比較する回路であ
る。比較器１２および１６の出力は３値検出結果を表し
ている。
じてｘ（ｎ）＋Ｔまたはｘ（ｎ）−Ｔのいずれかの演算
を行なうものである。比較器１６は、その演算結果と記
憶回路１９からのメトリックとを大小比較する回路であ
る。比較器１２および１６の出力は３値検出結果を表し
ている。
【００２５】３値出力は、選択回路１７およびパスメモ
リ１８に送られる。選択回路１７により更新されたメト
リックは、たとえばフリップフロップによる記憶回路１
９に出力され、次のクロックまで保存される。一方、パ
スメモリ１８の構成は従来と同様である。
リ１８に送られる。選択回路１７により更新されたメト
リックは、たとえばフリップフロップによる記憶回路１
９に出力され、次のクロックまで保存される。一方、パ
スメモリ１８の構成は従来と同様である。
【００２６】以上の動作を下記の表に示す。
【００２７】
【表２】
【００２８】なお、遅延回路１１と遅延回路１３は、常
に同じ情報を格納することになる。図１では、説明のた
めに２つに分けたが、実際には、これらを同じゲートで
構成しても何ら問題はない。
に同じ情報を格納することになる。図１では、説明のた
めに２つに分けたが、実際には、これらを同じゲートで
構成しても何ら問題はない。
【００２９】本発明において、前記比較器１２を含む差
分回路およびＡＣＳ回路は、アナログ回路（差動増幅器
やスイッチトキャパシタ等）で構成しても、デジタル回
路で構成しても構わない。後者を採用した場合、再生ヘ
ッドからの出力をデジタイズするＡＤ変換器が必要にな
る。
分回路およびＡＣＳ回路は、アナログ回路（差動増幅器
やスイッチトキャパシタ等）で構成しても、デジタル回
路で構成しても構わない。後者を採用した場合、再生ヘ
ッドからの出力をデジタイズするＡＤ変換器が必要にな
る。
【００３０】また、前述の実施例では、ｘ（ｎ−１）と
ｘ（ｎ）とを比較器１２で比較し、ｘ（ｎ）を加減算回
路１５に供給する例を示したが、ｘ（ｎ＋１）とｘ
（ｎ）とを比較し、ｘ（ｎ）を加減算回路１５に供給す
る構成にしても構わない。
ｘ（ｎ）とを比較器１２で比較し、ｘ（ｎ）を加減算回
路１５に供給する例を示したが、ｘ（ｎ＋１）とｘ
（ｎ）とを比較し、ｘ（ｎ）を加減算回路１５に供給す
る構成にしても構わない。
【００３１】以上ＰＲ（１，−１）の場合について説明
したが、本発明は、その他のパーシャルレスポンス系
（ＮＲＺを含む）においても適用できることは明らかで
ある。たとえば、ＰＲ（１，０，−１）を採用している
システムでは、前述の差分回路で、ｘ（ｎ）とｘ（ｎ−
１）とを比較する代わりに、ｘ（ｎ）とｘ（ｎ−２）と
を比較すればよい。また、ＰＲ（１，０，−１）は、偶
数列と奇数列の２つのＰＲ（１，−１）の合成であるか
ら、入力信号ｘ（ｎ）を偶数列ｘ（２ｋ）と奇数列ｘ
（２ｋ−１）とに分けて、ＰＲ（１，−１）検出を行な
ってもよい（ｋは整数）。
したが、本発明は、その他のパーシャルレスポンス系
（ＮＲＺを含む）においても適用できることは明らかで
ある。たとえば、ＰＲ（１，０，−１）を採用している
システムでは、前述の差分回路で、ｘ（ｎ）とｘ（ｎ−
１）とを比較する代わりに、ｘ（ｎ）とｘ（ｎ−２）と
を比較すればよい。また、ＰＲ（１，０，−１）は、偶
数列と奇数列の２つのＰＲ（１，−１）の合成であるか
ら、入力信号ｘ（ｎ）を偶数列ｘ（２ｋ）と奇数列ｘ
（２ｋ−１）とに分けて、ＰＲ（１，−１）検出を行な
ってもよい（ｋは整数）。
【００３２】
【発明の効果】本発明によれば、入力信号の差分の符号
を求めるという前処理回路を追加することにより、ＡＣ
Ｓ部の構成が１／２程度のゲート個数で済むことにな
り、復号回路全体のゲートは差引き減少することにな
る。したがって、従来と同等の性能で、かつ、コストの
低いビタビ復号回路を実現することができる。
を求めるという前処理回路を追加することにより、ＡＣ
Ｓ部の構成が１／２程度のゲート個数で済むことにな
り、復号回路全体のゲートは差引き減少することにな
る。したがって、従来と同等の性能で、かつ、コストの
低いビタビ復号回路を実現することができる。
【図１】本発明の一実施例のブロック図である。
【図２】磁気記録，再生系のブロック図である。
【図３】従来のビタビ復号回路のブロック図である。
１１，１３，１４ 遅延回路 １２，１６ 比較器 １５ 加減算回路 １７ 選択回路 １８ パスメモリ １９ 記憶回路
Claims (2)
- 【請求項１】 畳み込み符号の入力信号を受信する入力
端子とビタビ復号回路のＡＣＳ回路との間に、入力信号
を所定の時間遅延させ遅延信号を得る遅延回路と、入力
信号と遅延信号の大小比較を行なう比較回路とを設け、
ＡＣＳ回路においては前記比較回路の出力を基に複数の
パスの尤度の大小判断を行なうことを特徴とするデジタ
ル信号検出回路。 - 【請求項２】 磁性媒体に記録されたデジタル情報を、
再生磁気ヘッドで読出し、ビタビ復号回路によって検出
し再生するデジタル信号検出回路において、 ビタビ複合回路のＡＣＳ回路と再生磁気ヘッドとの間
に、再生磁気ヘッドからの出力信号を所定の時間遅延さ
せ遅延信号を得る遅延回路と、該出力信号と遅延信号と
の大小比較を行なう比較回路とを備え、ＡＣＳ回路にお
いては、前記比較回路の出力を基に複数のパスの尤度の
大小判断を行ない、尤度の大きいほうのパスのメトリッ
クのみを計算することを特徴とする請求項１記載のデジ
タル信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341593A JPH06251509A (ja) | 1993-02-23 | 1993-02-23 | デジタル信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341593A JPH06251509A (ja) | 1993-02-23 | 1993-02-23 | デジタル信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251509A true JPH06251509A (ja) | 1994-09-09 |
Family
ID=12385948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341593A Withdrawn JPH06251509A (ja) | 1993-02-23 | 1993-02-23 | デジタル信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251509A (ja) |
-
1993
- 1993-02-23 JP JP3341593A patent/JPH06251509A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |