JPH06252363A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＯＣパッケージ形態を採りかつそのメモリ
アレイがトレンチ型のダイナミックメモリセルを基本に
構成されるダイナミック型ＲＡＭ等に適した基板電圧供
給方法を提供する。これにより、基板電圧発生回路を備
えるダイナミック型ＲＡＭ等の動作特性を改善し、基板
電圧の供給効率を高めて、ダイナミック型ＲＡＭ等の低
消費電力化を推進する。 【構成】 ダイナミック型ＲＡＭ等に、半導体基板ＰＳ
ＵＢの中央付近に配置され比較的小さな電流供給能力を
有する第１の基板電圧発生回路ＶＢＧＳと、半導体基板
ＰＳＵＢの外周に沿って配置されるガードリングＧＲ
と、ガードリングＧＲに近接して配置され比較的大きな
電流供給能力を有する第２の基板電圧発生回路ＶＢＧＬ
と、基板電圧発生回路ＶＢＧＳからガードリングＧＲに
向かってつまり対応する間接周辺回路ＰＥＲ０１，ＰＥ
Ｒ０２，ＰＥＲ１３及びＰＥＲ２３に沿って配置される
基板電圧供給線Ｓ１〜Ｓ４とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、基板電圧発生回路を備えるダイナミック型ＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ランダ
ムアクセスメモリ）等に利用して特に有効な技術に関す
るものである。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）を基
本に構成されるダイナミック型ＲＡＭがある。また、こ
のようなダイナミック型ＲＡＭ等において、半導体基板
に適当な負電位の基板電圧（基板バックバイアス電圧）
を与えることにより半導体基板と各回路素子との間の寄
生容量を制御してダイナミック型ＲＡＭ等の動作を安定
化する方法が公知であり、回路の電源電圧をもとに上記
のような基板電圧を形成するための基板電圧発生回路を
備えるダイナミック型ＲＡＭがある。

【０００３】基板電圧発生回路を備えるダイナミック型
ＲＡＭについては、例えば、特開平３−２１４６６９号
公報等に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、基板電圧発生回路ＶＢＧを備える図１
２のようなダイナミック型ＲＡＭを開発した。同図にお
いて、基板電圧発生回路ＶＢＧは、半導体基板ＰＳＵＢ
の外辺に近い所定の位置に配置され、この基板電圧発生
回路ＶＢＧにより形成される基板電圧ＶＢＢは、半導体
基板ＰＳＵＢの外周に沿って形成されたガードリングＧ
Ｒを介してダイナミック型ＲＡＭの各部に供給される。
ダイナミック型ＲＡＭが従来のＤＩＬ（Ｄｕａｌ Ｉｎ
Ｌｉｎｅ：デュアルインライン）パッケージ形態を採
り、そのメモリアレイがプレーナ型のメモリセルにより
構成される場合、周辺回路はメモリマットＭＡＴ００〜
ＭＡＴ０３ないしＭＡＴ３０〜ＭＡＴ３３の外側つまり
半導体基板ＰＳＵＢの外辺に沿って配置され、メモリセ
ルによる基板容量の増加も比較的少ない。このため、図
１２に示される方法で基板電圧を供給しても、周辺回路
が動作状態とされることにともなう基板電圧のリークを
充分に補うことができる。

【０００５】ところが、集積回路の高集積化・大容量化
が進む中、ダイナミック型ＲＡＭ等がＬＯＣ（Ｌｅａｄ
Ｏｎ Ｃｈｉｐ：リードオンチップ）パッケージ形態
を採り、そのメモリアレイがトレンチ（溝）型やＳＴＣ
（Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ：ス
タックトキャパシタセル）型のメモリセルによって構成
される場合、周辺回路はボンディングパッドに近い半導
体基板の中央部に配置され、メモリセルによる基板容量
の増加も大きい。したがって、図１２のような供給方法
を採ると、ガードリングＧＲを介して供給される基板電
圧は専らメモリセルの大きな基板容量によるリークの補
充に費やされ、半導体基板の中央部つまり周辺回路にお
ける基板電圧のリークを充分に補うことができない。こ
の結果、ダイナミック型ＲＡＭ等の動作特性が劣化する
とともに、基板電圧の供給効率が低下し、ダイナミック
型ＲＡＭ等の低消費電力化が制約を受ける。

【０００６】この発明の目的は、ＬＯＣパッケージ形態
を採りかつそのメモリアレイがトレンチ型やＳＴＣ型の
ダイナミックメモリセルを基本に構成されるダイナミッ
ク型ＲＡＭ等に適した基板電圧供給方法を提供すること
にある。この発明の他の目的は、基板電圧発生回路を備
えるダイナミック型ＲＡＭ等の動作特性を改善し、基板
電圧の供給効率を高めてその低消費電力化を推進するこ
とにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＬＯＣパッケージ形態を採り
かつそのメモリアレイがトレンチ型のダイナミックメモ
リセルを基本に構成されるダイナミック型ＲＡＭ等に、
半導体基板面の中央付近に配置され比較的小さな電流供
給能力を有する第１の基板電圧発生回路と、半導体基板
面の外周に沿って配置される第１の基板電圧供給線と、
第１の基板電圧供給線に近接して配置され比較的大きな
電流供給能力を有する第２の基板電圧発生回路と、第１
の基板電圧発生回路から第１の基板電圧供給線に向かっ
て配置される第２の基板電圧供給線とを設ける。

【０００９】

【作用】上記手段によれば、第２の基板電圧発生回路か
ら第１の基板電圧供給線を介して、比較的大きな基板容
量を有するメモリアレイにおける基板電圧のリークを充
分に補いつつ、第１の基板電圧発生回路から第２の基板
電圧供給線を介して、半導体基板面の中央部に配置され
た周辺回路における基板電圧のリークを速やかにかつ充
分に補うことができる。この結果、基板電圧発生回路を
備えるダイナミック型ＲＡＭ等の動作特性を改善できる
とともに、基板電圧の供給効率を高め、ダイナミック型
ＲＡＭ等の低消費電力化を推進することができる。

【００１０】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のダイナミック型ＲＡＭの一実施例
の基板配置図が示され、図３には、その一実施例のＡ−
Ｂ断面構造図が示されている。これらの図をもとに、ま
ずこの実施例のダイナミック型ＲＡＭの構成及び動作な
らびに基板レイアウトの概要とその特徴について説明す
る。

【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹを備える。メモリアレイＭＡＲＹ
は、同図の垂直方向に平行して配置される複数のワード
線と、水平方向に平行して配置される複数組の相補ビッ
ト線とを含む。これらのワード線及び相補ビット線の交
点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦ
ＥＴからなる多数のトレンチ型のダイナミックメモリセ
ルが格子状に配置される。

【００１２】メモリアレイＭＡＲＹを構成する複数のワ
ード線は、ＸアドレスデコーダＸＤに結合され、択一的
に選択状態とされる。ＸアドレスデコーダＸＤには、Ｘ
アドレスバッファＸＢからｉ＋１ビットの内部アドレス
信号Ｘ０〜Ｘｉが供給され、タイミング発生回路ＴＧか
ら内部制御信号ＸＤＧが供給される。また、Ｘアドレス
バッファＸＢには、アドレス入力端子Ａ０〜Ａｉを介し
てＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＸＬが供
給される。

【００１３】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコーダ
ＸＤに供給する。ＸアドレスデコーダＸＤは、内部制御
信号ＸＤＧがハイレベルとされることで選択的に動作状
態とされ、内部アドレス信号Ｘ０〜Ｘｉをデコードし
て、メモリアレイＭＡＲＹの対応するワード線を択一的
にハイレベルの選択状態とする。

【００１４】次に、メモリアレイＭＡＲＹを構成する複
数組の相補ビット線は、センスアンプＳＡの対応する単
位回路に結合される。センスアンプＳＡには、タイミン
グ発生回路ＴＧから図示されない内部制御信号ＰＡが供
給される。

【００１５】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる複数の単位回
路を含み、これらの単位回路のそれぞれは、一対のＣＭ
ＯＳインバータが交差接続されてなる単位増幅回路と一
対のスイッチＭＯＳＦＥＴとを含む。このうち、各単位
回路の単位増幅回路には、内部制御信号ＰＡに従って選
択的にオン状態とされる一対の駆動ＭＯＳＦＥＴを介し
て、回路の電源電圧及び接地電位が選択的に供給され
る。また、各単位回路のスイッチＭＯＳＦＥＴ対のゲー
トはそれぞれ共通結合され、ＹアドレスデコーダＹＤか
ら対応するビット線選択信号が供給される。

【００１６】センスアンプＳＡの各単位回路を構成する
単位増幅回路は、内部制御信号ＰＡがハイレベルとされ
ることで選択的にかつ一斉に動作状態とされ、メモリア
レイＭＡＲＹの選択されたワード線に結合される複数の
メモリセルから対応する相補ビット線を介して出力され
る微小読み出し信号を増幅して、ハイレベル又はロウレ
ベルの２値読み出し信号とする。一方、各単位回路を構
成するスイッチＭＯＳＦＥＴは、対応するビット線選択
信号がハイレベルとされることで選択的にオン状態とさ
れ、メモリアレイＭＡＲＹの対応する１組の相補ビット
線と相補共通データ線ＣＤ＊（ここで、例えば非反転共
通データ線ＣＤＴと反転共通データ線ＣＤＢとをあわせ
て相補ビット線ＣＤ＊のように＊を付して表す。また、
それが有効とされるとき選択的にハイレベルとされるい
わゆる非反転信号等については、その名称の末尾にＴを
付して表し、それが有効とされるとき選択的にロウレベ
ルとされるいわゆる反転信号等については、その名称の
末尾にＢを付して表す。以下同様）とを選択的に接続状
態とする。

【００１７】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹアド
レス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミ
ング発生回路ＴＧから内部制御信号ＹＬが供給される。

【００１８】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。ＹアドレスデコーダＹＤは、内部制御
信号ＹＤＧがハイレベルとされることで選択的に動作状
態とされ、内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、対応するビット線選択信号を択一的にハイレベルと
する。これらのビット選択信号は、前述のように、セン
スアンプＳＡの対応するスイッチＭＯＳＦＥＴ対のゲー
トに供給される。

【００１９】ところで、上記メモリアレイＭＡＲＹなら
びにセンスアンプＳＡ，ＸアドレスデコーダＸＤ及びＹ
アドレスデコーダＹＤを含む直接周辺回路は、図２に示
されるように、実際には合計１６個のメモリマットＭＡ
Ｔ００〜ＭＡＴ０３ないしＭＡＴ３０〜ＭＡＴ３３に分
割され、Ｐ型半導体基板ＰＳＵＢの面上に４個ずつまと
まって田の字状に配置される。半導体基板面の縦の中心
線に沿った中央部つまりメモリマットＭＡＴ００〜ＭＡ
Ｔ０３とＭＡＴ１０〜ＭＡＴ１３ならびにＭＡＴ２０〜
ＭＡＴ２３とＭＡＴ３０〜ＭＡＴ３３の中間には、例え
ばＸアドレスバッファＸＢを含む間接周辺回路ＰＥＲ０
１及びＰＥＲ２３がそれぞれ配置され、半導体基板面の
横の中心線に沿った中央部つまりメモリマットＭＡＴ０
０〜ＭＡＴ０３とＭＡＴ２０〜ＭＡＴ２３ならびにＭＡ
Ｔ１０〜ＭＡＴ１３とＭＡＴ３０〜ＭＡＴ３３の中間に
は、例えばＹアドレスバッファＹＢを含む間接周辺回路
ＰＥＲ０２及びＰＥＲ１３がそれぞれ配置される。な
お、この実施例のダイナミック型ＲＡＭは、特に制限さ
れないが、ＬＯＣパッケージ形態を採り、上記間接周辺
回路ＰＥＲ０１及びＰＥＲ２３には、半導体基板ＰＳＵ
Ｂの縦の中心線に沿って直線状に配置された多数のボン
ディングパッドが含まれる。

【００２０】メモリアレイＭＡＲＹの指定された相補ビ
ット線が選択的に接続される相補共通データ線ＣＤ＊
は、データ入出力回路ＩＯに結合される。データ入出力
回路ＩＯは、図示されないライトアンプ及びメインアン
プならびにデータ入力バッファ及びデータ出力バッファ
を含む。このうち、ライトアンプの出力端子ならびにメ
インアンプの入力端子は、相補共通データ線ＣＤ＊に共
通結合される。ライトアンプの入力端子は、データ入力
バッファの出力端子に結合され、データ入力バッファの
入力端子はデータ入力端子Ｄｉｎに結合される。また、
メインアンプの出力端子は、データ出力バッファの入力
端子に結合され、データ出力バッファの出力端子は、デ
ータ出力端子Ｄｏｕｔに結合される。

【００２１】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭが書き込みモードで選択状
態とされるとき、データ入力端子Ｄｉｎを介して供給さ
れる書き込みデータを取り込み、ライトアンプに伝達す
る。この書き込みデータは、ライトアンプによって所定
の相補書き込み信号とされた後、相補共通データ線ＣＤ
＊を介してメモリアレイＭＡＲＹの選択された１個のメ
モリセルに書き込まれる。一方、データ入出力回路ＩＯ
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択されたメモリセルから相補共通データ線ＣＤ＊を介
して出力される２値読み出し信号をさらに増幅して、デ
ータ出力バッファに伝達する。この読み出しデータは、
データ出力バッファからデータ出力端子Ｄｏｕｔを介し
て外部送出される。

【００２２】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ及び
ライトイネーブル信号ＷＥＢをもとに上記各種の内部制
御信号を選択的に形成し、ダイナミック型ＲＡＭの各部
に供給する。

【００２３】この実施例のダイナミック型ＲＡＭは、さ
らに、２個の基板電圧発生回路ＶＢＧＳ（第１の基板電
圧発生回路）及びＶＢＧＬ（第２の基板電圧発生回路）
と、これらの基板電圧発生回路に対応して設けられる発
振回路ＯＳＣＳ及びＯＳＣＬならびに基板電圧発生回路
ＶＢＧＳに対応して設けられる基板電圧センサＶＢＳと
を含む。このうち、基板電圧発生回路ＶＢＧＳには、発
振回路ＯＳＣＳの出力信号つまりパルス信号ＰＳが供給
されるとともに、基板電圧センサＶＢＳの出力信号ＶＣ
が供給される。また、基板電圧発生回路ＶＢＧＬには、
発振回路ＯＳＣＬの出力信号つまりパルス信号ＰＬが供
給されるとともに、タイミング発生回路ＴＧから内部制
御信号ＣＳが供給される。基板電圧発生回路ＶＢＧＳ及
びＶＢＧＬには、さらに電源電圧供給端子ＶＣＣを介し
て回路の電源電圧ＶＣＣが供給され、基板電圧センサＶ
ＢＳには基板電圧発生回路ＶＢＧＳ及びＶＢＧＬによっ
て形成される基板電圧ＶＢＢが供給される。この基板電
圧ＶＢＢは、ダイナミック型ＲＡＭのＰ型半導体基板Ｐ
ＳＵＢ半導体基板に供給される。ここで、電源電圧ＶＣ
Ｃは＋５Ｖのような正電位の電源電圧とされ、内部制御
信号ＣＳは、ダイナミック型ＲＡＭが選択状態とされる
とき選択的にハイレベルとされる。

【００２４】発振回路ＯＳＣＳ及びＯＳＣＬは、後述す
るように、奇数個のインバータが直列結合されてなるリ
ングオシレータを含み、所定の周波数を有するパルス信
号ＰＳ及びＰＬをそれぞれ形成して、基板電圧発生回路
ＶＢＧＳ及びＶＢＧＬにそれぞれ供給する。また、基板
電圧センサＶＢＳは、基板電圧発生回路ＶＢＧＳ及びＶ
ＢＧＬにより形成される基板電圧ＶＢＢの電位をモニタ
し、基板電圧ＶＢＢの絶対値が所定値より小さくなった
ときその出力信号ＶＣを選択的にハイレベルとする。一
方、基板電圧発生回路ＶＢＧＳは、発振回路ＯＳＣＳの
出力信号つまりパルス信号ＰＳを受けかつ基板電圧セン
サＶＢＳの出力信号がハイレベルとされるとき選択的に
動作状態とされるチャージポンプ回路を含み、電源電圧
ＶＣＣをもとに所定の負電位の基板電圧ＶＢＢを形成し
て、ダイナミック型ＲＡＭの半導体基板ＰＳＵＢに供給
する。同様に、基板電圧発生回路ＶＢＧＬは、発振回路
ＯＳＣＬの出力信号つまりパルス信号ＰＬを受けかつ内
部制御信号ＣＳがハイレベルとされるとき選択的に動作
状態とされるチャージポンプ回路を含み、電源電圧ＶＣ
Ｃをもとに基板電圧ＶＢＢを形成して、ダイナミック型
ＲＡＭの半導体基板ＰＳＵＢに供給する。なお、発振回
路ＯＳＣＳ及びＯＳＣＬと基板電圧発生回路ＶＢＧＳ及
びＶＢＧＬならびに基板電圧センサＶＢＳの具体的な構
成及び動作ならびにその特徴については、後で詳細に説
明する。

【００２５】この実施例において、基板電圧発生回路Ｖ
ＢＧＳは、比較的小さな電流供給能力を有すべく設計さ
れ、基板電圧発生回路ＶＢＧＬは、比較的大きな電流供
給能力を有すべく設計される。また、基板電圧発生回路
ＶＢＧＳならびにこれに対応して設けられる発振回路Ｏ
ＳＣＳ及び基板電圧センサＶＢＳは、図２に示されるよ
うに、半導体基板ＰＳＵＢの中央付近に配置され、基板
電圧発生回路ＶＢＧＬ及び発振回路ＯＳＣＬは、半導体
基板ＰＳＵＢの外辺つまり後述するガードリングＧＲに
近接して配置される。そして、メモリマットＭＡＴ００
〜ＭＡＴ０３ないしＭＡＴ００〜ＭＡＴ０３の外側に
は、半導体基板ＰＳＵＢの外周に沿ってガードリングＧ
Ｒ（第１の基板電圧供給線）が設けられ、半導体基板Ｐ
ＳＵＢの縦及び横の中心線に沿った中央部には、間接周
辺回路ＰＥＲ０１，ＰＥＲ０２，ＰＥＲ１３及びＰＥＲ
２３に沿って、言い換えるならば基板電圧発生回路ＶＢ
ＧＳからガードリングＧＲに向かって４本の基板電圧供
給線Ｓ１〜Ｓ４（第２の基板電圧供給線）が設けられ
る。これにより、基板電圧発生回路ＶＢＧＳならびにＶ
ＢＧＬの出力端子は、ガードリングＧＲならびに基板電
圧供給線Ｓ１〜Ｓ４を介して共通結合され、結果的に半
導体基板ＰＳＵＢに結合される。

【００２６】ここで、ガードリングＧＲ及び基板電圧供
給線Ｓ１〜Ｓ４は、特に制限されないが、図３の基板電
圧供給線Ｓ１に代表して示されるように、半導体基板Ｐ
ＳＵＢに形成された同一導電型つまりＰ型の拡散層Ｐ⁺
と、このＰ型拡散層Ｐ⁺ の上層に所定の絶縁膜をはさん
で形成された金属配線層つまりアルミニウム配線層ＡＬ
とからなる。Ｐ型拡散層費Ｐ⁺ は、同様な金属配線材料
を介してアルミニウム配線層ＡＬに結合され、これによ
って裏打ちされた形となる。この結果、ガードリングＧ
Ｒ及び基板電圧供給線Ｓ１〜Ｓ４は、極めて低い抵抗値
を有するものとなり、基板電圧発生回路ＶＢＧＳ及びＶ
ＢＧＬにより形成される基板電圧ＶＢＢは、大きなレベ
ル低下をともなうことなく伝達される。

【００２７】図４には、図１のダイナミック型ＲＡＭに
含まれる基板電圧発生回路ＶＢＧＳとその周辺部つまり
発振回路ＯＳＣＳ及び基板電圧センサＶＢＳ一実施例の
回路図が示され、図５には、その一実施例の信号波形図
が示されている。これらの図をもとに、この実施例のダ
イナミック型ＲＡＭに含まれる基板電圧発生回路ＶＢＧ
Ｓ及びＶＢＧＬと発振回路ＯＳＣＳ及びＯＳＣＬならび
に基板電圧センサＶＢＳの具体的構成及び動作ならびに
その特徴について説明する。なお、以下の回路図におい
て、そのチャンネル（バックゲート）部に矢印が付され
るＭＯＳＦＥＴはＰチャンネル型であって、矢印の付さ
れないＮチャンネルＭＯＳＦＥＴと区別して示される。
また、以下の説明は、基板電圧発生回路ＶＢＧＳ及び発
振回路ＯＳＣＳならびに基板電圧センサＶＢＳを例に進
められるが、基板電圧発生回路ＶＢＧＬ及び発振回路Ｏ
ＳＣＬついては基板電圧発生回路ＶＢＧＳ及び発振回路
ＯＳＣＳとそれぞれ同様な構成とされるため、類推され
たい。

【００２８】図４において、発振回路ＯＳＣＳは、特に
制限されないが、３個のインバータＶ１〜Ｖ３が環状に
直列結合されてなるリングオシレータを含む。これらの
インバータは、それぞれ比較的大きな信号伝達時間を有
し、その信号伝達時間に見合った周波数を有する所定の
パルス信号を形成する。リングオシレータを構成するイ
ンバータＶ３の出力信号は、ＰチャンネルＭＯＳＦＥＴ
Ｐ１〜Ｐ６ならびにＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ
６からなる３個のバッファを介して出力され、発振回路
ＯＳＣＳの出力信号つまりパルス信号ＰＳとなる。これ
により、パルス信号ＰＳは、図５に示されるように、そ
のハイレベルを電源電圧ＶＣＣとしロウレベルを回路の
接地電位つまり０Ｖとするパルス信号となる。

【００２９】次に、基板電圧センサＶＢＳは、電源電圧
ＶＣＣと基板電圧供給点ＶＢＢとの間に直列形態に設け
られるＰチャンネルＭＯＳＦＥＴＰ７ならびにＮチャン
ネルＭＯＳＦＥＴＮ９及びＮ１０を含む。このうち、Ｍ
ＯＳＦＥＴＰ７及びＮ９のゲートは、共通結合され、さ
らに回路の接地電位に結合される。また、ＭＯＳＦＥＴ
Ｎ１０のゲートはそのドレインに結合され、これによっ
てそのアノードを電源電圧ＶＣＣ側に向ける形でダイオ
ード形態とされる。

【００３０】ＭＯＳＦＥＴＰ７及びＮ９の共通結合され
たドレインすなわち内部ノードｎ４は、ＰチャンネルＭ
ＯＳＦＥＴＰ８及びＮチャンネルＭＯＳＦＥＴＮ１１か
らなるインバータの入力端子に結合され、このインバー
タの出力端子は、ＰチャンネルＭＯＳＦＥＴＰ９を介し
て電源電圧ＶＣＣに結合されるとともに、インバータＶ
７の入力端子に結合される。インバータＶ７の出力信号
は、ＭＯＳＦＥＴＰ９のゲートに供給されるとともに、
直列形態とされる２個のインバータＶ８及びＶ９を介し
て出力され、基板電圧センサＶＢＳの出力信号ＶＣとな
る。

【００３１】基板電圧ＶＢＢの電位が回路の接地電位よ
りＮチャンネルＭＯＳＦＥＴのしきい値電圧Ｖｔｈｎの
２倍つまり２Ｖｔｈｎ以上低いとき、言い換えるならば
基板電圧ＶＢＢの電位が−２Ｖｔｈｎより低いとき、基
板電圧センサＶＢＳでは、ＭＯＳＦＥＴＮ９及びＮ１０
がオン状態となり、内部ノードｎ４は所定のロウレベル
とされる。このため、ＭＯＳＦＥＴＰ８及びＮ１１から
なるインバータの出力信号が電源電圧ＶＣＣのようなハ
イレベルとなり、基板電圧センサＶＢＳの出力信号ＶＣ
は回路の接地電位のようなロウレベルとされる。

【００３２】一方、基板容量を介したリーク等によって
基板電圧ＶＢＢの電位が−２Ｖｔｈｎより高くなると、
基板電圧センサＶＢＳでは、ＭＯＳＦＥＴＮ９及びＮ１
０がオフ状態となり、内部ノードｎ４は電源電圧ＶＣＣ
のようなハイレベルとなる。このため、ＭＯＳＦＥＴＰ
８及びＮ１１からなるインバータの出力信号は回路の接
地電位のようなロウレベルとなり、基板電圧センサＶＢ
Ｓの出力信号ＶＣは電源電圧ＶＣＣのようなハイレベル
となる。以上の結果、基板電圧センサＶＢＳの出力信号
ＶＣは、基板電圧ＶＢＢの絶対値が所定値つまり２Ｖｔ
ｈｎより小さくされるとき選択的にハイレベルとされる
ものとなる。

【００３３】基板電圧発生回路ＶＢＧＳは、特に制限さ
れないが、その一方の入力端子に発振回路ＯＳＣＳの出
力信号つまりパルス信号ＰＳを受け、その他方の入力端
子に基板電圧センサＶＢＳの出力信号ＶＣを受けるナン
ドゲートＮＡＧ１を含む。ナンドゲートＮＡＧ１の出力
信号は、直列形態とされる３個のインバータＶ４〜Ｖ６
を介してキャパシタＣ１の一方の電極つまり内部ノード
ｎ１に伝達される。このキャパシタＣ１の他方の電極つ
まり内部ノードｎ２は、ＮチャンネルＭＯＳＦＥＴＮ７
を介して回路の接地電位に結合されるとともに、Ｎチャ
ンネルＭＯＳＦＥＴＮ８を介して基板電圧供給点ＶＢＢ
に結合される。ＭＯＳＦＥＴＮ７及びＮ８のゲートは、
それぞれのドレインに共通結合される。これにより、Ｍ
ＯＳＦＥＴＮ７は、そのアノードを内部ノードｎ２に向
ける形でダイオード形態とされ、ＭＯＳＦＥＴＮ８は、
そのアノードを基板電圧供給点ＶＢＢに向ける形でダイ
オード形態とされる。

【００３４】基板電圧ＶＢＢの電位が−２Ｖｔｈｎより
低く、基板電圧センサＶＢＳの出力信号ＶＣがロウレベ
ルとされるとき、基板電圧発生回路ＶＢＧＳでは、ナン
ドゲートＮＡＧ１の出力信号がパルス信号ＰＳに関係な
くハイレベルに固定される。したがって、内部ノードｎ
１は、図５に示されるように、ロウレベルのままとさ
れ、キャパシタＣ１によるチャージポンプ動作は行われ
ない。

【００３５】一方、基板容量を介したリーク等によって
基板電圧ＶＢＢの電位が−２Ｖｔｈｎより高くなり、基
板電圧センサＶＢＳの出力信号ＶＣがハイレベルとなる
と、基板電圧発生回路ＶＢＧＳでは、ナンドゲートＮＡ
Ｇ１の出力信号がパルス信号ＰＳを反転した形のパルス
信号となる。ナンドゲートＮＡＧ１の出力信号は、イン
バータＶ４〜Ｖ６を経た後、図５に示されるように、パ
ルス信号ＰＳと同相のパルス信号となって内部ノードｎ
１に伝達される。

【００３６】キャパシタＣ１の一方の電極つまり内部ノ
ードｎ１が回路の接地電位のようなロウレベルとされる
とき、その他方の電極つまり内部ノードｎ２は、ほぼ同
様なロウレベルにリークされる。ここで、基板電圧セン
サＶＢＳの出力信号ＶＣがハイレベルとなって内部ノー
ドｎ１が電源電圧ＶＣＣのようなハイレベルに変化され
ると、内部ノードｎ２は、キャパシタＣ１のチャージポ
ンプ作用によって押し上げられ、電源電圧ＶＣＣのよう
なハイレベルになろうとする。しかし、内部ノードｎ２
と回路の接地電位との間には、前述のように、ダイオー
ド形態とされるＭＯＳＦＥＴＮ７が設けられるため、内
部ノードｎ２のハイレベルはＭＯＳＦＥＴＮ７のしきい
値電圧でクランプされ、＋Ｖｔｈｎとなる。このとき、
ダイオード形態とされるもう１個のＭＯＳＦＥＴＮ８
は、逆バイアスされた形となり、基板電圧ＶＢＢは内部
ノードｎ２の電位の影響を受けない。

【００３７】一方、パルス信号ＰＳのロウレベルを受け
て内部ノードｎ１の電位が電源電圧ＶＣＣのようなロウ
レベルに変化されると、内部ノードｎ２は、キャパシタ
Ｃ１のチャージポンプ作用によって引き下げられ、−
（ＶＣＣ−Ｖｔｈｎ）のような負電位となる。このと
き、ダイオード形態とされるＭＯＳＦＥＴＮ７は逆バイ
アスされた形となってオフ状態とされるが、もう１個の
ＭＯＳＦＥＴＮ８は順バイアスされてオン状態となる。
このため、基板電圧供給点ＶＢＢには言わば負の電荷が
送り込まれ、これによって基板電圧ＶＢＢは、内部ノー
ドｎ２の電位よりＭＯＳＦＥＴＮ８のしきい値電圧分だ
け高い所定の負電位つまり−（ＶＣＣ−２Ｖｔｈｎ）、
言い換えるならば−ＶＣＣよりＮチャンネルＭＯＳＦＥ
Ｔのしきい値電圧の２倍分だけ高い負電位つまり−ＶＣ
Ｃ＋２Ｖｔｈｎとなる。

【００３８】この実施例において、基板電圧発生回路Ｖ
ＢＧＳは、前述のように、半導体基板ＰＳＵＢの中央付
近に配置され、この基板電圧発生回路ＶＢＧＳにより形
成される基板電圧ＶＢＢは、間接周辺回路ＰＥＲ０１，
ＰＥＲ０２，ＰＥＲ１３及びＰＥＲ２３に沿って配置さ
れた低抵抗の４本の基板電圧供給線Ｓ１〜Ｓ４を介して
各間接周辺回路に伝達される。したがって、この実施例
のダイナミック型ＲＡＭでは、ＬＯＣパッケージ形態を
採るために各周辺回路が半導体基板ＰＳＵＢの縦及び横
の中心線に沿って配置され、しかもそのメモリアレイＭ
ＡＲＹがトレンチ型メモリセルを基本構成とするために
比較的大きな基板容量を有するにもかかわらず、各周辺
回路における基板電圧ＶＢＢのリークは速やかにかつ充
分に補われる。この結果、ダイナミック型ＲＡＭの動作
特性が改善されるとともに、基板電圧の供給効率が高め
られ、その低消費電力化が推進されるものとなる。

【００３９】図６には、この発明が適用されたダイナミ
ック型ＲＡＭの第２の実施例の基板配置図が示されてい
る。また、図７には、図６のダイナミック型ＲＡＭに含
まれる基板電圧分配回路ＶＢＤ及びその周辺部の一実施
例の回路図が示されている。なお、この実施例は、前記
図１ないし図５の実施例を基本的に踏襲するものである
ため、これと異なる部分についてのみ説明を追加する。
また、この実施例のダイナミック型ＲＡＭは、前記図２
の実施例と同様に、半導体基板ＰＳＵＢの中央付近に基
板電圧分配回路ＶＢＤに近接して配置される発振回路Ｏ
ＳＣＳ及び基板電圧発生回路ＶＢＧＳと、ガードリング
ＧＲに近接して配置される発振回路ＯＳＣＬ及び基板電
圧発生回路ＶＢＧＬとを備えるが、煩雑を避けるため、
図６にはこれらの回路ブロックが示されていない。

【００４０】図６において、この実施例のダイナミック
型ＲＡＭは、半導体基板ＰＳＵＢの中央部に配置される
基板電圧分配回路ＶＢＤと、半導体基板ＰＳＵＢの各外
辺に近接して言わば分散配置される４個の基板電圧セン
サＶＢＳ１〜ＶＢＳ４とを含む。このうち、基板電圧分
配回路ＶＢＤには、図示されない基板電圧発生回路ＶＢ
ＧＳの出力電圧つまり基板電圧ＶＢＢが供給されるとと
もに、基板電圧センサＶＢＳ１〜ＶＢＳ４の出力信号Ｖ
Ｃ１〜ＶＣ４が供給される。また、基板電圧分配回路Ｖ
ＢＤの第１ないし第４の出力端子は、対応する第２の基
板電圧供給線Ｓ１〜Ｓ４を介して半導体基板ＰＳＵＢの
外周に沿って形成された第１の基板電圧供給線つまりガ
ードリングＧＲに結合される。

【００４１】ここで、発振回路ＯＳＣＳは、図７に示さ
れるように、前記図４の発振回路ＯＳＣＳと同一の構成
とされ、所定のパルス信号ＰＳを形成する。また、基板
電圧発生回路ＶＢＧＳは、前記図４の基板電圧発生回路
ＶＢＧＳのナンドゲートＮＡＧ１をインバータＶ１０に
置き換えた構成とされ、定常的に動作状態となって、電
源電圧ＶＣＣをもとに所定の基板電圧ＶＢＢを形成す
る。さらに、基板電圧センサＶＢＳ１〜ＶＢＳ４は、と
もに前記図４の基板電圧センサＶＢＳと同一構成とさ
れ、各基板電圧センサが配置された位置つまりは対応す
る間接周辺回路ＰＥＲ０１，ＰＥＲ０２，ＰＥＲ１３及
びＰＥＲ２３における基板電圧ＶＢＢの電位をモニタし
て、基板電圧ＶＢＢの絶対値が所定値以下となったこと
を条件にそれぞれ選択的にその出力信号ＶＣ１〜ＶＣ４
をハイレベルとする。

【００４２】一方、基板電圧分配回路ＶＢＤは、特に制
限されないが、図７に示されるように、基板電圧センサ
ＶＢＳ１〜ＶＢＳ４の出力信号ＶＣ１〜ＶＣ４を受ける
ゲート制御回路ＴＧＣと、このゲート制御回路ＴＧＣの
相補出力信号Ｃ１＊〜Ｃ４＊に従って選択的にオン状態
とされる４個の伝送ゲートＴＧ１〜ＴＧ４とを含む。伝
送ゲートＴＧ１〜ＴＧ４の一方には、基板電圧発生回路
ＶＢＧＳから基板電圧ＶＢＢが共通に供給され、その他
方は、基板電圧供給点ＶＢＢ１〜ＶＢＢ４として対応す
る基板電圧供給線Ｓ１〜Ｓ４に結合される。なお、ゲー
ト制御回路ＴＧＣの相補出力信号Ｃ１＊〜Ｃ４＊は、対
応する基板電圧センサＶＢＳ１〜ＶＢＳ４の出力信号Ｖ
Ｃ１〜ＶＣ４がハイレベルとされるとき、選択的に論理
“１”（ここで、例えばその非反転出力信号Ｃ１Ｔがハ
イレベルとされ反転出力信号Ｃ１Ｂがロウレベルとされ
る状態を相補出力信号Ｃ１＊の論理“１”と称し、逆の
状態を論理“０”と称する。以下同様）とされる。

【００４３】これにより、伝送ゲートＴＧ１〜ＴＧ４
は、ゲート制御回路ＴＧＣの対応する相補出力信号Ｃ１
＊〜Ｃ４＊が論理“１”とされることで、言い換えるな
らば対応する基板電圧センサＶＢＳの出力信号ＶＣ１〜
ＶＣ４がハイレベルとされることで選択的にオン状態と
なり、基板電圧発生回路ＶＢＧＳによって形成される基
板電圧ＶＢＢを対応する間接周辺回路ＰＥＲ０１，ＰＥ
Ｒ０２，ＰＥＲ１３及びＰＥＲ２３にそれぞれ選択的に
供給する。この結果、この実施例のダイナミック型ＲＡ
Ｍでは、基板容量を介したリーク等によって基板電圧Ｖ
ＢＢの電位が低下した半導体基板ＰＳＵＢの位置ごとに
つまりは周辺回路ごとに基板電圧ＶＢＢの補充が行わ
れ、より繊細な基板電圧の制御が実現されるものとな
る。なお、この実施例においても、半導体基板ＰＳＵＢ
の縦及び横の中心線に沿って４本の低抵抗の基板電圧供
給線Ｓ１〜Ｓ４が設けられるため、前記図１〜図５の実
施例と同様な効果が得られることは言うまでもない。

【００４４】図８には、この発明が適用されたダイナミ
ック型ＲＡＭの第３の実施例の基板配置図が示されてい
る。また、図９には、図８のダイナミック型ＲＡＭに含
まれる４相発振回路ＯＳＣＦの第１の実施例の回路図が
示され、図１０には、その一実施例の信号波形図が示さ
れている。なお、この実施例は、前記図１ないし図５な
らびに図６及び図７の実施例を基本的に踏襲するもので
あるため、これらの実施例と異なる部分についてのみ説
明を追加する。また、この実施例のダイナミック型ＲＡ
Ｍは、前記図２の実施例と同様に、半導体基板ＰＳＵＢ
の外辺付近に配置された発振回路ＯＳＣＬ及び基板電圧
発生回路ＶＢＧＬを備えるが、煩雑を避けるため、図８
にはこれらの回路ブロックが示されていない。

【００４５】図８において、この実施例のダイナミック
型ＲＡＭは、半導体基板ＰＳＵＢの各外辺に近接して言
わば分散配置されるそれぞれ４個の基板電圧発生回路Ｖ
ＢＧ１〜ＶＢＧ４（第１の基板電圧発生回路）ならびに
基板電圧センサＶＢＳ１〜ＶＢＳ４と、半導体基板ＰＳ
ＵＢの中央部に配置される４相発振回路ＯＳＣＦとを含
む。このうち、基板電圧発生回路ＶＢＧ１〜ＶＢＧ４に
は、対応する基板電圧センサＶＢＳ１〜ＶＢＳ４の図示
されない出力信号ＶＣ１〜ＶＣ４がそれぞれ供給される
とともに、４相発振回路ＯＳＣＦの対応する出力信号つ
まりパルス信号Ｐ１〜Ｐ４がそれぞれ供給される。ま
た、基板電圧発生回路ＶＢＧ１〜ＶＢＧ４の出力端子
は、その一方において第１の基板電圧供給線つまりガー
ドリングＧＲに結合されるとともに、その他方において
対応する第２の基板電圧供給線Ｓ１〜Ｓ４を介して半導
体基板ＰＳＵＢの中央部に結合される。

【００４６】ここで、４相発振回路ＯＳＣＦは、特に制
限されないが、図９に示されるように、図４の発振回路
ＯＳＣＳと同一構成とされる発振回路ＯＳＣと、そのク
ロック入力端子Ｃに発振回路ＯＳＣの出力信号つまりパ
ルス信号ＰＧを受けるフリップフロップＦＦ１とを含
む。フリップフロップＦＦ１の非反転出力信号ＱＴは、
排他的論理和回路ＥＯ１の一方の入力端子に供給される
とともに、インバータＶ１４を経た後、上記パルス信号
Ｐ３として基板電圧供給線Ｓ３に出力される。また、フ
リップフロップＦＦ１の反転出力信号ＱＢは、そのデー
タ入力端子Ｄに供給されるとともに、排他的論理和回路
ＥＯ２の一方の入力端子に供給され、さらにインバータ
Ｖ１５を経た後、パルス信号Ｐ１として基板電圧供給線
Ｓ１に出力される。排他的論理和回路ＥＯ１の他方の入
力端子には、パルス信号ＰＧのインバータＶ１１による
反転信号が供給され、排他的論理和回路ＥＯ２の他方の
入力端子には、パルス信号ＰＧのインバータＶ１２によ
る反転信号のインバータＶ１３による反転信号つまりパ
ルス信号ＰＧそのものが供給される。

【００４７】この実施例において、発振回路ＯＳＣから
出力されるパルス信号ＰＧは、図１０に示されるよう
に、パルス信号Ｐ１〜Ｐ４に必要とされる周波数の２倍
の周波数を有するパルス信号とされる。また、フリップ
フロップＦＦ１は、１ビットのバイナリィカウンタとし
て作用し、パルス信号ＰＧを分周してその二分の一の周
波数を有する非反転パルス信号ＰＤＴ及び反転パルス信
号ＰＤＢを形成する。そして、排他的論理和回路ＥＯ１
は、パルス信号ＰＧの反転信号とフリップフロップＦＦ
１の非反転出力信号つまり非反転パルス信号ＰＤＴとの
排他的論理和をとってパルス信号Ｐ４とし、排他的論理
和回路ＥＯ２は、実質的なパルス信号ＰＧとフリップフ
ロップＦＦ１の反転出力信号つまり反転パルス信号ＰＤ
Ｂとの排他的論理和をとってパルス信号Ｐ２とする。以
上の結果、パルス信号Ｐ１は、図１０に示されるよう
に、ほぼパルス信号ＰＧと同相のパルス信号となり、パ
ルス信号Ｐ２は、このパルス信号Ｐ１から四分の一周期
だけ遅れたパルス信号となる。また、パルス信号Ｐ３
は、パルス信号ＰＧのほぼ反転信号つまりパルス信号Ｐ
２から四分の一周期だけ遅れたパルス信号となり、パル
ス信号Ｐ４は、このパルス信号Ｐ３からさらに四分の一
周期だけ遅れたパルス信号となる。

【００４８】一方、基板電圧センサＶＢＳ１〜ＶＢＳ４
は、ともに前記図４の基板電圧センサＶＢＳと同一構成
とされ、各基板電圧センサが配置された位置つまりは対
応する間接周辺回路ＰＥＲ０１，ＰＥＲ０２，ＰＥＲ１
３及びＰＥＲ２３における基板電圧ＶＢＢの電位をモニ
タして、基板電圧ＶＢＢの絶対値が所定値以下となった
ことを条件に選択的にその出力信号ＶＣ１〜ＶＣ４をハ
イレベルとする。そして、基板電圧発生回路ＶＢＧ１〜
ＶＢＧ４は、ともに前記図４の基板電圧発生回路ＶＢＧ
Ｓと同一構成とされ、対応するパルス信号Ｐ１〜Ｐ４を
受けかつ対応する基板電圧センサＶＢＳ１〜ＶＢＳ４の
出力信号ＶＣ１〜ＶＣ４がハイレベルとされることでそ
れぞれ選択的に動作状態とされるチャージポンプ回路を
含み、電源電圧ＶＣＣをもとに所定の基板電圧ＶＢＢを
形成する。

【００４９】以上のことから、この実施例のダイナミッ
ク型ＲＡＭでは、半導体基板ＰＳＵＢの位置ごとにつま
りは周辺回路ごとに基板電圧ＶＢＢの電位判定と基板容
量等による基板電圧ＶＢＢのリーク補充とが行われ、前
記図６及び図７と同様に繊細な基板電圧の制御を実現す
ることができる。また、４相発振回路ＯＳＣＦから基板
電圧発生回路ＶＢＧ１〜ＶＢＧ４に対してそれぞれ位相
の異なるパルス信号Ｐ１〜Ｐ４が供給されることで、各
基板電圧発生回路のチャージポンプ動作のタイミングを
ずらし、その効率を高めることができるとともに、チャ
ージポンプ動作にともなうダイナミック型ＲＡＭ等のノ
イズを抑制することができる。

【００５０】以上の複数の実施例に示されるように、こ
の発明を基板電圧発生回路を備えるダイナミック型ＲＡ
Ｍ等の半導体装置に適用することで、次のような作用効
果を得ることができる。すなわち、 （１）ＬＯＣパッケージ形態を採りかつそのメモリアレ
イがトレンチ型のダイナミックメモリセルを基本に構成
されるダイナミック型ＲＡＭ等に、半導体基板面の中央
付近に配置され比較的小さな電流供給能力を有する第１
の基板電圧発生回路と、半導体基板面の外周に沿って配
置される第１の基板電圧供給線と、第１の基板電圧供給
線に近接して配置され比較的大きな電流供給能力を有す
る第２の基板電圧発生回路と、第１の基板電圧発生回路
から第１の基板電圧供給線に向かって配置される第２の
基板電圧供給線とを設けることで、第２の基板電圧発生
回路から第１の基板電圧供給線を介して、比較的大きな
基板容量を有するメモリアレイにおける基板電圧のリー
クを充分に補いつつ、第１の基板電圧発生回路から第２
の基板電圧供給線を介して、半導体基板面の中央部に配
置された周辺回路における基板電圧のリークを速やかに
補うことができるという効果が得られる。

【００５１】（２）上記（１）項において、ダイナミッ
ク型ＲＡＭ等に、半導体基板面に分散して配置される複
数の基板電圧センサと、半導体基板面の中央部に配置さ
れ第１の基板電圧発生回路によって形成される基板電圧
を上記複数の基板電圧センサの出力信号に従って選択的
に対応する第２の基板電圧供給線に伝達する基板電圧分
配回路とを設けることで、周辺回路ごとに選択的に基板
電圧のリークを補充し、より繊細な基板電圧の制御を行
うことができるという効果が得られる。

【００５２】（３）ＬＯＣパッケージ形態を採りかつそ
のメモリアレイがトレンチ型のダイナミックメモリセル
を基本に構成されるダイナミック型ＲＡＭ等に、半導体
基板面上に分散して配置される複数の基板電圧発生回路
と、半導体基板面の外周に沿って配置される第１の基板
電圧供給線と、対応する基板電圧発生回路と半導体基板
面の中央部及び第１の基板電圧供給線とをそれぞれ結合
すべく配置される複数の第２の基板電圧供給線とを設け
ることで、半導体基板面の中央部に配置された各周辺回
路における基板電圧のリークを対応する基板電圧発生回
路と第２の基板電圧供給線とにより速やかに補うことが
できるという効果が得られる。 （４）上記（２）項において、半導体基板面の中央部
に、複数の基板電圧発生回路に対してそれぞれ位相の異
なるパルス信号を供給する共通の発振回路を設けること
で、各基板電圧発生回路のチャージポンプ動作のタイミ
ングをずらし、その効率を高めることができるととも
に、チャージポンプ動作によるダイナミック型ＲＡＭ等
のノイズを抑制できるという効果が得られる。

【００５３】（５）上記（１）項及び（２）項あるいは
（３）項及び（４）項により、基板電圧発生回路を備え
るダイナミック型ＲＡＭ等の動作特性を改善することが
できるという効果が得られる。 （６）上記（５）項により、基板電圧の供給効率を高
め、ダイナミック型ＲＡＭの低消費電力化を推進するこ
とができるという効果が得られる。

【００５４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、基板電圧発生回路ＶＢＧＳ
及びＶＢＧＬに対応して設けられる２個の発振回路ＯＳ
ＣＳ及びＯＳＣＬは、１個の発振回路に共通化すること
ができる。また、半導体基板ＰＳＵＢの横の中心線に沿
って周辺回路が配置されない場合、第１の基板電圧供給
線Ｓ２及びＳ３を省略することができる。メモリアレイ
ＭＡＲＹは、ＳＴＣ型又はプレーナ型のメモリセルによ
り構成できる。また、メモリアレイＭＡＲＹならびにそ
の直接周辺回路は任意数のメモリマットに分割できる
し、シェアドセンス方式を採ることもできる。ダイナミ
ック型ＲＡＭは、複数ビットの記憶データを同時に入力
又は出力するいわゆる多ビット構成を採ることができる
し、ＬＯＣパッケージ形態を採ることを必須条件とはし
ない。さらに、ダイナミック型ＲＡＭのブロック構成や
起動制御信号及びアドレス信号の組み合わせならびに基
板配置等は、種々の実施形態を採りうる。図３におい
て、基板電圧供給線Ｓ１等は、複数層のアルミニウム配
線層つまり金属配線層によって裏打ちすることができる
し、アルミニウム配線層以外の金属配線層を用いること
ができる。

【００５５】図４において、発振回路ＯＳＣＳのリング
オシレータを構成するインバータの段数は任意に設定で
きるし、基板電圧センサＶＢＳにより設定される基板電
圧ＶＢＢの電位も任意である。また、この実施例では、
基板電圧センサＶＢＳの出力信号ＶＣに従って基板電圧
発生回路ＶＢＧＳのチャージポンプ動作を選択的に停止
することで基板電圧発生回路ＶＢＧＳの動作を制御して
いるが、発振回路ＯＳＣＳによる発振動作を基板電圧セ
ンサＶＢＳの出力信号ＶＣに従って選択的に停止するこ
とによって制御してもよい。発振回路ＯＳＣＳ，基板電
圧発生回路ＶＢＧＳ及び基板電圧センサＶＢＳの具体的
な構成や電源電圧の極性及び絶対値ならびにＭＯＳＦＥ
Ｔの組み合わせ等は、種々の実施形態を採りうる。

【００５６】図６において、半導体基板面上に設けられ
る基板電圧センサの数やそのレイアウト位置は任意に設
定できる。図７において、基板電圧ＶＢＢを選択的に伝
達するための伝送ゲートＴＧ１〜ＴＧ４は、Ｎチャンネ
ルＭＯＳＦＥＴ又はＰチャンネルＭＯＳＦＥＴのみによ
って構成できるし、基板電圧分配回路ＶＢＤの具体的な
構成は、この実施例による制約を受けない。

【００５７】図８において、半導体基板面に設けられる
基板電圧発生回路及び基板電圧センサの数やそのレイア
ウト位置は任意に設定できる。また、４相発振回路ＯＳ
ＣＦは、半導体基板面の中央に配置される必要はない
し、例えば２相発振回路としてもよい。図９において、
４相発振回路ＯＳＣＦは、例えば図１１に示されるよう
に、図１０の発振回路ＯＳＣに対応する発振回路ＯＳＣ
１と、パルス信号ＰＧの二分の一の周波数を有するパル
ス信号ＰＤを定常的に形成するもう一つの発振回路ＯＳ
Ｃ２とによって構成することができる。

【００５８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする擬似スタティック型ＲＡＭ等
の各種メモリ集積回路装置やこのようなメモリ集積回路
装置を内蔵する論理集積回路装置等にも適用できる。こ
の発明は、少なくとも基板電圧発生回路を備える半導体
装置に広く適用できる。

【００５９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＬＯＣパッケージ形態を採
りかつそのメモリアレイがトレンチ型のダイナミックメ
モリセルを基本に構成されるダイナミック型ＲＡＭ等
に、半導体基板面の中央付近に配置され比較的小さな電
流供給能力を有する第１の基板電圧発生回路と、半導体
基板面の外周に沿って配置される第１の基板電圧供給線
と、第１の基板電圧供給線に近接して配置され比較的大
きな電流供給能力を有する第２の基板電圧発生回路と、
第１の基板電圧発生回路から第１の基板電圧供給線に向
かって配置される第２の基板電圧供給線とを設けること
で、第２の基板電圧発生回路から第１の基板電圧供給線
を介して、比較的大きな基板容量を有するメモリアレイ
における基板電圧のリークを充分に補いつつ、第１の基
板電圧発生回路から第２の基板電圧供給線を介して、半
導体基板面の中央部に配置された周辺回路における基板
電圧のリークを速やかにかつ充分に補うことができる。
この結果、基板電圧発生回路を備えるダイナミック型Ｒ
ＡＭ等の動作特性を改善し、基板電圧の供給効率を高め
て、ダイナミック型ＲＡＭ等の低消費電力化を推進する
ことができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】図２のダイナミック型ＲＡＭの一実施例を示す
Ａ−Ｂ断面構造図である。

【図４】図１のダイナミック型ＲＡＭに含まれる基板電
圧発生回路及びその周辺部の一実施例を示す回路図であ
る。

【図５】図４の基板電圧発生回路の一実施例を示す信号
波形図である。

【図６】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示す基板配置図である。

【図７】図６のダイナミック型ＲＡＭに含まれる基板電
圧分配回路の一実施例を示す回路図である。

【図８】この発明が適用されたダイナミック型ＲＡＭの
第３の実施例を示す基板配置図である。

【図９】図８のダイナミック型ＲＡＭに含まれる４相発
振回路の第１の実施例を示す回路図である。

【図１０】図９の４相発振回路の一実施例を示す信号波
形図である。

【図１１】図８のダイナミック型ＲＡＭに含まれる４相
発振回路の第２の実施例を示す回路図である。

【図１２】この発明に先立って本願発明者等が開発した
ダイナミック型ＲＡＭの一例を示す基板配置図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＳＡ・・・セ
ンスアンプ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・
・Ｙアドレスバッファ、ＩＯ・・・データ入出力回路、
ＯＳＣＬ，ＯＳＣＳ・・・発振回路、ＶＢＧＬ，ＶＢＧ
Ｓ・・・基板電圧発生回路、ＶＢＳ・・・基板電圧セン
サ、ＴＧ・・・タイミング発生回路。ＰＳＵＢ・・・Ｐ
型半導体基板、ＭＡＴ００〜ＭＡＴ０３，ＭＡＴ１０〜
ＭＡＴ１３，ＭＡＴ２０〜ＭＡＴ２３，ＭＡＴ３０〜Ｍ
ＡＴ３３・・・・メモリマット、ＰＥＲ０１，ＰＥＲ０
２，ＰＥＲ１３，ＰＥＲ２３・・・間接周辺回路、ＧＲ
・・・ガードリング、Ｓ１〜Ｓ４・・・基板電圧供給
線。ＡＬ・・・アルミニウム配線層、Ｐ⁺ ・・・Ｐ型拡
散層、ＬＯＣＯＳ・・・ロコス。ＶＢＳ１〜ＶＢＳ４・
・・基板電圧センサ、ＶＢＤ・・・基板電圧分配回路。
ＴＧＣ・・・ゲート制御回路、ＴＧ１〜ＴＧ４・・・伝
送ゲート。ＯＳＣＦ・・・４相発振回路、ＶＢＧ１〜Ｖ
ＢＧ４・・・基板電圧発生回路。ＯＳＣ１〜ＯＳＣ２・
・・発振回路。ＶＢＧ・・・基板電圧発生回路、ＰＥＲ
Ｃ・・・間接周辺回路。Ｃ１・・・キャパシタ、Ｐ１〜
Ｐ９・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ１１・
・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２５・・・イ
ンバータ、ＮＡＧ・・・ナンド（ＮＡＮＤ）ゲート、Ｅ
Ｏ１〜ＥＯ４・・・排他的論理和回路、ＦＦ１・・・フ
リップフロップ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板面の中央付近に配置される第
   １の基板電圧発生回路と、半導体基板面の外周に沿って
   配置される第１の基板電圧供給線と、上記第１の基板電
   圧発生回路から上記第１の基板電圧供給線に向かって配
   置される第２の基板電圧供給線とを具備することを特徴
   とする半導体装置。
2. 【請求項２】 上記第１及び第２の基板電圧供給線は、
   所定の金属配線層によって裏打ちされた半導体基板と同
   一導電型の拡散層からなるものであることを特徴とする
   請求項１の半導体装置。
3. 【請求項３】 上記第１の基板電圧発生回路は、比較的
   小さな電流供給能力を有するものであって、上記半導体
   装置は、上記第１の基板電圧供給線に近接して配置され
   比較的大きな電流供給能力を有する第２の基板電圧発生
   回路を具備するものであることを特徴とする請求項１又
   は請求項２の半導体装置。
4. 【請求項４】 上記半導体装置は、半導体基板面に分散
   して配置される複数の基板電圧センサと、上記複数の基
   板電圧センサに対応して設けられる複数の上記第２の基
   板電圧供給線と、上記第１の基板電圧発生回路により形
   成される基板電圧を対応する上記基板電圧センサの出力
   信号に従って選択的に上記第２の基板電圧供給線のそれ
   ぞれに伝達する基板電圧分配回路とを具備するものであ
   ることを特徴とする請求項１，請求項２又は請求項３の
   半導体装置。
5. 【請求項５】 半導体基板面に分散して配置される複数
   の基板電圧発生回路と、半導体基板面の外周に沿って配
   置される第１の基板電圧供給線と、対応する上記基板電
   圧発生回路と半導体基板面の中央部及び上記第１の基板
   電圧供給線とをそれぞれ結合すべく配置される複数の第
   ２の基板電圧供給線とを具備することを特徴とする半導
   体装置。
6. 【請求項６】 上記複数の基板電圧発生回路は、比較的
   小さな電流供給能力を有する複数の第１の基板電圧発生
   回路と、比較的大きな電流機能を有する１個の第２の基
   板電圧発生回路とを含むものであって、上記半導体装置
   は、上記第１の基板電圧発生回路のそれぞれに対応して
   設けられかつ対応する上記第１の基板電圧発生回路にそ
   れぞれ近接して配置される複数の基板電圧センサを具備
   するものであることを特徴とする請求項５の半導体装
   置。
7. 【請求項７】 上記半導体装置は、上記複数の第１の基
   板電圧発生回路に対してそれぞれ位相の異なる複数相の
   パルス信号を供給する発振回路を具備するものであるこ
   とを特徴とする請求項５又は請求項６の半導体装置。
8. 【請求項８】 上記半導体装置は、ＬＯＣパッケージ形
   態を採り、かつトレンチ型又はＳＴＣ型のメモリセルが
   格子状に配置されてなる複数のメモリアレイと、上記第
   ２の基板電圧供給線に沿って配置される複数の周辺回路
   とを具備するダイナミック型ＲＡＭであることを特徴と
   する請求項１，請求項２，請求項３，請求項４，請求項
   ５，請求項６又は請求項７の半導体装置。