JPH06252405A - Thin film semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜半導体装置に係
り、特に、ポリシリコンを用いてなる薄膜半導体装置に
おけるいわゆるオン電流のばらつきの低減を図ったもの
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device, and more particularly to a thin film semiconductor device using polysilicon for reducing so-called on-current variations.
【０００２】[0002]
【従来の技術】従来、この種の薄膜半導体装置として
は、ポリシリコンやアモルファスシリコンからなる薄膜
トランジスタが知られているが、特に、ポリシリコンか
らなる薄膜トランジスタ（以下、「ｐｏｌｙ−Ｓｉ Ｔ
ＦＴ」と言う。）は、アモルファスシリコンからなる薄
膜トランジスタ（以下、「ａ−Ｓｉ ＴＦＴ」と言
う。）に比して高い移動度を得ることができるので、例
えばアクティブマトリクスパネルのスイッチング素子と
して好適である。ところが、ｐｏｌｙ−Ｓｉ ＴＦＴ
は、ａ−Ｓｉ ＴＦＴに比してリ−ク電流が高いと言う
問題があり、この欠点を解決するための技術として、例
えば、図２に示されたようにいわゆるＬＤＤ構造と称さ
れるものが提案されている。2. Description of the Related Art Conventionally, as a thin film semiconductor device of this type, a thin film transistor made of polysilicon or amorphous silicon has been known. In particular, a thin film transistor made of polysilicon (hereinafter, referred to as "poly-Si TFT").
FT ". ) Can obtain higher mobility than a thin film transistor made of amorphous silicon (hereinafter referred to as “a-Si TFT”), and is therefore suitable as a switching element of an active matrix panel, for example. However, poly-Si TFT
Has a problem that the leak current is higher than that of an a-Si TFT. As a technique for solving this drawback, for example, a so-called LDD structure as shown in FIG. Is proposed.
【０００３】すなわち、この薄膜トランジスタは、ソ−
ス及びドレイン領域３，４とゲ−ト絶縁層６を介してゲ
−ト電極７の直下に位置するチャンネル領域２との間
に、ドレイン領域４に比して不純物濃度の低い低濃度不
純物領域５ａ，５ｂを設けてなるものである。この薄膜
トランジスタにおいては、低濃度不純物領域５ａ，５ｂ
があることによりドレイン領域４近傍の電界が緩和さ
れ、リ−ク電流の増大を招く欠陥準位からのキャリアの
発生確率が低下するためにリ−ク電流の低減がなされる
ものである。That is, this thin film transistor is
A low-concentration impurity region having a lower impurity concentration than the drain region 4 between the drain and drain regions 3 and 4 and the channel region 2 located immediately below the gate electrode 7 via the gate insulating layer 6. 5a and 5b are provided. In this thin film transistor, the low concentration impurity regions 5a and 5b
Due to this, the electric field in the vicinity of the drain region 4 is relaxed and the probability of generation of carriers from the defect level that causes an increase in the leak current is reduced, so that the leak current is reduced.
【０００４】また、ｐｏｌｙ−Ｓｉ ＴＦＴのリ−ク電
流を低減するための他の技術としては、図６に示される
ようにゲ−ト絶縁層６を介してゲ−ト電極７直下に位置
するチャンネル領域２とソ−ス・ドレイン領域、３，４
との間に不純物が注入されていないオフセット領域１３
ａ，１３ｂを設けると共に、層間絶縁膜層８を介してゲ
−ト電極７の上に第２のゲ−ト電極１４を設け、しかも
この第２のゲ−ト電極１４が積層方向（図６において紙
面上下方向）において、先のオフセット領域１３ａ，１
３ｂを覆うように形成されたものが提案されている。か
かる構造においては、第２のゲ−ト電極１４の印加電圧
を調整することによって、オフセット領域１３ａ，１３
ｂにドレイン領域４より低い濃度で多数キャリアを誘起
させ、オフセット領域１３ａ，１３ｂ内に電界を分散さ
せるようにし、リ−ク電流の低減が図られるものであ
る。Further, as another technique for reducing the leak current of the poly-Si TFT, as shown in FIG. 6, the gate insulating layer 6 is placed immediately below the gate electrode 7. Channel region 2 and source / drain region, 3, 4
Offset region 13 in which impurities are not injected between
a and 13b are provided, a second gate electrode 14 is provided on the gate electrode 7 via the interlayer insulating film layer 8, and the second gate electrode 14 is formed in the stacking direction (see FIG. 6). In the vertical direction of the paper), the offset regions 13a, 1
The one formed so as to cover 3b has been proposed. In such a structure, by adjusting the voltage applied to the second gate electrode 14, the offset regions 13a, 13
The leak current is reduced by inducing majority carriers in b at a concentration lower than that of the drain region 4 to disperse the electric field in the offset regions 13a and 13b.
【０００５】ところで、これら薄膜トランジスタの低濃
度不純物領域５ａ，５ｂ或いはオフセット領域１３ａ，
１３ｂの形成は、フォトレジスタを用いたり、また、ゲ
−ト電極７の側面に形成したサイドウォ−ルによって低
濃度不純物領域５ａ，５ｂ或いはオフセット領域１３
ａ，１３ｂの上部を覆うようにして、不純物を注入する
領域を規制することによって行われる。By the way, the low concentration impurity regions 5a, 5b or the offset regions 13a,
The photoresist 13b is formed by using a photoresist, or by the side wall formed on the side surface of the gate electrode 7, the low concentration impurity regions 5a and 5b or the offset region 13 is formed.
It is performed by covering the upper portions of a and 13b and regulating the region into which impurities are injected.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、この低
濃度不純物領域或いはオフセット領域のチャンネル方向
に沿った長さを均一形成することはフォトマスクの位置
合わせの際に生ずる位置ずれ等により容易ではない。特
に、この薄膜トランジスタを例えばフラットパネルディ
スプレイ等の大面積デバイスに用いる場合、ディスプレ
イ基板全体に渡って複数設けられる薄膜トランジスタに
おける低濃度不純物領域或いはオフセット領域のチャン
ネル方向に沿った長さを均一に形成することはさらに難
しい。 そして、この低濃度不純物領域或いはオフセッ
ト領域の長さは、薄膜トランジスタ導通時の抵抗値に大
きく影響する結果、いわゆる導通時の電流（以下、「オ
ン電流」と言う。）にばらつきが生じるという問題があ
った。However, it is not easy to form a uniform length along the channel direction of the low concentration impurity region or the offset region due to misalignment of the photomask during alignment. In particular, when this thin film transistor is used for a large area device such as a flat panel display, it is necessary to form a uniform length along the channel direction of a low concentration impurity region or an offset region in a plurality of thin film transistors provided over the entire display substrate. Is even more difficult. The length of the low-concentration impurity region or the offset region has a large effect on the resistance value when the thin film transistor is conductive, and as a result, there is a problem in that a so-called current during conduction (hereinafter, referred to as “on-current”) varies. there were.
【０００７】本発明は、上記実情に鑑みてなされたもの
で、ｐｏｌｙ−Ｓｉの移動度の高さを生かしつついわゆ
るオン電流のばらつきの少なく、しかもリ−ク電流の低
い薄膜半導体装置を提供するものである。The present invention has been made in view of the above circumstances, and provides a thin-film semiconductor device having a small so-called on-current variation and a low leak current while utilizing the high mobility of poly-Si. It is a thing.
【０００８】[0008]
【課題を解決するための手段】請求項１記載の発明に係
る薄膜半導体装置は、絶縁層を介してゲ−ト電極の直下
にチャンネル領域が配設され、前記チャンネル領域を中
心にその両脇にソ−ス及びドレイン領域が配設されると
共に、このソ−ス及びドレイン領域と前記チャンネル領
域との間に前記ソ−ス及びドレイン領域における不純物
の濃度より低い濃度で不純物が注入された低濃度不純物
領域が設けられてなる薄膜半導体装置において、前記チ
ャンネル領域のチャンネル方向に対して直交する方向に
おける前記低濃度不純物領域の長さが前記チャンネル領
域のチャンネル幅より大に設定されてなるものである。
請求項２記載の発明に係る薄膜半導体装置は、絶縁層を
介してゲ−ト電極の直下にチャンネル領域を設け、前記
チャンネル領域を中心にその両脇にソ−ス及びドレイン
領域を配設すると共に、このソ−ス及びドレイン領域と
前記チャンネル領域との間に不純物が注入されないオフ
セット領域を設け、さらにチャンネル領域、オフセット
領域、ソ−ス及びドレイン領域を覆うゲ−ト絶縁層を設
け、このゲ−ト絶縁層上において前記チャンネル領域に
対応する位置に第１のゲ−ト電極を設け、この第１のゲ
−ト電極と前記ゲ−ト絶縁層を覆う層間絶縁膜層を設け
ると共に、前記層間絶縁膜層上に第２のゲ−ト電極をこ
の第２のゲ−ト電極が前記ゲ−ト絶縁層及び層間絶縁膜
層を介して前記オフセット領域の上部に位置するように
設けてなる薄膜半導体装置において、前記チャンネル領
域のチャンネル方向に対して直交する方向における前記
オフセット領域の長さが前記チャンネル領域のチャンネ
ル幅より大に設定されてなるものである。According to another aspect of the present invention, there is provided a thin film semiconductor device in which a channel region is disposed directly below a gate electrode via an insulating layer, and the channel region is centered on both sides of the channel region. A source / drain region is provided in the source / drain region, and an impurity is implanted between the source / drain region and the channel region at a concentration lower than that of the impurity in the source / drain region. In a thin film semiconductor device having a concentration impurity region, the length of the low concentration impurity region in the direction orthogonal to the channel direction of the channel region is set to be larger than the channel width of the channel region. is there.
In the thin film semiconductor device according to the present invention, a channel region is provided directly below the gate electrode via an insulating layer, and the source and drain regions are provided on both sides of the channel region as a center. At the same time, an offset region where impurities are not implanted is provided between the source and drain regions and the channel region, and a gate insulating layer that covers the channel region, the offset region, the source and drain regions is provided. A first gate electrode is provided on the gate insulating layer at a position corresponding to the channel region, and an interlayer insulating film layer is provided to cover the first gate electrode and the gate insulating layer. A second gate electrode is provided on the interlayer insulating film layer such that the second gate electrode is located above the offset region via the gate insulating layer and the interlayer insulating film layer. Thin film half In the body unit, in which the length of the offset regions in the direction perpendicular to the channel direction of the channel region is set to larger than the channel width of the channel region.
【０００９】[0009]
【作用】チャンネル領域のチャンネル方向に直交する方
向における低濃度不純物領域或いはオフセット領域の長
さをチャンネル幅より大に設定することにより、その設
定の割合に相応してチャンネル方向での低濃度不純物領
域或いはオフセット領域における単位長当りの抵抗値と
チャネル抵抗との比が小さくなり、チャンネル方向での
低濃度不純物領域或いはオフセット領域の長さが製造の
度に多少の誤差が生じても、従来と異なり低濃度不純物
領域或いはオフセット領域の抵抗値のばらつきが小さく
なる結果、オン電流のばらつきが低減されることとなる
ものである。By setting the length of the low-concentration impurity region or the offset region in the direction orthogonal to the channel direction of the channel region to be larger than the channel width, the low-concentration impurity region in the channel direction corresponding to the setting ratio. Alternatively, even if the ratio of the resistance value per unit length in the offset region to the channel resistance becomes small, and the length of the low-concentration impurity region or the offset region in the channel direction is slightly different in every manufacturing, it is different from the conventional one. As a result of reducing the variation in the resistance value of the low concentration impurity region or the offset region, the variation in the on-current is reduced.
【００１０】[0010]
【実施例】以下、図１乃至図３を参照しつつ本発明に係
る薄膜半導体装置について説明する。ここで、図１は本
発明に係る薄膜半導体装置の一実施例を示す平面図、図
２は本発明に係る薄膜半導体装置の縦断面図、図３は本
発明に係る薄膜半導体装置の製造プロセスを説明するた
めの主要な製造過程における縦断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A thin film semiconductor device according to the present invention will be described below with reference to FIGS. Here, FIG. 1 is a plan view showing an embodiment of the thin film semiconductor device according to the present invention, FIG. 2 is a longitudinal sectional view of the thin film semiconductor device according to the present invention, and FIG. 3 is a manufacturing process of the thin film semiconductor device according to the present invention. FIG. 5 is a vertical cross-sectional view in the main manufacturing process for explaining.
【００１１】先ず、この薄膜半導体装置としての薄膜ト
ランジスタは、ガラス基板１上に、ｐｏｌｙ−Ｓｉから
なるチャンネル領域２、ソ−ス・ドレイン領域３，４及
び低濃度不純物領域５ａ，５ｂが略同一平面上に設けら
れると共に、これらチャンネル領域２等を覆うようにゲ
−ト絶縁層６が設けられている。さらに、ゲ−ト絶縁層
６の上にはゲ−ト電極７が、その積層方向において先の
チャンネル領域２と対応する位置に設けられている。ま
た、このゲ−ト電極７及びゲ−ト絶縁層６を覆うように
層間絶縁膜層８が設けられている。そして、この層間絶
縁膜層８及びゲ−ト絶縁層６を貫いてソ−ス・ドレイン
領域３，４に連通するコンタクト孔９ａ，９ｂが形成さ
れており、このコンタクト孔９ａ，９ｂには電極層１０
ａ，１０ｂが設けられている。本実施例における薄膜ト
ランジスタは、図２に示された縦断面図に限って言え
ば、その縦断面方向における基本的構成は、いわゆる従
来のＬＤＤ構造と称されるものと同一である。First, in a thin film transistor as this thin film semiconductor device, a channel region 2 made of poly-Si, source / drain regions 3 and 4 and low concentration impurity regions 5a and 5b are substantially coplanar on a glass substrate 1. A gate insulating layer 6 is provided on the upper side and covers the channel region 2 and the like. Further, a gate electrode 7 is provided on the gate insulating layer 6 at a position corresponding to the previous channel region 2 in the stacking direction. An interlayer insulating film layer 8 is provided so as to cover the gate electrode 7 and the gate insulating layer 6. Contact holes 9a and 9b are formed through the interlayer insulating film layer 8 and the gate insulating layer 6 and communicate with the source / drain regions 3 and 4. The contact holes 9a and 9b are provided with electrodes. Layer 10
a and 10b are provided. The thin film transistor according to the present embodiment has the same basic structure as the so-called conventional LDD structure in the vertical cross-sectional direction, if it is limited to the vertical cross-sectional view shown in FIG.
【００１２】そして、本実施例において、低濃度不純物
領域５ａ，５ｂの幅Ｗ（図１において紙面上下方向）
が、チャンネル幅Ｗs （図１において紙面左右方向）の
略２倍に設定されている点が従来のＬＤＤ構造の薄膜ト
ランジスタと大きく異なっている。Then, in this embodiment, the width W of the low concentration impurity regions 5a and 5b (the vertical direction on the paper surface in FIG. 1).
However, it is significantly different from the conventional thin film transistor having the LDD structure in that the channel width Ws is set to be approximately twice the width Ws (left and right direction of the paper in FIG. 1).
【００１３】次に、この薄膜トランジスタの製造プロセ
スについて図３を参照しつつ説明する。先ず、ガラス基
板１の上にＬＰＣＶＤ法によりａ−Ｓｉを約１０００オ
ングストロ−ム堆積させ、堆積後、ガラス基板１を赤外
線ランプヒ−タ又はレ−ザ−光線でアニ−ルすることに
よってａ−Ｓｉをｐｏｌｙ−Ｓｉに成長させてｐｏｌｙ
−Ｓｉ層１１を得る（図３（ａ）参照）。尚、図３
（ａ）において、実線矢印は赤外線ランプヒ−タ又はレ
−ザ−の光線を模式的に表している。この後、このｐｏ
ｌｙ−Ｓｉ層１１を所望の形状にパタ−ニングする。こ
のパタ−ニングの際、パタ−ニング後におけるｐｏｌｙ
−Ｓｉ層１１の外形形状が図１示された本装置の平面に
おける外形形状となるようにパタ−ニングする。Next, the manufacturing process of this thin film transistor will be described with reference to FIG. First, about 1000 angstroms of a-Si is deposited on the glass substrate 1 by the LPCVD method, and after the deposition, the glass substrate 1 is annealed with an infrared lamp heater or a laser beam to form a-Si. To poly-Si
-Si layer 11 is obtained (refer to Drawing 3 (a)). Incidentally, FIG.
In (a), solid arrows schematically represent the light rays of the infrared lamp heater or laser. After this, this po
The ly-Si layer 11 is patterned into a desired shape. During this patterning, poly after patterning
-Pattern so that the outer shape of the Si layer 11 becomes the outer shape in the plane of the present apparatus shown in FIG.
【００１４】このパタ−ニング後、例えば、イオン注入
法によりｐｏｌｙ−Ｓｉ層１１に２×１０13ｃｍ-2程度
の低ド−ズ量で、リン又はボロンイオンを注入する。続
いて、ｐｏｌｙ−Ｓｉ層１１の上面全体にフォトレジス
トを塗布し、フォトリソ法によりソ−ス・ドレイン領域
３，４となるべき箇所のフォトレジストを除去する（図
３（ｂ）参照）。この後、残ったフォトレジスト１２を
マスクとして２×１０14ｃｍ-2程度のド−ズ量でイオン
注入（図３（ｂ）において実線矢印はイオン注入を行っ
ている様子を模式的に表している。）を行うことにより
ソ−ス・ドレイン領域３，４が形成されることとなる
（図３（ｂ）参照）。After this patterning, phosphorus or boron ions are implanted into the poly-Si layer 11 by a low dose amount of about 2 × 10 13 cm -2 by, for example, an ion implantation method. Then, a photoresist is applied to the entire upper surface of the poly-Si layer 11, and the photoresist at the portions to be the source / drain regions 3 and 4 is removed by photolithography (see FIG. 3B). After that, using the remaining photoresist 12 as a mask, ion implantation is performed at a dose amount of about 2 × 10 14 cm -2 (solid line arrows in FIG. 3B schematically show ion implantation. The source / drain regions 3 and 4 are formed by performing the above (see FIG. 3B).
【００１５】次に、フォトレジスト１２を除去し、例え
ばＬＰＣＶＤ法によりシリコン酸化膜を堆積させ、緻密
化のためのアニ−ルを施してゲ−ト絶縁層６を形成する
（図３（ｃ）参照）。そして、このゲ−ト絶縁層６の上
にｐｏｌｙ−ＳｉをＬＰＣＶＤ法により堆積させてフォ
トリソ法によりパタ−ニングしてゲ−ト電極７を形成す
る（図３（ｃ）参照）。この際、ゲ−ト電極７の大きさ
は、図３，４に示されるように、ゲ−ト絶縁層６を介し
てゲ−ト電極７の直下に位置するチャンネル領域２とソ
−ス・ドレイン領域３，４との間に、例えば長さ（図３
において紙面左右方向）２μｍ程度の低濃度不純物領域
５ａ，５ｂが位置する（図３（ｃ）参照）ような大きさ
にパタ−ニングする。Next, the photoresist 12 is removed, a silicon oxide film is deposited by, for example, the LPCVD method and annealed for densification to form the gate insulating layer 6 (FIG. 3C). reference). Then, poly-Si is deposited on the gate insulating layer 6 by the LPCVD method and patterned by the photolithography method to form the gate electrode 7 (see FIG. 3C). At this time, as shown in FIGS. 3 and 4, the size of the gate electrode 7 is such that the gate electrode 7 and the channel region 2 located directly below the gate electrode 7 are connected to each other via the gate insulating layer 6. For example, a length (see FIG. 3) is formed between the drain regions 3 and 4.
In FIG. 3, the patterning is performed in such a size that the low-concentration impurity regions 5a and 5b each having a width of about 2 μm are located (see FIG. 3C).
【００１６】この後、プラズマＣＶＤ法によりＳｉＯ2
を５０００オングストロ−ム乃至１μｍ程度着膜して層
間絶縁膜層８を形成する。この層間絶縁膜層８形成後、
層間絶縁膜層８及びゲ−ト絶縁層６にコンタクト孔９
ａ，９ｂを形成する。続いて、水素プラズマ処理を行っ
てソ−ス・ドレイン領域３，４、低濃度不純物領域５
ａ，５ｂ及びチャンネル領域２とゲ−ト絶縁層６との界
面のダングリングボンドを水素で終端して欠陥準位密度
を低減する。次に、アルミニウムを着膜、パタ−ニング
することにより電極層１０ａ，１０ｂを形成し、一連の
製造プロセスが終了する（図２参照）。After that, SiO 2 is formed by the plasma CVD method.
Is deposited to about 5000 angstrom to 1 μm to form an interlayer insulating film layer 8. After forming the interlayer insulating film layer 8,
Contact holes 9 are formed in the interlayer insulating film layer 8 and the gate insulating layer 6.
a and 9b are formed. Then, a hydrogen plasma treatment is performed to perform the source / drain regions 3 and 4 and the low concentration impurity regions 5.
The dangling bonds at the interfaces between a and 5b and the channel region 2 and the gate insulating layer 6 are terminated with hydrogen to reduce the defect level density. Next, aluminum is deposited and patterned to form the electrode layers 10a and 10b, and a series of manufacturing processes is completed (see FIG. 2).
【００１７】図４にはこの実施例の薄膜トランジスタ及
び従来の薄膜トランジスタにおける導通時の抵抗値（以
下、「オン抵抗」と言う。）及び非導通時の電流（以
下、「オフ電流」と言う。）と低濃度不純物領域の長さ
との関係を示す特性線が示されおり、以下、同図を参照
しつつ本実施例の薄膜トランジスタの特性について従来
と比較しつつ説明する。先ず、低濃度不純物領域５ａ，
５ｂの長さ（図４において「Offset lenght 」と表記）
に対するオフ電流の変化について見ると、図４において
一点鎖線で示されたように、本実施例の薄膜トランジス
タにおけるオフ電流（図４において「ＩOFF 」と表記）
と従来のそれとは、殆ど差がなく略同一の特性線で表さ
れる。FIG. 4 shows the resistance value of the thin film transistor of this embodiment and the conventional thin film transistor when conducting (hereinafter referred to as "on resistance") and current when not conducting (hereinafter referred to as "off current"). And a characteristic line showing the relationship between the length of the low-concentration impurity region and the characteristics of the thin film transistor of the present embodiment will be described below with reference to FIG. First, the low concentration impurity regions 5a,
5b length (indicated as “Offset lenght” in FIG. 4)
Looking at the change in the off-current with respect to FIG. 4, the off-current in the thin film transistor of this embodiment (denoted as “I OFF ” in FIG. 4) is shown by the dashed line in FIG.
The characteristic line is almost the same as that of the conventional one, and is represented by substantially the same characteristic line.
【００１８】一方、低濃度不純物領域の長さに対するオ
ン抵抗値の変化について見ると、本実施例において低濃
度不純物領域５ａ，５ｂのＷをチャンネル領域２のチャ
ンネル幅Ｗs の略２倍に設定したことにより、オン抵抗
値（図４において「ＲON」と表記）の変化（図４におい
て実線で示された特性線）は、従来のそれ（図４におい
て点線で示された特性線）に比して確実に小さくなって
いる。これは、先に述べたように低濃度不純物領域５
ａ，５ｂの幅がチャンネル領域２のチャンネル幅の略２
倍になったことにより、低濃度不純物領域５ａ，５ｂの
チャンネル方向（図２におてい紙面左右方向）における
単位当たりの抵抗値が略１／２になったためと考えられ
る。このオン抵抗値の減少の割合の一例を具体的に数値
で示せば、例えば、オフセット長が２μｍから２．７μ
ｍに変化した場合について、図４の測定値において比較
すると、かかる場合、従来においてはオン抵抗値の変動
が１２％であるのに対し、本実施例の場合、オン抵抗値
の変動は６％程度で済んでいる。そして、オン抵抗値の
変動が小さくなったことにより、低濃度不純物領域５
ａ，５ｂの長さの変動に対するオン電流のばらつきが小
さくなるものである。On the other hand, looking at the change in the on-resistance value with respect to the length of the low concentration impurity region, the W of the low concentration impurity regions 5a and 5b is set to approximately twice the channel width Ws of the channel region 2 in this embodiment. As a result, the change in the on-resistance value (denoted as “R ON ” in FIG. 4) (characteristic line shown by the solid line in FIG. 4) is higher than that in the conventional case (characteristic line shown by the dotted line in FIG. 4). And it is definitely smaller. This is due to the low concentration impurity region 5 as described above.
The width of a and 5b is approximately 2 of the channel width of the channel region 2.
It is conceivable that the resistance value per unit in the channel direction of the low-concentration impurity regions 5a and 5b (the left-right direction of the paper surface in FIG. 2) has become approximately 1/2 due to the doubling. If an example of the rate of decrease of the ON resistance value is specifically shown by a numerical value, for example, the offset length is from 2 μm to 2.7 μm
When the measured values in FIG. 4 are compared in the case of changing to m, in such a case, the variation of the on-resistance value is 12% in the conventional case, whereas in the case of the present embodiment, the variation of the on-resistance value is 6%. It's all done. Then, since the variation of the on-resistance value is reduced, the low concentration impurity region 5
The variation of the on-current with respect to the variation of the lengths of a and 5b is reduced.
【００１９】本実施例においては、低濃度不純物領域５
ａ，５ｂの幅Ｗをチャンネル領域２のチャンネル幅Ｗs
の略２倍としたが、２倍に限定されるものではない。理
論的には低濃度不純物領域５ａ，５ｂの幅をチャンネル
領域２の幅より大きく設定することに対応して低濃度不
純物領域５ａ，５ｂの長さの変動に伴うオン抵抗値のば
らつきを低減できるものである。しかし、実際には薄膜
トランジスタが組み込まれる装置の物理的寸法に対する
制約等から妥当な大きさを設定することとなるものであ
り、実施例の設定値は、妥当な設定値の一例である。In this embodiment, the low concentration impurity region 5 is used.
The width W of a and 5b is the channel width Ws of the channel region 2.
However, the number is not limited to twice. Theoretically, by setting the width of the low concentration impurity regions 5a and 5b larger than the width of the channel region 2, it is possible to reduce the variation of the on-resistance value due to the variation of the length of the low concentration impurity regions 5a and 5b. It is a thing. However, in practice, a reasonable size is set due to restrictions on the physical size of the device in which the thin film transistor is incorporated, and the set values in the embodiment are examples of the appropriate set values.
【００２０】また、本実施例では、いわゆるＬＤＤ構造
を有する薄膜トランジスタを例に説明したが、本発明は
かかる構成の薄膜トランジスタに限定されるものではな
く、例えば、図６で説明した第２のゲ−ト電極を有して
なるいわゆるField InducedDrain 構造の薄膜トランジ
スタにも適用できるものである。図５にはこのFieldInd
uced Drain 構造の薄膜トランジスタに本発明を適用し
た場合の例が示されており、同図を参照しつつこの例に
ついて簡単に説明すれば、先ず、この薄膜トランジスタ
の縦断面方向における基本的構成は、図６に示されたも
のと同一である。そして、オフセット領域１３ａ，１３
ｂの幅Ｗが、チャンネル領域２のチャンネル幅より大と
すればよく、この点については先に図１乃至図３で説明
した実施例と基本的に異なるところはない。具体的に
は、例えば略２倍程度に設定すればよい。尚、図５にお
いては、図６で説明した従来の構成要素と同一のものに
ついては、同一の符号を付してここでの詳細な説明は省
略することとする。In the present embodiment, a thin film transistor having a so-called LDD structure has been described as an example, but the present invention is not limited to the thin film transistor having such a structure, and for example, the second gate described in FIG. It can also be applied to a so-called Field Induced Drain structure thin film transistor having a gate electrode. This FieldInd is shown in Fig. 5.
An example in which the present invention is applied to a thin film transistor having a uced drain structure is shown, and a brief description will be given of this example with reference to the figure. It is the same as that shown in FIG. Then, the offset areas 13a, 13
It suffices that the width W of b be larger than the channel width of the channel region 2, and this point is basically the same as the embodiment described with reference to FIGS. Specifically, for example, it may be set to approximately double. In FIG. 5, the same components as those of the conventional component described in FIG. 6 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００２１】本実施例においては、低濃度不純物領域５
ａ，５ｂの幅をチャンネル領域２のチャンネル幅の略２
倍に設定することにより、チャンネル方向に沿った低濃
度不純物領域５ａ，５ｂの長さの変動に伴うオン抵抗値
のばらつきが小さくなる結果、オン電流のばらつきが小
さく、しかもリ−ク電流が小さい薄膜トランジスタが提
供されることとなる。そして、このような薄膜トランジ
スタを、例えば液晶ディスプレイ装置等のスイッチング
素子として用いることによってディスプレイ装置の表示
特性を向上することができるものである。In this embodiment, the low concentration impurity region 5 is used.
The width of a and 5b is approximately equal to the channel width of the channel region 2.
The double setting reduces the variation in the on-resistance value due to the variation in the length of the low-concentration impurity regions 5a and 5b along the channel direction, resulting in a small variation in the on-current and a small leak current. A thin film transistor will be provided. The display characteristics of the display device can be improved by using such a thin film transistor as a switching element of a liquid crystal display device or the like.
【００２２】[0022]
【発明の効果】以上、述べたように、本発明によれば、
チャンネル長に沿った低濃度不純物領域又はオフセット
領域の抵抗値が小さくなるような構造とすることによ
り、チャンネル長に沿ったこれら低濃度不純物領域又は
オフセット領域の寸法が多少製造の度毎にずれても、チ
ャンネル方向に沿ったこれら低濃度不純物領域又はオフ
セット領域の抵抗値に大きな差がなくなるので、いわゆ
るオン電流のばらつきが低減され、しかも、本発明をい
わゆるＬＤＤ構造等のいわゆるリ−ク電流低減を図った
薄膜半導体装置に適用することにより、リ−ク電流が少
なく且つオン電流のばらつきが少ないという極めて電気
的特性の安定した薄膜半導体装置を提供することができ
るものである。As described above, according to the present invention,
By adopting a structure in which the resistance value of the low-concentration impurity region or the offset region along the channel length becomes small, the dimensions of the low-concentration impurity region or the offset region along the channel length may be slightly different for each manufacturing process. Also, since there is no large difference in the resistance values of these low-concentration impurity regions or offset regions along the channel direction, the so-called on-current variation is reduced, and the present invention reduces the so-called leak current such as the so-called LDD structure. By applying the thin-film semiconductor device aiming at the above, it is possible to provide a thin-film semiconductor device having extremely stable electric characteristics, such as a small leak current and a small variation in on-current.
【図１】 本発明に係る薄膜半導体装置の一実施例を示
す平面図である。FIG. 1 is a plan view showing an embodiment of a thin film semiconductor device according to the present invention.
【図２】 ＬＤＤ構造の薄膜半導体装置の縦断面図であ
る。FIG. 2 is a vertical cross-sectional view of a thin film semiconductor device having an LDD structure.
【図３】 本発明に係る薄膜半導体装置の製造プロセス
を説明するための主要な製造工程における縦断面図であ
る。FIG. 3 is a vertical sectional view in a main manufacturing step for explaining the manufacturing process of the thin film semiconductor device according to the invention.
【図４】 本発明に係る薄膜半導体装置及び従来の薄膜
半導体装置におけるオフセト長に対するオン抵抗値及び
オフ電流の関係を表した特性線図である。FIG. 4 is a characteristic diagram showing a relationship between an ON resistance value and an OFF current with respect to an offset length in a thin film semiconductor device according to the present invention and a conventional thin film semiconductor device.
【図５】 本発明を第２のゲ−ト電極を有する薄膜半導
体装置に適応した場合の平面図である。FIG. 5 is a plan view when the present invention is applied to a thin film semiconductor device having a second gate electrode.
【図６】 第２のゲ−ト電極を有する従来の薄膜半導体
装置の縦断面図である。FIG. 6 is a vertical cross-sectional view of a conventional thin film semiconductor device having a second gate electrode.
１…ガラス基板、 ２…チャンネル領域、 ３…ソ−ス
領域、 ４…ドレイン領域、 ５ａ，５ｂ…低濃度不純
物領域、 １３ａ，１３ｂ…オフセット領域、１４…第
２のゲ−ト電極DESCRIPTION OF SYMBOLS 1 ... Glass substrate, 2 ... Channel region, 3 ... Source region, 4 ... Drain region, 5a, 5b ... Low concentration impurity region, 13a, 13b ... Offset region, 14 ... Second gate electrode
Claims (2)
ンネル領域が配設され、前記チャンネル領域を中心にそ
の両脇にソ−ス及びドレイン領域が配設されると共に、
このソ−ス及びドレイン領域と前記チャンネル領域との
間に前記ソ−ス及びドレイン領域における不純物の濃度
より低い濃度で不純物が注入された低濃度不純物領域が
設けられてなる薄膜半導体装置において、前記チャンネ
ル領域のチャンネル方向に対して直交する方向における
前記低濃度不純物領域の長さが前記チャンネル領域のチ
ャンネル幅より大に設定されてなることを特徴とする薄
膜半導体装置。1. A channel region is disposed directly below a gate electrode via an insulating layer, and a source region and a drain region are disposed on both sides of the channel region as a center, and
In the thin film semiconductor device, a low-concentration impurity region in which an impurity is injected at a concentration lower than that of the impurity in the source and drain regions is provided between the source and drain region and the channel region. A thin film semiconductor device, wherein a length of the low concentration impurity region in a direction orthogonal to a channel direction of the channel region is set to be larger than a channel width of the channel region.
ンネル領域を設け、前記チャンネル領域を中心にその両
脇にソ−ス及びドレイン領域を配設すると共に、このソ
−ス及びドレイン領域と前記チャンネル領域との間に不
純物が注入されないオフセット領域を設け、さらにチャ
ンネル領域、オフセット領域、ソ−ス及びドレイン領域
を覆うゲ−ト絶縁層を設け、このゲ−ト絶縁層上におい
て前記チャンネル領域に対応する位置に第１のゲ−ト電
極を設け、この第１のゲ−ト電極と前記ゲ−ト絶縁層を
覆う層間絶縁膜層を設けると共に、前記層間絶縁膜層上
に第２のゲ−ト電極をこの第２のゲ−ト電極が前記ゲ−
ト絶縁層及び層間絶縁膜層を介して前記オフセット領域
の上部に位置するように設けてなる薄膜半導体装置にお
いて、前記チャンネル領域のチャンネル方向に対して直
交する方向における前記オフセット領域の長さが前記チ
ャンネル領域のチャンネル幅より大に設定されてなるこ
とを特徴とする薄膜半導体装置。2. A channel region is provided immediately below the gate electrode via an insulating layer, and a source region and a drain region are disposed on both sides of the channel region as a center, and the source region and the drain region are disposed. An offset region where impurities are not implanted is provided between the region and the channel region, and a gate insulating layer that covers the channel region, the offset region, the source and the drain region is further provided on the gate insulating layer. A first gate electrode is provided at a position corresponding to the channel region, an interlayer insulating film layer covering the first gate electrode and the gate insulating layer is provided, and a first gate electrode is provided on the interlayer insulating film layer. The second gate electrode is the gate electrode of the second gate.
In the thin film semiconductor device provided so as to be located above the offset region via a gate insulating layer and an interlayer insulating film layer, the length of the offset region in the direction orthogonal to the channel direction of the channel region is A thin film semiconductor device having a width larger than a channel width of a channel region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5458493A JPH06252405A (en) | 1993-02-22 | 1993-02-22 | Thin film semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5458493A JPH06252405A (en) | 1993-02-22 | 1993-02-22 | Thin film semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252405A true JPH06252405A (en) | 1994-09-09 |
Family
ID=12974762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5458493A Pending JPH06252405A (en) | 1993-02-22 | 1993-02-22 | Thin film semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252405A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6200837B1 (en) | 1998-06-30 | 2001-03-13 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing thin film transistor |
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| CN101685231A (en) * | 2008-09-26 | 2010-03-31 | 精工爱普生株式会社 | Electro-optical device, electronic apparatus, and transistor |
| JP2011082486A (en) * | 2009-10-12 | 2011-04-21 | Samsung Mobile Display Co Ltd | Thin-film transistor, manufacturing method of the same, and organic electroluminescent display apparatus including the same |
-
1993
- 1993-02-22 JP JP5458493A patent/JPH06252405A/en active Pending
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