JPH06253347A

JPH06253347A - Ａｔｍスイッチ及び多重化回路

Info

Publication number: JPH06253347A
Application number: JP4083093A
Authority: JP
Inventors: 正浩 ▲高▼取; Masahiro Takatori; Yukio Nakano; 幸男中野; Masahiro Ashi; 賢浩芦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-02
Filing date: 1993-03-02
Publication date: 1994-09-09

Abstract

(57)【要約】【目的】ＡＴＭスイッチの消費電力が少なくする。【構成】複数本の入力ハイウェイ（１−１〜１−４）と
出力ハイウェイ（３−１〜３−４）の間においてセルを
交換するＡＴＭスイッチであって、上記出力ハイウェイ
に対応して設けられた複数の入力ポートをもち、かつ、
各々の入力ポートが独立に書き込み可能な複数入力メモ
リ（６−１〜６−４）を用い、上記複数の入力ポートを
入力ハイウェイ（１−１〜１−４）の各々に接続し、複
数入力メモリ（６−１〜６−４）の出力ポートを出力ハ
イウェイ（３−１〜３−４）に接続する。【効果】複数入力メモリに複数入力ＦＩＦＯメモリを用
いることにより、多重化機構を省き、消費電力の増大を
抑える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭスイッチ及び多
重化回路、更に詳しく言えば、複数本の入力ハイウェイ
と複数本の出力ハイウェイの間においてセルを交換する
ＡＴＭスイッチ及び複数本の入力ハイウェイのＡＴＭ伝
送のセルを多重化するＡＴＭセルの多重化回路に係わ
る。

【０００２】

【従来の技術】従来、ＡＴＭ交換機に用いられるＡＴＭ
スイッチは、図１１及び図１２に示すように、複数の入
力ハイウェイ１−１〜１−４上のＡＴＭセル（以下、セ
ルと略称する。）は多重化部１５で多重され、多重化さ
れた信号は、複数の出力ハイウェイ３−１〜３−４に対
応して設けられたＦＩＦＯメモリ１２−１〜１２−４に
線路２−１〜２−４を介して共通に加えられる。多重化
後のセルは、それぞれヘッダラッチ部５−１〜５−４に
より、セルのヘッダ部をラッチし、書込制御部１３−１
〜１３−４に伝達する。書込制御部では、伝達されたヘ
ッダ部に書かれている出力先をみて、各出力ハイウェイ
３−１〜３−４に出力するかどうかを決定し、ＦＩＦＯ
メモリ１２−１〜１２−４に書き込みアドレス及び書き
込みイネーブル信号を出力する。読出制御部１４−１〜
１４−４は、各ＦＩＦＯメモリ１２−１〜１２−４に蓄
積された順にセルを読み出し、出力ハイウェイ３−１〜
３−４に出力する。

【０００３】このような技術を記載した文献として、プ
ロシーディング・オブ・ジ・アイイーイーイー第７８
巻１号１月（１９９０年）（ＰＲＯＣＥＥＤＩＮＧ
ＯＦＴＨＥＩＥＥＥ，ＶＯＬ．７８，ＮＯ．１，ＪＡ
ＮＵＡＲＹ１９９０）第１３３ないし１４９頁があ
る。

【０００４】

【発明が解決しようとする課題】ＡＴＭスイッチにおい
て、重要なことの一つは、消費電力を極力少なくするこ
とである。上記従来のＡＴＭスイッチの構成では、多重
化部１５を必須要件としている。そのため、多重化部１
５及びバッファメモリを構成する回路素子は高速動作を
するものが必要となり、この結果、消費電力の増大をま
ねく。また、ＬＳＩ等の回路構成素子の限界動作速度を
超過する可能性が生じる。従って、本発明の目的は、多
重化部を無くし消費電力の少ないＡＴＭスイッチを実現
することである。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明のＡＴＭスイッチは、複数の入力ポートを持
ち、かつ、同時書き込みが可能で、上記書き込みと独立
に読出だし可能なバッファメモリを複数本の出力ハイウ
ェイのそれぞれに対応して複数個用い、複数本の入力ハ
イウェイを上記複数個のバッファメモリのそれぞれの複
数の入力ポートに加え、上記複数本の入力ハイウェイの
それぞれに設けたヘッダラッチ部から出力ハイウェイの
識別番号等の信号によって上記複数個のバッファメモリ
の複数の入力ポートからのセル信号の書き込みを制御す
る書込制御部を設けた。なお、複数本の入力ハイウェ
イの数と複数の入力ポートの数は必ずしも一致する必要
はない。

【０００６】また、上記多入力メモリの容量、速度の関
係より、上記構成のＡＴＭスイッチ複数個並列に配置
し、上記複数本の入力ハイウェイのそれぞれにセル情報
を分割して上記複数個並列に配置されたＡＴＭスイッチ
に加えるセル分割部を設け、上記複数本の出力ハイウェ
イのそれぞれに上記複数個並列に配置されたＡＴＭスイ
ッチからのセルを結合するセル結合部を設ける構成とし
てもよい。上記バッファメモリとしては、従来知られて
いる多入力ＦＩＦＯメモリ（例えば、特願平３−２４４
８５１号に記載されている「多ポートＲＡＭ」）等が使
用できる。また、本発明では、本発明のＡＴＭスイッチ
の複数のバッファメモリを１つ選択することにより、Ａ
ＴＭセルの多重化回路を構成する。

【０００７】

【作用】本発明のＡＴＭスイッチは、複数本の入力ハイ
ウェイのセル信号は、多重化部を介すること無く、出力
ハイウェイに対応して設けられたバッファメモリの複数
の入力ポートに加えられ、バッファメモリへのセルの記
録は上記複数本の入力ハイウェイのそれぞれに設けらら
れた複数のヘッダラッチ部の出力を用いて上記複数個の
バッファメモリの複数の入力ポートからのセル信号の書
き込みを制御する書込制御部によって、複数本の入力ハ
イウェイから入力される複数のセルを同時にメモリ内の
異なる領域（アドレス）に書き込むことができる。書込
制御部からのライトイネーブル信号によって、出力ハイ
ウェイに出されるべきセルのみを記録することによっ
て、複数本の入力ハイウェイと出力ハイウェイの切替
え、即ちスイッチングが行なわれる。

【０００８】従って、複数本の入力ハイウェイからのバ
ッファメモリへの記録の動作速度は複数本の入力ハイウ
ェイの個々のセル伝送速度以下でよい。即ち、従来のＡ
ＴＭスイッチに必要とされていた高速動作の回路を省い
て、スイッチを構成できる。また、上記の複数入力バッ
ファメモリを多重化回路としても用いることができる。
即ち、複数入力バッファメモリの入力ポートに入力ハイ
ウェイを接続し、複数入力バッファメモリの出力ポート
を出力ハイウェイに接続することにより、容易に多重化
回路を実現できる。

【０００９】

【実施例】以下、本発明の実施例を図を用いて説明す
る。図１は、本発明によるＡＴＭスイッチの一実施例の
構成を示すブロック図である。本実施例は、４本の入力
ハイウェイ１−１〜１−４と、入力ハイウェイ１−１〜
１−４の各セル信号の入力する４入力ポートを持ち、４
本の出力ハイウェイ３−１〜３−４それぞれに対応して
設けられた１出力ポートを持つバッファメモリ６−１〜
６−４と、バッファメモリ６−１〜６−４のそれぞれに
設けられた書込制御部７−１〜７−４、読出制御部８−
１〜８−４と、入力ハイウェイ１−１〜１−４のそれぞ
れに設けられ、セルに含まれる出力ハイウェイの識別番
号をそれぞれ書込制御部７−１〜７−４の伝達するヘッ
ダラッチ回路５−１〜５−４及びヘッダラッチ回路５−
１〜５−４に上記識別番号を取出すためのセルトップ信
号１０−１〜１０−４を用いてタイミング信号を発生す
るタイミング発生機９−１〜９−４を持つ。

【００１０】バッファメモリ６−１〜６−４は、上記４
本の入力ハイウェイ上から入力されるセルを同時に４入
力ＦＩＦＯメモリ内の異なる領域（アドレス）に書込む
ことができ、さらに、書込みと独立に読出しができる多
入力ＦＩＦＯメモリで構成されている。

【００１１】書込制御部７−１〜７−４は、後に、図５
で説明するように、ヘッダラッチ回路５−１〜５−４か
ら送られてきた各ハイウェイ上のセルの上記出力ＨＷＩ
Ｄを調べ、上記セルを４入力ＦＩＦＯメモリ６−１〜６
−４に書込むかどうか、即ち、出力ハイウェイ３−１〜
３−４に出力するかどうかを決定する。ＦＩＦＯメモリ
６−１〜６−４に書込む場合は、入力ポートに対応する
ライトイネーブル信号及びセルを書込べきアドレス発生
し、ＦＩＦＯメモリ６−１〜６−４に加える。

【００１２】図２は、上記実施例の入出力ハイウェイで
伝送されるセルの構造を示す。セル長は６４バイトであ
る。ＣＣＩＴＴ勧告によるセル長は５３バイトである
が、装置で用いる制御情報等をセルに持たせるため、ヘ
ッダとして１１バイトを加えている。上記ヘッダ部分に
は、セルが出力されるハイウェイの識別番号（出力ＨＷ
ＩＤ）が含まれている。

【００１３】図３は、本発明によるＡＴＭスイッチを使
用したＡＴＭ交換機の構成を示すブロック図である。Ａ
ＴＭスイッチ２３の入力ハイウェイ１−１〜１−４のそ
れぞれに受信側インターフェース部２１−１〜２１−４
が設けられ、各受信側インターフェース部は、受信部２
４−１〜２４−４及び受信部２４の出力のヘッダに含ま
れる転送先の制御情報を上記出力ＨＷＩＤに変換する出
力ＨＷＩＤ付加部２５−１〜２５−４が設けられてい
る。即ち、スイッチ部２３に入力される前に、セルのヘ
ッダ部分に出力ＨＷＩＤが書込まれる。ＡＴＭスイッチ
２３の出力ハイウェイ３−１〜３−４のそれぞれに送信
側インターフェース部２１−１〜２１−４が設けられ
る。送信側インターフェース部２１−１〜２１−４は、
上記出力ＨＷＩＤ等を除去し、伝送に適した信号形態
（ヘッダ等）に変換する送信部２６−１〜２６−４を持
つ。

【００１４】図４は、上記実施例における４入力ＦＩＦ
Ｏメモリ６−１の書込みのタイミングを示す図である。
図４では、４本の入力ハイウェイ１−１〜１−４から入
力されるセルの時間位相はそろって、入力ハイウェイ１
−１、１−２、１−４に出力ハイウェイ３−１に向かう
セルが到着している場合を示す。入力ハイウェイ１−３
には、無効なセル（例えば、他の出力ハイウェイに出力
されるセル）である。即ち本実施例では、入力ハイウェ
イ１−１、１−２、１−４上のセルを４入力ＦＩＦＯメ
モリ６−１に書き込む。このとき４入力ＦＩＦＯメモリ
６−１の入力イネーブル信号のうち、入力ハイウェイ１
−１、１−２、１−４に対応する入力イネーブル信号が
ＯＮになる。更に、入力ハイウェイ１−１、１−２、１
−４に対応する書込みアドレス信号は、連続した値（本
実施例の場合は、それぞれ３、４、５）が与えられる。
本実施例では、次の書き込み周期においても入力ハイウ
ェイ１−１、１−２、１−４から到着するセルを４入力
ＦＩＦＯメモリ６−１に書き込む。このとき、それぞれ
の入力ハイウェイから到着するセルに与えるアドレス
は、それぞれ６、７、８である。

【００１５】図５は、上記実施例における４入力ＦＩＦ
Ｏメモリ６及び書込制御部７の構成を示すブロック図で
ある。入力ハイウェイ１−１〜１−４から入力されるセ
ルは、それぞれ４入力ＦＩＦＯメモリ６の４つの入力ポ
ートＤｉ１、Ｄｉ２、Ｄｉ３及びＤｉ４を介して連続し
た領域に格納される。また、格納できるセルの数を最大
２５６とする。４入力ＦＩＦＯメモリ６は、４本の各入
力ポートＤｉ１、Ｄｉ２、Ｄｉ３及びＤｉ４を駆動する
書き込みイネーブル信号ＷＥ１、ＷＥ２、ＷＥ３及びＷ
Ｅ４、並び書き込みアドレスＷＡ１、ＷＡ２、ＷＡ３及
びＷＡ４を与えるポートを持つ（本図において、読み出
し側の構成は省かれている。）。

【００１６】書込制御部７は、ライトカウンタ７０と、
カウンタ７０の出力数値にそれぞれ１、２、３及び４を
加算する加算器７１、７２、７３及び７８と、カウンタ
７０の出力数値（線路６０）と加算器７１の出力数値
（線路６１）の一方を選択するセレクタ７４、カウンタ
７０の出力数値（線路６０）、加算器７１の出力数値
（線路６１）又は加算器７２の出力数値（線路６２）の
１つを選択するセレクタ７５、カウンタ７０の出力数値
（線路６０）、加算器７１の出力数値（線路６１）、加
算器７２の出力数値（線路６２）又は加算器７３の出力
数値（線路６３）の１つを選択するセレクタ７６、カウ
ンタ７０の出力数値、加算器７１、７２、７３、又は７
４の出力数値の１つを選択するセレクタ７７、イネーブ
ル信号ＷＥ１、ＷＥ２、ＷＥ３及びＷＥ４を入力し、セ
レクタ７４、７５、７６及び７７の駆動信号を発生する
セレクタ制御回路７９及びヘッダラッチ回路５−１、５
−２、５−３及び５−４からの出力ハイウェイ識別信号
を入力し、イネーブル信号ＷＥ１、ＷＥ２、ＷＥ３及び
ＷＥ４をつくるイネーブル信号発生回路８０を持つ。カ
ウンタ７０の出力数値、セレクタ７４、７５及び７６の
出力数値は、いずれも８ビットで表され、それぞれ入力
ポートＤｉ１、Ｄｉ２、Ｄｉ３及びＤｉ４に次に到着し
たセルを４入力ＦＩＦＯメモリ６のどの領域（アドレ
ス）に記憶するかを示す書き込みアドレスＷＡ１、ＷＡ
２、ＷＡ３及びＷＡ４を与える。

【００１７】図６は、図５の書込制御部７の動作を説明
するための表である。例えば、表の２行目は、入力ハイ
ウェイ１−４にのみセルが到着した場合、イネーブル信
号ＷＥ４のみがＯＮになり、セレクタ７６のみがカウン
タ７０の出力数値（線路６０）を選択し、書き込みアド
レスＷＡ４を発生し、ＦＩＦＯメモリ６に与える。ま
た、表の１３行目は、入力ハイウェイ１−１と１−２に
セルが到着した場合、イネーブル信号ＷＥ１とＷＥ２が
ＯＮになり、カウンタ７０の出力数値（線路６０）が書
き込みアドレスＷＡ１を、セレクタ７４が加算器７１の
出力数値（線路６１）を選択し、書き込みアドレスＷＡ
２を発生し、入力ＦＩＦＯメモリ６に与える。このよう
にして連続する値を書き込みアドレスとして４入力ＦＩ
ＦＯメモリ６に与える。

【００１８】セレクタ７４〜７６とイネーブル信号ＷＥ
１〜ＷＥ４により、各入力ハイウェイ１−１〜１−４か
ら同時に入力される複数のセルを連続するアドレスに記
憶する。また、セレクタ７７は、次のセル入力周期にお
いてカウンタの示すべきアドレス値を選択する。たとえ
ば、ある周期でｎ個（ｎは０以上で、かつ、入力ハイウ
ェイ数（本例では４）以下の整数）のセルを４入力ＦＩ
ＦＯメモリに記憶した場合は、セレクタ７７は、現状の
カウンタ値にｎを加えた値をカウンタ７０に記憶させ
る。

【００１９】図７は、本発明によるＡＴＭスイッチの他
の実施例の構成を示すブロック図である。本実施例はセ
ルを分割し（以下、分割されたセルの各々を分割セルと
略称）、分割セル単位に複数の分割セルスイッチ部でス
イッチングを行い、スイッチング終了後に各分割セルを
同一の出力ハイウェイ毎に結合する構成とした。同図に
おいて、入力ハイウェイ１−１〜１−４のそれぞれに対
して設けられたセル分割部３１−１〜３１−４で、セル
は８つに分割され、分割セル単位に８つの分割セルスイ
ッチ部３２−１〜３２−８でスイッチングが行なわれ
る。分割セルスイッチ部３２−１〜３２−８の出力はセ
ル結合部３３−１〜３３−４において結合されし、スイ
ッチングされたセル（６４バイト）として出力ハイウェ
イ３−１〜３−４に出力される。

【００２０】図８はセル分割部における分割前のセルの
構造と分割後のセルの構造を示す。入力ハイウェイ１−
１上のセル、即ちセル分割前のセルは、（ａ）に示すよ
うに、図２と同様６４バイトである。６４バイトのセル
は、セル分割部３１−１において、１×８バイトの８個
の分割セルに分割され、（ｂ）のようになる。分割セル
のそれぞれにも出力ハイウェイの識別番号を含むヘッダ
が付加されている。出力ハイウェイの識別番号の書き込
みはセル分割部３１−１において行われる。各分割セル
のヘッダは、同一の出力ハイウェイ識別番号を持つ。セ
ル分割部３１−１から出力された８つの分割セルは、そ
れぞれ分割セルスイッチ部３２−１〜３２−８へ入力さ
れる。セル分割部３１−２〜３１−４についても同様で
ある。

【００２１】図９は、分割セルスイッチ部３２の一実施
例の構造を示す。分割セルスイッチ部３２の構成は基本
的には図１のＡＴＭスイッチと同じである。同図におい
て、４つの入力線４１−１〜４１−４にはそれぞえれ図
５の分割セル部３１−１〜３１−４からの分割セルが加
えられる。入力線４２−１〜４２−４にそれぞれ接続さ
れる４入力ＦＩＦＯメモリ５４−１〜５４−４は、４つ
の入力ポートを持つ複数入力ＦＩＦＯメモリであり、上
記４本の入力線４１−１〜４１−４から入力される分割
セルを同時に４入力ＦＩＦＯメモリ５４−１〜５４−４
内の異なる領域（アドレス）に書き込むこと、さらに、
読み出すことを独立に行う。

【００２２】ヘッダラッチ部５２−１〜５２−４は、各
々の属する入力線４１−１〜４１−４から入力される分
割セルのヘッダ部分をラッチし、それぞれ書込制御部５
５−１〜５５−４に伝達する。書込制御部５５−１〜５
５−４は、ヘッダラッチ部５２−１〜５２−４から送ら
れてきた分割セルのヘッダを調べ、４本の入力線４１−
１〜４１−４上の分割セルを４入力ＦＩＦＯメモリ５４
−１〜５４−４に書き込むかどうか、即ち、出力線４３
−１〜４３−４に出力するかどうかを決定する。４入力
ＦＩＦＯメモリ５４−１〜５４−４に書き込む場合は、
上記入力線４１−１〜４１−４に対応する書き込みイネ
ーブル信号をＯＮにする。

【００２３】図１０は、書込制御部５５の動作説明のた
めのタイミングチャートを示す。４本の入力線４１−１
〜４１−４上の分割セルの時間位相はそろっている。図
１０では、入力線４１−１、４１−２、４１−４に出力
ハイウェイ４３−１に向かう分割セルが到着している。
入力線４１−３には、無効な分割セルが到着している。
即ち、本実施例では、入力線４１−１、４１−２、４１
−４から入力される分割セルを４入力ＦＩＦＯメモリ５
４−１に書き込む。このとき４入力ＦＩＦＯメモリ５４
−１の入力イネーブル信号のうち、入力線４１−１、４
１−２、４１−４に対応する信号がＯＮになる。さら
に、入力線４１−１、４１−２、４１−４に対応する書
込みアドレス信号は、連続した値（本実施例の場合は、
それぞれ３、４、５）が与えられる。本実施例では、次
の書き込み周期においても入力線４１−１、４１−２、
４１−４から到着する分割セルを４入力ＦＩＦＯメモリ
５４−１に書き込む。このとき、それぞれの入力線４１
−１、４１−２、４１−４から到着する分割セルに与え
るアドレスは、それぞれ６、７、８である。書込制御部
５５は図５に示した回路と同様の回路で実現される。

【００２４】４入力ＦＩＦＯメモリ５４−１〜５４−４
の出力ポートから出力された分割セルは、それぞれ出力
線４３−１〜４３−４を介して図７に示すセル結合部３
３−１〜３３−４において結合される。結合後のセルの
構造は、図７に示す分割前のセルの構造と同じで、更に
ハイウエイの伝送に適したヘッダに変換され、出力ハイ
ウエイ３−１〜３−４で伝送される。

【００２５】上記実施例はＡＴＭスイッチについて説明
したが、本発明は多重化回路を構成できる。即ち、図１
のＡＴＭスイッチの構成において、出力ハイウエイ３−
１〜３−４を単一とし、単一の出力ハイウエイ３に対応
する４入力ＦＩＦＯメモリ６、書込制御部７及び読出制
御部８を設ければよい。多重化回路の場合、図３の受信
インターフェース２１−１〜２１−４の出力ハイウエイ
の識別番号付加部２５−１〜２５−４は不要となる。

【００２６】上記実施例は、説明の便宜上、４入力ハイ
ウエイ、４入力ポートのＦＩＦＯメモリについて説明し
たが、本発明は上記実施例に限定されるものではない。
例えば入力ハイウエイの数とメモリの入力ポート数が一
致しなくてもよい。

【００２７】

【発明の効果】従来のスイッチに必要であった多重化手
段を省くことが可能になり、その結果、動作速度の上昇
を引き起こすことなくため消費電力の低減化を図ること
ができる。

【図面の簡単な説明】

【図１】本発明によるＡＴＭスイッチの第１の実施例の
構成を示す図

【図２】本発明の第１の実施例にもちいるセルの構造を
示す図

【図３】本発明によるＡＴＭスイッチを用いたＡＴＭ交
換機の全体構成を示す図

【図４】本発明によるＡＴＭスイッチの第１の実施例に
おける４入力ＦＩＦＯメモリへの書き込みタイミングを
示す図

【図５】本発明によるＡＴＭスイッチの第１の実施例に
おける書き込み制御部の構成図

【図６】図５の書き込み制御部の動作説明のための図

【図７】本発明によるＡＴＭスイッチの第２の実施例の
構成を示す図

【図８】本発明の第２の実施例にもちいるセルの構造を
示す図

【図９】本発明によるＡＴＭスイッチの第２の実施例に
おける分割セルスイッチ部の構成を示す図

【図１０】本発明によるＡＴＭスイッチの第２の実施例
における４入力ＦＩＦＯメモリへの書き込みタイミング
を示す図

【図１１】従来のＡＴＭスイッチ部の構成を示す図

【図１２】従来のＡＴＭスイッチの多重化部における多
重化前後のセルの状態を示す図

【符号の説明】

１−１〜１−４：入力ハイウェイ、２−１〜２−
４：ハイウェイ、３−１〜３−４：出力ハイウェイ、
５−１〜５−４：ヘッダラッチ部、６，６−１〜６−
４：ＦＩＦＯメモリ、７，７−１〜７−４：書込制御
部、８−１〜８−４：読出制御部、９：タイミ
ング生成部、９−１〜９−４：タイミング生成部、１
０−１〜１０−４：セルの先頭信号１２−１〜１２−
４：ＦＩＦＯメモリ、１３−１〜１３−４：書込制御
部、１４−１〜１４−４：読出制御部、１５：多重
化部、２１−１〜２１−４：受信側インターフェース、
２２−１〜２２−４：送信側インターフェース、２３：
スイッチ、２４−１〜２４−４：
受信部、２５−１〜２５−４：出力ＨＷＩＤ付加部、
２６−１〜２６−４：送信部、３１−１〜３１−４：セ
ル分割部、３２−１〜３２−４：分割セルスイッチ部、
３３−１〜３３−４：セル結合部、８−１〜８−
４：読出制御部、４１−１〜４１−４：分割セルスイッ
チ部の入力線路、４３−１〜４３−４：分割セルスイッ
チ部の出力線路、４４−１〜４４−４：分割セルの先頭
を示す信号（分割セルトップ信号）、５２−１〜５２−
４：ヘッダラッチ部、５３−１〜５３−４：タイミング
生成部、５４−１〜５４−４：ＦＩＦＯメモリ、５５−
１〜５５−４：書き込み制御部、５６−１〜５６−４：
読出制御部、６０：カウンタ７０の出力、７０：カ
ウンタ、７１：加算器（１を加え
る）、７２：加算器（２を加える）、７３：加
算器（３を加える）、７４：セレクタ、
７５：セレクタ、７６：セレクタ、
７７：セレクタ、７８：加算器（４を加え
る）、７９：セレクタ制御部。

Claims

【特許請求の範囲】

【請求項１】複数本の入力ハイウェイと複数本の出力ハ
イウェイの間においてセルを交換するＡＴＭスイッチに
おいて、上記複数本の出力ハイウェイに対応して設けら
れ、複数の入力ポートをもち、かつ、上記複数の入力ポ
ートの各々が独立に書き込み可能な複数個のバッファメ
モリと、上記複数本の入力ハイウェイのそれぞれに設け
らられた複数のヘッダラッチ部と、上記複数のヘッダラ
ッチ部の出力を用いて上記複数個のバッファメモリの複
数の入力ポートからのセル信号の書き込みを制御する書
込制御部と、上記複数個のバッファメモリのそれぞれに
対応して設けられ、バッファメモリの出力ポートからの
セルの読出し制御を行なう読出し制御部とを持ち、上記
複数個のバッフメモリのそれぞれの上記複数の入力ポー
トが上記複数本の入力ハイウェイの各々に接続され、上
記複数個のバッファメモリのそれぞれの出力ポートが対
応する上記複数本の出力ハイウェイに接続されて構成さ
れたことを特徴とするＡＴＭスイッチ。
【請求項２】請求項１記載のＡＴＭスイッチにおいて、
上記書込制御部は、上記複数本の入力ハイウェイから得
られたセルのヘッダを入力とし、各入力ポートごとに書
き込みイネーブル信号と書き込みアドレス信号を発生
し、上記複数入力ハイウェイから入力される複数のセル
のうち、上記複数個のバッファメモリの各々に対応する
出力ハイウェイに出力するセルに対してのみ上記書き込
みイネーブル信号をオンにし、かつ、上記複数の入力ポ
ートからバッファメモリに書き込むセルを連続する領域
に記憶するアドレス信号を発生する手段をもつことを特
徴とするＡＴＭスイッチ。
【請求項３】請求項１記載のＡＴＭスイッチにおいて、
上記複数本の入力ハイウェイのそれぞれに、受信セルの
ヘッダから出力すべき出力ハイウェイの識別番号を作り
上記受信セルに付加する手段を持つことを特徴とするＡ
ＴＭスイッチ。
【請求項４】複数本の入力ハイウェイと複数本の出力ハ
イウェイの間においてセルを交換するＡＴＭスイッチに
おいて、上記複数本の入力ハイウェイのそれぞれに設
けられ、ＡＴＭセルを一定バイト数の分割セルに分割す
る複数のセル分割部と、上記複数のセル分割部から分割
セルを入力とする複数の分割セルスイッチ部と、上記複
数の分割セルスイッチ部の出力分割セルの中で同一出力
ハイウェイに伝送すべき出力分割セルを結合し複数本の
出力ハイウェイの中で対応する出力ハイウェイに出力す
る複数のセル結合部とをもち、上記複数の分割セルスイ
ッチ部のそれぞれは、上記複数の出力ハイウェイに対応
して設けられ、複数の入力ポートをもち、かつ、上記複
数の入力ポートの各々の入力ポートが独立に書き込み可
能な複数個のバッファメモリと、上記複数のセル分割部
から分割セルを上記複数の入力ポートに入力する入力線
のそれぞれに設けられた複数のヘッダラッチ部と、上記
複数のヘッダラッチ部の出力を用いて上記複数個のバッ
ファメモリの複数の入力ポートからのセル信号の書き込
みを制御する書込制御部と、上記複数個のバッファメモ
リのそれぞれに対応して設けられ、バッファメモリの出
力ポートからのセルの読出し制御を行なう読出し制御部
と、上記複数個のバッファメモリのそれぞれの出力ポー
トが対応する上記複数のセル結合部に接続される出力線
とをもつことを特徴とするＡＴＭスイッチ。
【請求項５】請求項４記載のＡＴＭスイッチにおいて、
上記書込制御部は、各入力ポートごとに書き込みイネー
ブル信号と書き込みアドレス信号を発生し、上記複数の
セル分割部から分割セルを入力とする複数の分割セルの
うち、上記複数個のバッファメモリに対応する出力ハイ
ウェイに出力する分割セルに対してのみ上記書き込みイ
ネーブル信号をオンにし、かつ、上記複数の入力ポート
からバッファメモリに書き込むセルを連続する領域に記
憶するアドレス信号を発生する手段をもつことを特徴と
するＡＴＭスイッチ。
【請求項６】請求項４記載のＡＴＭスイッチにおいて、
複数のセル分割部のそれぞれが分割セルの各々に同一の
出力ハイウェイの識別番号を付加する手段をもつことを
特徴とするＡＴＭスイッチ。
【請求項７】請求項１、２、３、４、５又は６記載のＡ
ＴＭスイッチにおいて、上記書込制御部のアドレス信号
を発生する手段が、メモリと、上記メモリの出力に互い
に異なる整数値を加える複数の加算器と、上記メモリの
出力と上記複数の加算器の出力のうちから任意の１つを
選択する上記バッファメモリの各書き込みアドレス入力
端子ごとに設けられた複数のセレクタと、上記セレクタ
の対応する上記バッファメモリの書き込みアドレス入力
端子に上記複数の入力ハイウェイ又は上記複数のセル分
割から同時に入力されるセル又は分割セルのうち、上記
バッファメモリに書き込む複数のセル又は分割セルに対
して与える書き込みアドレスが連続した値となるよう
に、上記複数のセレクタを駆動するセレクタ制御手段と
をもつことを特徴とするＡＴＭスイッチ。
【請求項８】請求項７記載のＡＴＭスイッチにおいて、
上記バッファメモリの書き込みアドレス入力端子のうち
の１つに、上記メモリの出力が直接与えられることを特
徴とするＡＴＭスイッチ。
【請求項９】請求項７又は８記載のＡＴＭスイッチにお
いて、上記書き込みアドレス発生に用いるメモリが、カ
ウンタで構成されたことを特徴とするＡＴＭスイッチ。
【請求項１０】請求項１から９記載のいずれかのＡＴＭ
スイッチにおいて、上記バッファメモリの各入力ポート
から入力されるセル又は分割セルの時間位相がそろって
いることを特徴とするＡＴＭスイッチ。
【請求項１１】請求項１から１０記載のいずれかのＡＴ
Ｍスイッチにおいて、上記バッファメモリは、ＦＩＦＯ
メモリであることを特徴とするＡＴＭスイッチ。
【請求項１２】ＡＴＭセルが伝送される複数の入力ハイ
ウェイと、上記複数の入力ハイウェイからのセルが加え
られる複数の入力ポートをもち、かつ、上記複数の入力
ポートの各々の入力ポートが独立に書き込み可能な複数
個のバッファメモリと、上記複数本の入力ハイウェイの
それぞれに設けらられた複数のヘッダラッチ部と、上記
複数のヘッダラッチ部の出力を用いて上記複数個のバッ
ファメモリの複数の入力ポートからのセル信号の書き込
みを制御する書込制御部と、上記複数個のバッファメモ
リのそれぞれの出力ポートからのセルを出力ハイウエイ
に読出し制御を行なう読出制御部とをもつことを特徴と
するＡＴＭセルの多重化回路。
【請求項１３】請求項１２記載の多重化回路において、
上記バッファメモリがＦＩＦＯメモリであることを特徴
とするATMセル多重化回路。