JPH06253568A - 基準信号発生装置 - Google Patents
基準信号発生装置Info
- Publication number
- JPH06253568A JPH06253568A JP5042820A JP4282093A JPH06253568A JP H06253568 A JPH06253568 A JP H06253568A JP 5042820 A JP5042820 A JP 5042820A JP 4282093 A JP4282093 A JP 4282093A JP H06253568 A JPH06253568 A JP H06253568A
- Authority
- JP
- Japan
- Prior art keywords
- reference signal
- data
- counter
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/467—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven
- G11B15/4671—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling simultaneously the speed of the tape and the speed of the rotating head
- G11B15/4672—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling simultaneously the speed of the tape and the speed of the rotating head with provision for information tracking
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/20—Driving; Starting; Stopping; Control thereof
- G11B19/28—Speed controlling, regulating, or indicating
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/18—Controlling the angular speed together with angular position or phase
- H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Electric Motors In General (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】基準信号を発生するタイマーの分解能を向上さ
せる基準信号発生装置を提供することを目的とする。 【構成】入力データＤＡＴＡの上位ビットｎ１のデータ
Ｄn1によって繰り返し基準信号Ｆrを出力するダウンカ
ウンター３と、ダウンカウンター３からのオーバーフロ
ー出力信号ＲＩＰＰＬＥ ＣＬＫをカウントするカウン
ター４と、カウンター４の出力信号Ｄn3と入力データＤ
ＡＴＡの下位ビットｎ２のデータＤn2とをデコードする
デコーダ６と、デコーダ６の出力パルスＤＥＣ Ｐと基
本クロック信号ＣＬＫ０との論理積をとるアンド回路１
とからなる。
せる基準信号発生装置を提供することを目的とする。 【構成】入力データＤＡＴＡの上位ビットｎ１のデータ
Ｄn1によって繰り返し基準信号Ｆrを出力するダウンカ
ウンター３と、ダウンカウンター３からのオーバーフロ
ー出力信号ＲＩＰＰＬＥ ＣＬＫをカウントするカウン
ター４と、カウンター４の出力信号Ｄn3と入力データＤ
ＡＴＡの下位ビットｎ２のデータＤn2とをデコードする
デコーダ６と、デコーダ６の出力パルスＤＥＣ Ｐと基
本クロック信号ＣＬＫ０との論理積をとるアンド回路１
とからなる。
Description
【０００１】
【産業上の利用分野】本発明は、モータ制御装置等に使
用して好適な基準信号発生装置に関するものである。
用して好適な基準信号発生装置に関するものである。
【０００２】
【従来の技術】従来、モータ制御装置として図５に示す
ようなものがある。図５において、１０１は制御信号を
送るＣＰＵを示し、タイマー１０２はＣＰＵ１０１から
の制御信号に基づきクロック信号ＣＬＫによる基準信号
Ｆr を発生させる。モータ１０５の回転数を回転検出器
１０６で検出し、分周器１０８で分周し、位相検波器１
０３で基準信号Ｆr との位相差を検出して位相ループを
形成する。同様にモータ１０５の回転数を回転検出器１
０６で検出し、速度検出部１０７で速度を検出し、加算
器１０９で位相検波器１０３の出力とを加算し、アンプ
１０４で増幅して速度ループを形成する。
ようなものがある。図５において、１０１は制御信号を
送るＣＰＵを示し、タイマー１０２はＣＰＵ１０１から
の制御信号に基づきクロック信号ＣＬＫによる基準信号
Ｆr を発生させる。モータ１０５の回転数を回転検出器
１０６で検出し、分周器１０８で分周し、位相検波器１
０３で基準信号Ｆr との位相差を検出して位相ループを
形成する。同様にモータ１０５の回転数を回転検出器１
０６で検出し、速度検出部１０７で速度を検出し、加算
器１０９で位相検波器１０３の出力とを加算し、アンプ
１０４で増幅して速度ループを形成する。
【０００３】このようなモータ制御装置は、速度ループ
と位相ループによって、基準信号Ｆ rに同期するように
モータの回転を制御をするものである。タイマー１０２
のように基準信号を発生させる基準信号発生装置は、図
６のように構成されていて、ＣＰＵ１０１からの制御信
号の上位ビットｎ１と下位ビットｎ２とをラッチ１１２
でラッチし、このビット数ｎ１＋ｎ２と同じカウンター
段数のカウンター１１３でダウンカウントを繰り返し、
そのオーバーフロー出力信号ＲＩＰＰＬＥ ＣＬＫをフ
リップフロップからなる分周器１１４で１／２に分周し
て、基準信号Ｆrを出力する。
と位相ループによって、基準信号Ｆ rに同期するように
モータの回転を制御をするものである。タイマー１０２
のように基準信号を発生させる基準信号発生装置は、図
６のように構成されていて、ＣＰＵ１０１からの制御信
号の上位ビットｎ１と下位ビットｎ２とをラッチ１１２
でラッチし、このビット数ｎ１＋ｎ２と同じカウンター
段数のカウンター１１３でダウンカウントを繰り返し、
そのオーバーフロー出力信号ＲＩＰＰＬＥ ＣＬＫをフ
リップフロップからなる分周器１１４で１／２に分周し
て、基準信号Ｆrを出力する。
【０００４】
【発明が解決しようとする課題】このように、上述した
従来のモータ制御装置では、回転速度を広い範囲で制御
する場合、タイマー１０２から出力される基準信号Ｆr
も、広範囲で可変する必要があるが、タイマー１０２は
ＣＰＵ１０１からの速度データによってダウンカウント
を繰り返して基準信号Ｆrを出力するので、例えば、速
度データが、Ｎ＝１００の時のタイマー出力に対し、Ｎ
＝９９の時のタイマー出力の周波数比は１となり、これ
に対してＮ＝１０の時のタイマー出力とＮ＝９の時のタ
イマー出力の周波数比は１０ となる。
従来のモータ制御装置では、回転速度を広い範囲で制御
する場合、タイマー１０２から出力される基準信号Ｆr
も、広範囲で可変する必要があるが、タイマー１０２は
ＣＰＵ１０１からの速度データによってダウンカウント
を繰り返して基準信号Ｆrを出力するので、例えば、速
度データが、Ｎ＝１００の時のタイマー出力に対し、Ｎ
＝９９の時のタイマー出力の周波数比は１となり、これ
に対してＮ＝１０の時のタイマー出力とＮ＝９の時のタ
イマー出力の周波数比は１０ となる。
【０００５】このように、ＣＰＵ１０１からの速度デー
タが小さくなるほど、出力される基準信号Ｆrの変化率
が大きくなり、モータ速度の制御分解能が低下する。こ
のタイマー１０２の分解能を上げるには、図６に示した
基準信号発生装置のカウンター１１３の段数を増やすこ
とによって解決できるが、この場合、同じ基準信号Ｆ r
を出力するには、カウンター１１３の入力クロック信号
ＣＬＫ００も増加する必要がある。従って、タイマー１
０２の分解能を上げていくと、カウンター１１３の最大
動作周波数の限界が生じ、この限界によって、そのタイ
マー１０２の構成に限界が生じるという不都合があっ
た。本発明はかかる点に鑑みてなされたもので、モータ
制御のための基準信号を発生するタイマーの分解能を向
上させる基準信号発生装置を提供することを目的とする
ものである。
タが小さくなるほど、出力される基準信号Ｆrの変化率
が大きくなり、モータ速度の制御分解能が低下する。こ
のタイマー１０２の分解能を上げるには、図６に示した
基準信号発生装置のカウンター１１３の段数を増やすこ
とによって解決できるが、この場合、同じ基準信号Ｆ r
を出力するには、カウンター１１３の入力クロック信号
ＣＬＫ００も増加する必要がある。従って、タイマー１
０２の分解能を上げていくと、カウンター１１３の最大
動作周波数の限界が生じ、この限界によって、そのタイ
マー１０２の構成に限界が生じるという不都合があっ
た。本発明はかかる点に鑑みてなされたもので、モータ
制御のための基準信号を発生するタイマーの分解能を向
上させる基準信号発生装置を提供することを目的とする
ものである。
【０００６】
【課題を解決するための手段】本発明の基準信号発生装
置は例えば図１に示す如く、入力データＤＡＴＡの上位
ビットｎ１のデータＤn1によって繰り返し基準信号Ｆr
を出力するダウンカウンター３と、ダウンカウンター３
からのオーバーフロー出力信号ＲＩＰＰＬＥＣＬＫをカ
ウントするカウンター４と、カウンター４の出力信号Ｄ
n3と入力データＤＡＴＡの下位ビットｎ２のデータＤn2
とをデコードするデコーダ６と、デコーダ６の出力信号
ＤＥＣ Ｐと基本クロック信号ＣＬＫ０との論理積をと
るアンド回路１とからなり、アンド回路１の出力信号Ｃ
ＬＫ２をダウンカウンター３にクロック信号として入力
して、ダウンカウンター３に入力するクロックパルスを
間引くようにしたものである。
置は例えば図１に示す如く、入力データＤＡＴＡの上位
ビットｎ１のデータＤn1によって繰り返し基準信号Ｆr
を出力するダウンカウンター３と、ダウンカウンター３
からのオーバーフロー出力信号ＲＩＰＰＬＥＣＬＫをカ
ウントするカウンター４と、カウンター４の出力信号Ｄ
n3と入力データＤＡＴＡの下位ビットｎ２のデータＤn2
とをデコードするデコーダ６と、デコーダ６の出力信号
ＤＥＣ Ｐと基本クロック信号ＣＬＫ０との論理積をと
るアンド回路１とからなり、アンド回路１の出力信号Ｃ
ＬＫ２をダウンカウンター３にクロック信号として入力
して、ダウンカウンター３に入力するクロックパルスを
間引くようにしたものである。
【０００７】また、本発明の基準信号発生装置は、例え
ば図１に示す如く、入力データＤＡＴＡの下位ビットｎ
２のデータＤn2はＣＰＵ１０１から供給されるものであ
る。また、本発明の基準信号発生装置は、例えば図１に
示す如く、ダウンカウンター３からのオーバーフロー出
力信号ＲＩＰＰＬＥ ＣＬＫをカウントするカウンター
４は、入力データＤＡＴＡの下位ビットｎ２のデータＤ
n2と同じビット数で構成するものである。
ば図１に示す如く、入力データＤＡＴＡの下位ビットｎ
２のデータＤn2はＣＰＵ１０１から供給されるものであ
る。また、本発明の基準信号発生装置は、例えば図１に
示す如く、ダウンカウンター３からのオーバーフロー出
力信号ＲＩＰＰＬＥ ＣＬＫをカウントするカウンター
４は、入力データＤＡＴＡの下位ビットｎ２のデータＤ
n2と同じビット数で構成するものである。
【０００８】
【作用】上述せる本発明によれば、カウンター３の１回
のオーバーフローに対し、基本クロック信号ＣＬＫ０か
ら最大１パルスの間引きを行うことができるので、基準
信号Ｆrを発生させるカウンター３はｎ１ビットで構成
しても、ｎ１＋ｎ２ビットの分解能が得られ、従来より
１／２n2倍のクロックで動作させることができ、最大動
作周波数を２n2倍に改善することができる。
のオーバーフローに対し、基本クロック信号ＣＬＫ０か
ら最大１パルスの間引きを行うことができるので、基準
信号Ｆrを発生させるカウンター３はｎ１ビットで構成
しても、ｎ１＋ｎ２ビットの分解能が得られ、従来より
１／２n2倍のクロックで動作させることができ、最大動
作周波数を２n2倍に改善することができる。
【０００９】
【実施例】以下に、図１乃至図３を参照して本発明の基
準信号発生装置の一実施例について詳細に説明する。図
１において、基本クロック信号入力端子ＣＬ０に基本ク
ロック信号ＣＬＫ０を入力し、ＣＰＵ１０１からデータ
入力端子ＤＡに入力データＤＡＴＡを入力し、アンド回
路１の一方の入力端子に基本クロック信号ＣＬＫ０を入
力し、ラッチ２に入力データＤＡＴＡの上位ビットｎ１
のデータＤn1を入力する。ダウンカウンター３のＤＡＴ
Ａ ＩＮ入力端子にはラッチ回路２の出力信号を入力
し、ダウンカウンター３のＤＯＷＮ入力端子にはアンド
回路１の出力信号ＣＬＫ２を入力する。
準信号発生装置の一実施例について詳細に説明する。図
１において、基本クロック信号入力端子ＣＬ０に基本ク
ロック信号ＣＬＫ０を入力し、ＣＰＵ１０１からデータ
入力端子ＤＡに入力データＤＡＴＡを入力し、アンド回
路１の一方の入力端子に基本クロック信号ＣＬＫ０を入
力し、ラッチ２に入力データＤＡＴＡの上位ビットｎ１
のデータＤn1を入力する。ダウンカウンター３のＤＡＴ
Ａ ＩＮ入力端子にはラッチ回路２の出力信号を入力
し、ダウンカウンター３のＤＯＷＮ入力端子にはアンド
回路１の出力信号ＣＬＫ２を入力する。
【００１０】ダウンカウンター３のオーバーフロー出力
信号ＲＩＰＰＬＥ ＣＬＫはダウンカウンター３のＬＯ
ＡＤ入力端子に入力される一方、カウンター４のＣＬＫ
入力端子に入力され、カウンター４の出力信号がデコー
ダ６の一方の入力端子に入力される。デコーダ６の出力
信号はアンド回路１の他方の入力端子に入力される。入
力データＤＡＴＡの下位ビットｎ２のデータＤn2はラッ
チ５に入力され、ラッチ５の出力信号はデコーダ６の他
方の入力端子に入力される。ダウンカウンター３のオー
バーフロー出力信号ＲＩＰＰＬＥ ＣＬＫは分周器７で
２分の１に分周されて基準信号Ｆrを出力する。
信号ＲＩＰＰＬＥ ＣＬＫはダウンカウンター３のＬＯ
ＡＤ入力端子に入力される一方、カウンター４のＣＬＫ
入力端子に入力され、カウンター４の出力信号がデコー
ダ６の一方の入力端子に入力される。デコーダ６の出力
信号はアンド回路１の他方の入力端子に入力される。入
力データＤＡＴＡの下位ビットｎ２のデータＤn2はラッ
チ５に入力され、ラッチ５の出力信号はデコーダ６の他
方の入力端子に入力される。ダウンカウンター３のオー
バーフロー出力信号ＲＩＰＰＬＥ ＣＬＫは分周器７で
２分の１に分周されて基準信号Ｆrを出力する。
【００１１】このような基準信号発生装置は、上位ビッ
トｎ１のデータＤn1はラッチ２に、下位ビットｎ２のデ
ータＤn2はラッチ５にそれぞれラッチされる。ダウンカ
ウンター３はｎ１ビットで構成され、そのデータＤn1に
よってダウンカウントを繰り返す。このオーバーフロー
出力信号ＲＩＰＰＬＥ ＣＬＫを分周器７で１／２カウ
ントして、基準信号Ｆrとして出力する。さらにオーバ
ーフロー出力信号ＲＩＰＰＬＥ ＣＬＫをカウンター４
でカウントして、Ｄn3をデコーダ６に出力する。Ｄn3と
下位ビットｎ２のデータＤn2とを比較してその条件によ
って、ダウンカウンター３へのクロックを間引くための
パルスＤＥＣ Ｐをデコーダ６から出力する。
トｎ１のデータＤn1はラッチ２に、下位ビットｎ２のデ
ータＤn2はラッチ５にそれぞれラッチされる。ダウンカ
ウンター３はｎ１ビットで構成され、そのデータＤn1に
よってダウンカウントを繰り返す。このオーバーフロー
出力信号ＲＩＰＰＬＥ ＣＬＫを分周器７で１／２カウ
ントして、基準信号Ｆrとして出力する。さらにオーバ
ーフロー出力信号ＲＩＰＰＬＥ ＣＬＫをカウンター４
でカウントして、Ｄn3をデコーダ６に出力する。Ｄn3と
下位ビットｎ２のデータＤn2とを比較してその条件によ
って、ダウンカウンター３へのクロックを間引くための
パルスＤＥＣ Ｐをデコーダ６から出力する。
【００１２】パルスＤＥＣ ＰとＣＬＫ０をアンド回路
１に入力して、ダウンカウンター３のクロック信号ＣＬ
Ｋ２を作成し、ダウンカウンター３のダウン入力端子に
入力することにより、ダウンカウンター３の１回のオー
バーフローに対し、基本クロック信号ＣＬＫ０から最大
１パルスの間引きを行うことができる。
１に入力して、ダウンカウンター３のクロック信号ＣＬ
Ｋ２を作成し、ダウンカウンター３のダウン入力端子に
入力することにより、ダウンカウンター３の１回のオー
バーフローに対し、基本クロック信号ＣＬＫ０から最大
１パルスの間引きを行うことができる。
【００１３】これにより、基本サイクルを発生させるダ
ウンカウンター３はｎ１で構成しても、ｎ１＋ｎ２ビッ
トの分解能が得られる。したがって、同じ基準信号を出
力するのに、図６に示した従来の基準信号発生装置に比
べて、１／２n2のクロックで動作させることができる。
これにより、カウンターとしての最大動作周波数を２ n2
倍に改善したことになる。
ウンカウンター３はｎ１で構成しても、ｎ１＋ｎ２ビッ
トの分解能が得られる。したがって、同じ基準信号を出
力するのに、図６に示した従来の基準信号発生装置に比
べて、１／２n2のクロックで動作させることができる。
これにより、カウンターとしての最大動作周波数を２ n2
倍に改善したことになる。
【００１４】下位ビットｎ２＝２とすると、図２に示す
ように、基準信号Ｆr のＰＡ部分においては、下位ビッ
トｎ２のデータＤn2＝０であるとき、デコーダ６からの
パルスＤＥＣ Ｐは出力されない。このとき基本クロッ
ク信号ＣＬＫ０の間引きは行われず、ＣＬＫ０＝ＣＬＫ
２である。したがって、基準信号Ｆr は上位ビットデー
タＤn1によってダウンカウントされた信号が出力され
る。そのパルス幅ＴＡは基本クロック信号ＣＬＫ０の周
期をＴ0 とすると、ＴＡ＝Ｄn1・Ｔ0 となる。
ように、基準信号Ｆr のＰＡ部分においては、下位ビッ
トｎ２のデータＤn2＝０であるとき、デコーダ６からの
パルスＤＥＣ Ｐは出力されない。このとき基本クロッ
ク信号ＣＬＫ０の間引きは行われず、ＣＬＫ０＝ＣＬＫ
２である。したがって、基準信号Ｆr は上位ビットデー
タＤn1によってダウンカウントされた信号が出力され
る。そのパルス幅ＴＡは基本クロック信号ＣＬＫ０の周
期をＴ0 とすると、ＴＡ＝Ｄn1・Ｔ0 となる。
【００１５】基準信号ＦrのＰＢ部分においては、上位
ビットのデータＤn1が同じで、下位ビットのデータＤn2
＝ｎのデータが入力されると、このデータとカウンター
４の出力Ｄn3との条件によって、ダウンカウンター３の
オーバーフロー１回につき１度のパルスＤＥＣ Ｐがデ
コーダ６から出力される。
ビットのデータＤn1が同じで、下位ビットのデータＤn2
＝ｎのデータが入力されると、このデータとカウンター
４の出力Ｄn3との条件によって、ダウンカウンター３の
オーバーフロー１回につき１度のパルスＤＥＣ Ｐがデ
コーダ６から出力される。
【００１６】デコーダ６の出力パルスＤＥＣ Ｐと基本
クロック信号ＣＬＫ０をアンド回路１に入力するので、
基本クロック信号ＣＬＫ０のパルス列から１パルスだけ
カットされて、ＣＬＫ２としてアンド回路２から出力さ
れる。しかし、ダウンカウンター３の繰り返しデータＤ
n1はＰＡ部分の動作の時と同じデータなので、その時の
ＰＢ部分の出力パルスは時間的に１パルスだけ延びるこ
とになる。よって、ＴＢ＝（Ｄn1＋１）・Ｔ0 となり、
結果として、Ｄn1のデータがプラス１されたことにな
る。
クロック信号ＣＬＫ０をアンド回路１に入力するので、
基本クロック信号ＣＬＫ０のパルス列から１パルスだけ
カットされて、ＣＬＫ２としてアンド回路２から出力さ
れる。しかし、ダウンカウンター３の繰り返しデータＤ
n1はＰＡ部分の動作の時と同じデータなので、その時の
ＰＢ部分の出力パルスは時間的に１パルスだけ延びるこ
とになる。よって、ＴＢ＝（Ｄn1＋１）・Ｔ0 となり、
結果として、Ｄn1のデータがプラス１されたことにな
る。
【００１７】次に図３において、パルスＤＥＣ Ｐを出
力するデコーダ６の条件を説明する。下位ビットのデー
タがＤn2＝０のとき、デコーダ６の出力パルスＤＥＣ
Ｐは出力されないので、基準信号はＤn1のデータだけに
よる。パルス幅ＴＡの信号がＰ１，Ｐ２，・・・Ｐｎと
連続して出力される。
力するデコーダ６の条件を説明する。下位ビットのデー
タがＤn2＝０のとき、デコーダ６の出力パルスＤＥＣ
Ｐは出力されないので、基準信号はＤn1のデータだけに
よる。パルス幅ＴＡの信号がＰ１，Ｐ２，・・・Ｐｎと
連続して出力される。
【００１８】次にＤn1のデータが同じで、下位ビットの
データＤn2＝１が入力されると、下位ビットｎ２＝２ビ
ットなので、Ｐ１〜Ｐ４までの４サイクル中のＰ４のと
きだけ、デコーダ６の出力パルスＤＥＣ Ｐが出力され
る。Ｐ１〜Ｐ３まではパルス幅ＴＡ、Ｐ４のときだけＴ
Ｂのパルス幅となる。
データＤn2＝１が入力されると、下位ビットｎ２＝２ビ
ットなので、Ｐ１〜Ｐ４までの４サイクル中のＰ４のと
きだけ、デコーダ６の出力パルスＤＥＣ Ｐが出力され
る。Ｐ１〜Ｐ３まではパルス幅ＴＡ、Ｐ４のときだけＴ
Ｂのパルス幅となる。
【００１９】同様に、下位ビットのデータＤn2＝２が入
力されると、Ｐ１〜Ｐ４までの４サイクル中のＰ２、Ｐ
４でデコーダ６の出力パルスＤＥＣ Ｐが出力される。
基準信号は、Ｐ１、Ｐ３はパルス幅ＴＡとなり、Ｐ２、
Ｐ４はＴＢのパルス幅となり、これを繰り返す。
力されると、Ｐ１〜Ｐ４までの４サイクル中のＰ２、Ｐ
４でデコーダ６の出力パルスＤＥＣ Ｐが出力される。
基準信号は、Ｐ１、Ｐ３はパルス幅ＴＡとなり、Ｐ２、
Ｐ４はＴＢのパルス幅となり、これを繰り返す。
【００２０】下位ビットのデータＤn2＝３が入力される
と、Ｐ１だけがパルス幅ＴＡとなり、Ｐ２、Ｐ３、Ｐ４
はＴＢのパルス幅となる。このように、下位ビットｎ２
＝２ビットのときは、２2＝４組の繰り返しパターンの
中で、下位ビットのＤn2のデータにより、基準信号のパ
ルス幅が微小変調される。これにより、ｎ１ビットのカ
ウンターをｎ１＋ｎ２ビット長の分解能で動作させるこ
とができる。
と、Ｐ１だけがパルス幅ＴＡとなり、Ｐ２、Ｐ３、Ｐ４
はＴＢのパルス幅となる。このように、下位ビットｎ２
＝２ビットのときは、２2＝４組の繰り返しパターンの
中で、下位ビットのＤn2のデータにより、基準信号のパ
ルス幅が微小変調される。これにより、ｎ１ビットのカ
ウンターをｎ１＋ｎ２ビット長の分解能で動作させるこ
とができる。
【００２１】このような基準信号発生装置は、図５に示
したモータ制御装置において、タイマー１０２に替えて
使用することもできることはもちろんであるが、図４に
おいて、ＶＴＲにおけるサーボ制御装置に使用する例を
示す。図４において、位相検波器１０は基準信号Ｖref
とドラムモータの回転基準位置を示すＰＧ信号との位相
差信号をモード切り替えスイッチ２０に入力し、モード
切り替えスイッチ２０はノーマルプレイ時には入力端子
Ｉ１に接続され、可変速生成などのプログラムプレイモ
ード時には可変速度データ信号ＶＳＤが入力される入力
端子Ｉ２に接続される。３０は本発明の基準信号発生装
置を適用した周波数発生器であり、モード切り替えスイ
ッチ２０の出力信号と基準クロック信号ＣＬＫとによ
り、所定周期の第１のサーボ基準信号Ｆr1を発生し、ド
ラムサーボ系４０に出力する。
したモータ制御装置において、タイマー１０２に替えて
使用することもできることはもちろんであるが、図４に
おいて、ＶＴＲにおけるサーボ制御装置に使用する例を
示す。図４において、位相検波器１０は基準信号Ｖref
とドラムモータの回転基準位置を示すＰＧ信号との位相
差信号をモード切り替えスイッチ２０に入力し、モード
切り替えスイッチ２０はノーマルプレイ時には入力端子
Ｉ１に接続され、可変速生成などのプログラムプレイモ
ード時には可変速度データ信号ＶＳＤが入力される入力
端子Ｉ２に接続される。３０は本発明の基準信号発生装
置を適用した周波数発生器であり、モード切り替えスイ
ッチ２０の出力信号と基準クロック信号ＣＬＫとによ
り、所定周期の第１のサーボ基準信号Ｆr1を発生し、ド
ラムサーボ系４０に出力する。
【００２２】ドラムサーボ系４０は、周波数発生器３０
から出力された第１のサーボ基準信号Ｆr1に同期してド
ラムモータの回転制御を行う。カウンタ回路５０は、ク
ロック入力ＣＫにＦＧ信号Ｆａを入力し、ドラム１回転
に応じた第２の基準信号Ｆr2を生成し、キャプスタンサ
ーボ系６０に出力する。また、カウンタ回路５０は、リ
セット入力ＲＴにＰＧ信号を入力し、第２の基準信号Ｆ
r2とＰＧ信号との位相関係を一定に保つために、ドラム
１回転毎にリセットされる。
から出力された第１のサーボ基準信号Ｆr1に同期してド
ラムモータの回転制御を行う。カウンタ回路５０は、ク
ロック入力ＣＫにＦＧ信号Ｆａを入力し、ドラム１回転
に応じた第２の基準信号Ｆr2を生成し、キャプスタンサ
ーボ系６０に出力する。また、カウンタ回路５０は、リ
セット入力ＲＴにＰＧ信号を入力し、第２の基準信号Ｆ
r2とＰＧ信号との位相関係を一定に保つために、ドラム
１回転毎にリセットされる。
【００２３】キャプスタンサーボ系６０は、第２の基準
信号Ｆr2とＣＴＬ信号読み取り回路６４からのＣＴＬ信
号との位相差を位相検波器６１で検出し、その位相差が
「０」になるようにフィードバック制御して、キャプス
タンモータ駆動回路６２を駆動させてキャプスタンモー
タ６３を制御することによりキャプスタンサーボ制御を
行う。
信号Ｆr2とＣＴＬ信号読み取り回路６４からのＣＴＬ信
号との位相差を位相検波器６１で検出し、その位相差が
「０」になるようにフィードバック制御して、キャプス
タンモータ駆動回路６２を駆動させてキャプスタンモー
タ６３を制御することによりキャプスタンサーボ制御を
行う。
【００２４】このようなサーボ制御装置では、周波数発
生器３０が第１のサーボ基準信号Ｆ r1を発生し、この第
１のサーボ基準信号Ｆr1に同期させてドラムサーボ系４
０がドラムサーボ制御を行い、これに基づいて発生され
たＰＧ信号及びＦＧ信号Ｆａに基づきＰＧ信号に対して
位相関係が一定な第２のサーボ基準信号Ｆr2をカウンタ
回路５０で発生し、この第２のサーボ基準信号Ｆr2に同
期させてキャプスタンサーボ系６０でキャプスタンサー
ボ制御を行う。
生器３０が第１のサーボ基準信号Ｆ r1を発生し、この第
１のサーボ基準信号Ｆr1に同期させてドラムサーボ系４
０がドラムサーボ制御を行い、これに基づいて発生され
たＰＧ信号及びＦＧ信号Ｆａに基づきＰＧ信号に対して
位相関係が一定な第２のサーボ基準信号Ｆr2をカウンタ
回路５０で発生し、この第２のサーボ基準信号Ｆr2に同
期させてキャプスタンサーボ系６０でキャプスタンサー
ボ制御を行う。
【００２５】本例によれば、カウンター３の１回のオー
バーフローに対し、基本クロック信号ＣＬＫ０から最大
１パルスの間引きを行うことができるので、基準信号Ｆ
rを発生させるカウンター３はｎ１ビットで構成して
も、ｎ１＋ｎ２ビットの分解能が得られ、従来より１／
２n2倍のクロックで動作させることができ、最大動作周
波数を２n2倍に改善することができる。尚、上述の実施
例は本発明の一例であり、本発明の要旨を逸脱しない範
囲でその他様々な構成が取り得ることは勿論である。
バーフローに対し、基本クロック信号ＣＬＫ０から最大
１パルスの間引きを行うことができるので、基準信号Ｆ
rを発生させるカウンター３はｎ１ビットで構成して
も、ｎ１＋ｎ２ビットの分解能が得られ、従来より１／
２n2倍のクロックで動作させることができ、最大動作周
波数を２n2倍に改善することができる。尚、上述の実施
例は本発明の一例であり、本発明の要旨を逸脱しない範
囲でその他様々な構成が取り得ることは勿論である。
【００２６】
【発明の効果】本発明によれば、カウンター３の１回の
オーバーフローに対し、基本クロック信号ＣＬＫ０から
最大１パルスの間引きを行うことができるので、基準信
号Ｆrを発生させるカウンター３はｎ１ビットで構成し
ても、ｎ１＋ｎ２ビットの分解能が得られ、従来より１
／２n2倍のクロックで動作させることができ、最大動作
周波数を２n2倍に改善することができる。
オーバーフローに対し、基本クロック信号ＣＬＫ０から
最大１パルスの間引きを行うことができるので、基準信
号Ｆrを発生させるカウンター３はｎ１ビットで構成し
ても、ｎ１＋ｎ２ビットの分解能が得られ、従来より１
／２n2倍のクロックで動作させることができ、最大動作
周波数を２n2倍に改善することができる。
【図１】本発明の基準信号発生装置の一実施例のブロッ
ク図である。
ク図である。
【図２】本発明の基準信号発生装置の一実施例の作用を
説明する図である。
説明する図である。
【図３】本発明の基準信号発生装置の一実施例の作用を
説明する図である。
説明する図である。
【図４】本発明の基準信号発生装置を適用したサーボ制
御装置のブロック図である。
御装置のブロック図である。
【図５】従来のモータ制御装置のブロック図である。
【図６】従来の基準信号発生装置のブロック図である。
１０１ ＣＰＵ １ アンド回路 ２ ラッチ ３ カウンター ４ カウンター ５ ラッチ ６ デコーダ ７ 分周器
Claims (3)
- 【請求項１】 入力データの上位ビットデータによって
繰り返し基準信号を出力するダウンカウンターと、前記
ダウンカウンターからのオーバーフロー出力信号をカウ
ントするカウンターと、前記カウンターの出力信号と前
記入力データの下位ビットデータとをデコードするデコ
ーダと、前記デコーダの出力信号と基本クロック信号と
の論理積をとるアンド回路とからなり、前記アンド回路
の出力信号を前記ダウンカウンターにクロック信号とし
て入力して、前記ダウンカウンターに入力するクロック
パルスを間引くようにしたことを特徴とする基準信号発
生装置。 - 【請求項２】 前記入力データの下位ビットのデータは
ＣＰＵから供給されることを特徴とする請求項１記載の
基準信号発生装置。 - 【請求項３】 前記ダウンカウンターからのオーバーフ
ロー出力信号をカウントする前記カウンターは、前記入
力データの下位ビットのデータと同じビット数で構成す
ることを特徴とする請求項１記載の基準信号発生装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5042820A JPH06253568A (ja) | 1993-03-03 | 1993-03-03 | 基準信号発生装置 |
| US08/204,935 US5410582A (en) | 1993-03-03 | 1994-03-02 | Reference-signal generating apparatus |
| KR1019940003937A KR100294377B1 (ko) | 1993-03-03 | 1994-03-02 | 기준신호발생장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5042820A JPH06253568A (ja) | 1993-03-03 | 1993-03-03 | 基準信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06253568A true JPH06253568A (ja) | 1994-09-09 |
Family
ID=12646595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5042820A Pending JPH06253568A (ja) | 1993-03-03 | 1993-03-03 | 基準信号発生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5410582A (ja) |
| JP (1) | JPH06253568A (ja) |
| KR (1) | KR100294377B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963068A (en) * | 1997-07-28 | 1999-10-05 | Motorola Inc. | Fast start-up processor clock generation method and system |
| US6275443B1 (en) * | 2000-08-30 | 2001-08-14 | Micron Technology, Inc. | Latched row or column select enable driver |
| US6914463B2 (en) * | 2002-10-03 | 2005-07-05 | Invensys Systems, Inc. | Frequency output generation through alternating between selected frequencies |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4633183A (en) * | 1985-02-28 | 1986-12-30 | Hayes Microcomputer Products, Inc. | Constant resolution frequency synthesizer |
| US5270582A (en) * | 1989-10-11 | 1993-12-14 | Teradyne, Inc. | High speed timing generator |
| JP2678115B2 (ja) * | 1992-02-06 | 1997-11-17 | 三菱電機株式会社 | タイマ回路 |
| US5228066A (en) * | 1992-04-22 | 1993-07-13 | Digital Equipment Corporation | System and method for measuring computer system time intervals |
-
1993
- 1993-03-03 JP JP5042820A patent/JPH06253568A/ja active Pending
-
1994
- 1994-03-02 KR KR1019940003937A patent/KR100294377B1/ko not_active Expired - Fee Related
- 1994-03-02 US US08/204,935 patent/US5410582A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940023037A (ko) | 1994-10-22 |
| US5410582A (en) | 1995-04-25 |
| KR100294377B1 (ko) | 2001-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06253568A (ja) | 基準信号発生装置 | |
| JPH0738267B2 (ja) | ディスク装置スピンドルモータ制御方式 | |
| JPH0827657B2 (ja) | デイジタルサ−ボ制御回路 | |
| JP3609891B2 (ja) | マイクロコンピュータ | |
| JP3152031B2 (ja) | 情報再生装置 | |
| JP2502669B2 (ja) | ブラシレスモ―タの制御装置 | |
| JPH0517563B2 (ja) | ||
| JP2527562B2 (ja) | 回転ヘッド形ディジタル磁気再生装置 | |
| JP3445389B2 (ja) | Ｖｔｒのサーボ回路 | |
| JPH0731171A (ja) | 速度制御回路 | |
| JP3097479B2 (ja) | 磁気記録再生装置 | |
| JPH0767082B2 (ja) | 分周装置 | |
| JPH0770115B2 (ja) | 情報再生装置 | |
| JPS62110659A (ja) | デイジタル信号再生装置 | |
| JPH0510739B2 (ja) | ||
| JPS6352366A (ja) | 磁気記録再生装置 | |
| JPH0756718B2 (ja) | 磁気記録再生装置 | |
| JPH06105586A (ja) | サーボ制御装置およびその方法 | |
| JPS58173919A (ja) | デイジタル位相比較装置 | |
| JPH07118929B2 (ja) | 同期検出装置 | |
| JPS5851281B2 (ja) | デジタルサ−ボ回路 | |
| JPH08205590A (ja) | モータ駆動用パルス発生回路 | |
| JPH09167399A (ja) | パルス入力アンプ及びマイクロコンピュータ | |
| JPH0576833B2 (ja) | ||
| JPH0437676B2 (ja) |