JPH06259231A - 整数型除算器 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 同じサイクルタイムで繰り返しの演算回数を
少なくし、より高速に演算を行うことができる繰り返し
型の整数型除算器を提供する。 【構成】 被除数Ｒｆが入力され、演算サイクルで得ら
れたキャリー出力に基づき被除数を上位ビットから所定
ビットと同じタイミングでシフトして出力するシフト手
段３と、これによりシフトされた被除数の下位ビット
に、そのビット数に応じ被除数を上位ビットから順次挿
入し減算データを生成する挿入手段と、所定ビット数に
応じ並列に配置され、減算データから除数を各ビット毎
に減算する複数の減算手段と、キャリー出力に応じ、減
算手段の演算出力と減算データのいずれかを選択し出力
する選択手段と、この出力を保持しかつ次の被除数とし
てこの出力をシフト手段に送る第１の保持手段と、減算
手段からの出力を保持しかつシフト手段に送る第２の保
持手段と、減算手段の演算出力から必要な演算サイクル
の完了を検出する検出手段とを具備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速の演算が可能な繰
り返し型の整数型除算器に関する。

【０００２】

【従来の技術】図４は従来の繰り返し型の整数型除算器
の基本構成を示すブロック図である。被除数Ｒｊまたは
部分剰余が第１の加算器５０ａの一方の入力端と第１の
セレクタ５１ａとに供給されている。除数Ｄの２の補数
が第１及び第２の加算器５０ａ及び５０ｂの各他方の入
力端に接続されている。第１の加算器５０ａの加算出力
及びキャリー出力は各々信号線５５ａ及びキャリー信号
線５７ａを介して第１のセレクタ５１ａに接続されてい
る。第１のセレクタ５１ａの出力端は第２の加算器５０
ｂの一方の入力端に接続されている。第２の加算器５０
ｂの加算出力及びキャリー出力は各々信号線５５ｂ及び
キャリー信号線５７ｂを介して第２のセレクタ５１ｂに
接続されている。第２のセレクタ５１ｂからそのサイク
ルの加算結果Ｒｊ＋１が出力される。

【０００３】図５は従来の繰り返し型の整数型除算器の
具体的構成を示すブロック図である。図５は説明の簡単
のために繰り返し型の整数型除算器の制御回路を除いた
データパス部のみの構成を示している。以下に、図５の
整数型除算器の動作について説明する。最初のサイクル
では被除数Ｒｊの最上位ビットが信号線６６ａに供給さ
れ、以後のサイクルでは被除数を最上位ビットからサイ
クル毎に２ビットずつシフトアウトした値が信号線６６
ａに供給される。信号線６６ｂには、除数の２の補数が
供給される。最初のサイクルでは、第１のセレクタ７１
ａが信号線６６ａの被除数Ｒｊのうち最上位の１ビット
を選択し信号線６４ａに出力する。第１の加算器７０ａ
はこの信号線６４ａの最上位の１ビットと信号線６６ｂ
の除数の２の補数とを加算する。第１の加算器７０ａに
おいて被除数または部分剰余から除数Ｄが引けない時に
は、キャリー出力が信号線７７ａに出力されない。この
場合、第２のセレクタ７１ｂは信号線６６ｂから供給さ
れる被除数または部分剰余の上位の２ビットを第２の加
算器７０ｂの入力信号線７６ａに出力する。一方、キャ
リー出力が信号線７７ａに出力されると、出力信号線７
５ａに加算結果が出力される。この場合には、第２のセ
レクタ７１ｂはこの加算結果を１ビットシフトし、この
加算結果の最下位ビットに信号線６６ｂの被除数Ｒｊま
たは部分剰余の次の上位の１ビットを挿入し、信号線７
６ａより第２の加算器７０ｂに出力する。この後、第２
のセレクタ７１ｂからの信号線７６ａの出力と信号線６
６ｂの除数の２の補数とが第２の加算器７０ｂで加算さ
れる。第２の加算器７０ｂにおいて、キャリー出力が信
号線７７ｂに出力されない場合には、信号線７６ａ上の
出力が第３のセレクタ７１ｃで選択され信号線７６ｃに
出力される。ラッチ７２がこの加算結果をラッチする。
一方、キャリー出力が信号線７７ｂに出力されると、第
３のセレクタ７１ｃが第２の加算器７０ｂの出力信号線
７５ｂの加算結果を選択し、信号線７６ｃに出力する。
第２のサイクルでは、第１のセレクタ７１ａはラッチ７
２の出力信号線７８からの第１のサイクルの加算結果を
１ビットシフトし、その最下位ビットに信号線６６ａの
被除数または部分剰余の更に次の上位１ビットつまり最
上位ビットから３ビット下位のビットの信号を挿入し
て、信号線６４ａに出力する。以後、除算が終了するま
で前のサイクルと同じ動作が繰り返される。図５の従来
の繰り返し型の整数型除算器により８ビットの演算を行
なった場合の演算例を以下に示す。 被除数＝10010011 除数＝10010010 除数の２の補数＝01101110 商＝Ｑ ADD0 ADD1 Q キャリー 1 第１サイクル 01101110 0 なし 10 01101110 0 なし 100 第２サイクル 01101110 0 なし 1001 01101110 0 なし 10010 第３サイクル 01101110 0 なし 100100 01101110 0 なし 1001001 第４サイクル 01101110 0 なし 10010011 01101110 1 あり

【０００４】演算の結果、第４サイクルの第２の加算器
７０ｂではじめてキャリーがあり商Ｑ＝１が得られる。
商Ｑは０００００００１となり、余りは１となる。この
従来の整数型除算器により演算を行なうと、演算終了ま
で４サイクル必要である。

【０００５】

【発明が解決しようとする課題】従来の繰り返し型の整
数型除算器により多ビットの演算を行なう場合には、同
じサイクルタイム（同じ長さのクリテイカルパス）を用
いると多くのサイクル数つまり多くの演算の繰り返し回
数を必要とし、このため高速の演算を行なうことができ
ないという問題があった。

【０００６】本発明は、上記問題を解決するために成さ
れたものであり、同じサイクルタイムで繰り返しの演算
回数を少なくし、より高速に演算を行うことができる繰
り返し型の整数型除算器を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、上記課題を解
決するために、被除数が入力され、先の演算サイクルで
得られたキャリー出力に基づいて前記被除数を上位ビッ
トから所定ビット同じタイミングでシフトして出力する
シフト手段と、このシフト手段によってシフトされた被
除数の下位ビットに、シフトするビット数に応じて被除
数を上位ビットから順次挿入し減算データを生成する挿
入手段と、シフトされる前記所定ビットの数に応じて並
列に配置され、前記減算データから除数を各ビット毎に
減算する複数の減算手段と、この複数の減算手段から出
力されるキャリー出力に応じて、減算手段の演算出力と
前記挿入手段が生成した減算データとのいずれかを選択
し出力する選択手段と、この選択手段の選択した出力を
保持しかつ次の演算サイクルの被除数としてこの出力を
前記シフト手段に送る第１の保持手段と、前記複数の減
算手段から出力されるキャリー出力を保持しかつ前記シ
フト手段に送る第２の保持手段と、前記複数の減算手段
の演算出力から必要な演算サイクルが完了したことを検
出する検出手段とを具備している。

【０００８】

【作用】被除数Ｒｊから除数Ｄを引くときに同じタイミ
ングで被除数Ｒｊを１ビットシフトした値Ｒｊ′からも
除数Ｄを引いておく。また、被除数Ｒｊを２ビットシフ
トした値Ｒｊ″を用意しておく。Ｒｊ―Ｄの演算で除数
Ｄが引けない場合であってＲｊ′―Ｄの演算ができた場
合にはこの演算結果が次の被除数Ｒｊとして用いられ
る。Ｒｊ′―Ｄの演算もできなかった場合には値Ｒｊ″
が次の演算に用いられる。従って、Ｒｊ―Ｄの演算が可
能な場合には商Ｑが１サイクルで２ビット得られ、一
方、Ｒｊ―Ｄの演算が不可能な場合には商Ｑが１サイク
ルで３ビット得られる。このように、本発明では、同じ
演算サイクルで被除数の複数ビットが同時に演算され
る。

【０００９】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。 図１は本発明の繰り返し型の整数
型除算器の基本構成を示すブロック図である。シフト手
段３は入力端が被除数Ｒｊに接続され、シフトしない被
除数Ｒｊ、被除数Ｒｊを１ビットシフトした値Ｒｊ′及
び被除数Ｒｊを２ビットシフトした値Ｒｊ″の各出力端
が各々第１の加算器（ＡＤＤ０）１０ａの一端、第２の
加算器（ＡＤＤ１）１０ｂの一端及び第１のセレクタ１
１ａに接続されている。シフト手段３は実際には同じタ
イミングで被除数ＲｊからこれをＮビットシフトした値
まで出力できる。第１の加算器１０ａと第２の加算器１
０ｂとは並列配置され、加算出力及びキャリー出力は各
々出力線５ａ、５ｂ及び出力線６ａ、６ｂにより第１の
セレクタ１１ａに接続されている。加算器は実際にはＮ
個並列配置できる。第１のセレクタ１１ａの出力端は第
３の加算器（ＡＤＤ２）１０ｃの一方の入力端及び第２
のセレクタ１１ｂに接続されている。第３の加算器１０
ｃの加算出力及びキャリー出力は第２のセレクタ１１ｂ
に接続されている。除数Ｄの２の補数は第１、第２及び
第３の加算器１０ａ、１０ｂ及び１０ｃの各他方の入力
端に接続されている。部分剰余Ｒｊ＋１が第２のセレク
タ１１ｂからラッチ８へ出力される。このラッチ８は部
分剰余Ｒｊ＋１及びキャリー出力をラッチした後シフト
手段３へ戻す。シフト手段３は部分剰余Ｒｊ＋１、部分
剰余Ｒｊ＋１を１ビットシフトした値Ｒｊ＋１′及び部
分剰余Ｒｊ＋１を２ビットシフトした値Ｒｊ＋１″を出
力し、以下同じ演算が行なわれる。尚、説明の簡単のた
めに、図１には各部に供給されるタイミング信号が図示
されていない。

【００１０】図２は本発明の繰り返し型の整数型除算器
の実施例の構成を示すブロック図である。この実施例で
は、Ｎ個の加算器２０ー１・・・２０ーＮが並列に一段
に配置されている。第１のセレクタ２１ａ、第１のラッ
チ２２ａ，Ｎ＋１ビットのバレルシフタ２３ａ及び第２
のシフタ２３ｂは図１のシフト手段３に対応する。第２
のシフタ２３ｂの各出力がＮ個の加算器の一方の入力端
に接続され、除数Ｄの２の補数がＮ個の加算器の他方の
入力端に接続されている。２１ｂは第２のセレクタであ
り、２２ｂは被除数をラッチする第２のラッチであり、
２２ｃはキャリーをラッチする第３のラッチである。Ｎ
個の加算器の演算出力は第２のセレクタ２１ｂに接続さ
れ、キャリー出力は第２のセレクタ２１ｂ及び第３のラ
ッチ２２ｃに接続されている。バレルシフタ２３ａはけ
た移動を一度に複数ビット行い、そのシフト量はをラッ
チ２２ｃからのキャリー出力により制御される。被除数
Ｒｊが第１のセレクタ２１ａに供給され、除数Ｄの２の
補数が各加算器２０ー１・・・２０ーＮの一方の入力端
に供給されている。

【００１１】次に、図２の繰り返し型の整数型除算器の
演算動作について概略の説明をする。最初のサイクルで
は、第１のセレクタ２１ａが被除数Ｒｊの信号を上位ビ
ットから選択して第１のラッチ２２ａに送る。第１のラ
ッチ２２ａはこれをラッチした後バレルシフタ２３ａに
送る。バレルシフタ２３ａは第１のラッチ２２ａから被
除数Ｒｊの信号を受けとり、第３のラッチ２２ｃからの
キャリー出力に応じてこれをシフトするが、最初のサイ
クルでは第３のラッチ２２ｃからのキャリー出力がない
ので被除数Ｒｊを何もシフトせずそのまま出力する。こ
こで、バレルシフタ２３ａから信号線１９ａに出力され
る信号は常に被除数（または部分剰余）の信号の上位の
Ｎ＋１ビットの値である。バレルシフタ２３ａの出力は
信号線１９ａによりシフタ２３ａに送られ、同時に信号
線１９ｂにより第１のセレクタ２１ａに戻され第１のラ
ッチ２２ａにラッチされる。最初のサイクルでは、第２
のシフタ２３ｂから第１の加算器２０ー１には最上位ビ
ットの信号が出力され、第２の加算器２０ー２には最上
位ビットの信号と１ビット下位の信号とが出力され、第
３の加算器２０ー３には最上位ビットの信号から２ビッ
ト下位の信号までが出力され、以下同様に、第Ｎ番目の
加算器には最上位ビットの信号からＮビット下位の信号
までが出力される。この第２のシフタ２３ｂは信号線２
４−Ｎ＋１を介して第２のセレクタ２１ｂにも被除数
（または部分剰余）を出力する。各加算器は第２のシフ
タ２３ｂからの信号と信号線１６ｂからの除数の２の補
数の信号とを加算する。各加算器の加算結果の信号は第
２のセレクタ２１ｂに出力される。加算の結果、各加算
器にキャリー出力があれば、各加算器は各々の信号線２
７ー１・・・２７ーＮにより第２のセレクタ２１ｂ及び
第３のラッチ２２ｃに出力する。第３のラッチ２２ｃは
キャリー出力をラッチしかつバレルシフタ２３ａに送
る。第２のセレクタ２１ｂは各加算器のキャリー出力信
号に応じて、各加算器の各加算結果の信号及びシフタ２
３ｂから信号線２４−Ｎ＋１を介して送られる被除数
（または部分剰余）の最上位ビットからＮビット下位ま
での信号について選択を行なう。つまり、第２のセレク
タ２１ｂにおいては、第１の加算器２０ー１からキャリ
ーが出力されている場合には第１の加算器２０ー１の加
算結果の信号が選択される。第１の加算器２０ー１から
キャリーが出力されておらず第２の加算器２０ー２から
キャリーが出力されている場合には第２の加算器２０ー
２の加算結果の信号が選択される。第１の加算器２０ー
１及び２０ー２からキャリーが出力されておらず第３の
加算器２０ー３からキャリーが出力されている場合には
第３の加算器２０ー３の加算結果の信号が選択される。
第１、第２及び第３の加算器２０ー１，２０ー２及び２
０ー３からキャリーが出力されておらず第４の加算器２
０ー４からキャリーが出力されている場合には第４の加
算器２０ー４の加算結果の信号が選択される。以下、キ
ャリー出力に応じて同様の選択が第２のセレクタ２１ｂ
において行なわれる。どの加算器からもキャリーが出力
されなかった場合には、第２のセレクタ２１ｂはシフタ
２３ｂからの被除数（または部分剰余）の最上位ビット
からＮビット下位までの信号を選択する。第２のセレク
タ２１ｂは選択した信号を第２のラッチ２２ａに送り、
第２のラッチ２２ａはこれをラッチしかつシフタ２３ｂ
に送る。

【００１２】次のサイクルでは、バレルシフタ２３ａは
第３のラッチ２２ｃから受け取ったキャリー信号に基づ
いて被除数のシフト量を決定する。例えば、第１及び第
２の加算器２０ー１及び２０ー２からキャリーが出力さ
れておらず、第３の加算器２０ー３からキャリーが出力
されている場合には、バレルシフタ２３ａは第１のラッ
チ２２ａから供給される被除数を３ビットシフトする。
この結果、被除数の最上位ビットから４ビット下位から
Ｎ＋４ビット下位までの値がバレルシフタ２３ａからシ
フタ２３ｂに出力される。前のサイクルでどの加算器か
らもキャリーが出力されていない場合には、第１のラッ
チ２２ａから供給される被除数はバレルシフタ２３ａで
Ｎ＋１ビットシフトされる。このシフト後の値つまり部
分剰余がバレルシフタ２３ａからシフタ２３ｂに送られ
る。バレルシフタ２３ａから出力されたシフト後の部分
剰余は次のサイクルの演算のために第１のセレクタ２１
ａを介して第１のラッチ２２ａにラッチされる。第１の
加算器２０ー１には第２のラッチ２２ｂからの部分剰余
を１ビットシフトしシフタ２３ｂの出力の最上位ビット
が挿入された値が入力される。第２の加算器２０ー２に
は第２のラッチ２２ｂからの部分剰余を２ビットシフト
しシフタ２３ｂの出力の最上位ビットと１ビット下位の
ビットの信号が挿入された値が入力される。以下同様に
して第ｎの加算器２０ーｎには第２のラッチ２２ｂから
の部分剰余をＮビットシフトしシフタ２３ｂの出力の最
上位ビットからＮビット下位までのビットの信号が挿入
された値が入力される。この後のサイクルでは同じ動作
が繰り返される。

【００１３】図３は本発明の繰り返し型の整数型除算器
の具体的構成を示すブロック図である。図３及び以下に
示す演算例を参照して本発明の繰り返し型の整数型除算
器の演算動作について具体的に説明する。この例では、
加算器は２段に構成されている。被除数（演算例では
「10010011」）が入力線３６ａに与えられ、除数の２の
補数（演算例では「01101110」）が入力線３６ｂに与え
られる。第一回目のサイクルでは、被除数Ｒｊが第１の
セレクタ４１ａで選択され、第１のラッチ４２ａにラッ
チされる。バレルシフタ４３ｂは第一回目のサイクルで
は何も行なわず第１のラッチ４２ａから入力された被除
数をそのまま出力する。バレルシフタ４３ｂの出力は信
号線３９ｂを介して第１のセレクタ４１ａに送られる。
バレルシフタ４３ｂの出力の最上位ビットの信号（演算
例では「1 」）が第１の加算器４０ａに送られ、第１の
加算器４０ａがこの信号と除数の２の補数とを加算す
る。バレルシフタ４３ｂの出力の最上位ビットと１ビッ
ト下位のビットの信号（演算例では「10」）が第２の加
算器４０ｂに送られ、第２の加算器４０ｂがこの信号と
除数の２の補数とを加算する。バレルシフタ４３ｂの出
力の上位３ビットの信号（演算例では「100 」）が信号
線４４ｃを介してバレルシフタ４３ｂから直接に第２の
セレクタ４１ｂに送られる。第１の加算器４０ａ及び第
２の加算器４０ｂのキャリー出力は第２のセレクタ４１
ｂ及びキャリー用の第３のラッチ４２ｃに送られる。第
１の加算器４０ａの加算の結果、信号線４７ａにキャリ
ー出力があった場合には、第２のセレクタ４１ｂは第１
の加算器４０ａの加算結果を選択する。第１の加算器４
０ａにキャリー出力がなくかつ第２の加算器４０ｂにキ
ャリー出力があった場合には、第２のセレクタ４１ｂは
第２の加算器４０ｂの加算結果を選択する。第１及び第
２の加算器４０ａ及び４０ｂ共にキャリー出力がない場
合には信号線４４ｃの信号が第２のセレクタ４１ｂによ
り選択される。（演算例では、第１及び第２の加算器４
０ａ及び４０ｂにキャリー出力は出力されていないの
で、バレルシフタ４３ｂから被除数の上位３ビットの信
号「100 」が第３の加算器４０ｃに出力される。）選択
された信号は第２のセレクタ４１ｂから第３の加算器４
０ｃ及び第３のセレクタ４１ｃに出力される。第３の加
算器４０ｃは第２のセレクタ４１ｂからの信号（演算例
では「100 」）と除数の２の補数とを加算する。第３の
加算器４０ｃのキャリー出力は第３のセレクタ４１ｃ及
び第３のラッチ４２ｃに送られる。第３のセレクタ４１
ｃは第３の加算器４０ｃからキャリーが出力された場合
には第３の加算器４０ｃの加算結果を選択し、キャリー
が出力されなかった場合には第２のセレクタ４１ｂから
の信号を選択して、第２のラッチ４２ｂに出力する。
（演算例では、このキャリーは出力されていない。）第
２及び第３のラッチ４２ｂ及び４２ｃの出力は共にバレ
ルシフタ４３ｂに送られる。

【００１４】第二回目のサイクルでは、第１のセレクタ
４１ａは第一回目のサイクルにおけるバレルシフタ４３
ｂの出力信号を選択し、第１のラッチ４２ａがこれをラ
ッチしかつバレルシフタ４３ｂに出力する。バレルシフ
タ４３ｂは第３のラッチ４２ｃの出力信号に応じてその
出力のシフト量を変える。つまり、バレルシフタ４３ｂ
は、第１の加算器４０ａにキャリー出力があった場合に
はその出力を１ビット左へシフトし、第１の加算器４０
ａにキャリー出力がなく第２の加算器４０ｂにキャリー
出力があった場合にはその出力を２ビット左へシフト
し、第１及び第２の加算器４０ａ及び４０ｂ共にキャリ
ー出力がない場合にはその出力を３ビット左へシフトす
る。バレルシフタ４３ｂは、第１の加算器４０ａには、
第２のラッチ４２ｂの出力信号（演算例では「100 」）
を１ビット左にシフトしその最下位ビットに第１のラッ
チ４２ａからの信号の最上位ビットの信号（演算例では
「１」）を挿入した値（演算例では「１００１」）を出
力する。バレルシフタ４３ｂは、第２の加算器４０ｂに
は、第２のラッチ４２ｂの出力信号を２ビット左にシフ
トしその下位２ビットに第１のラッチ４２ａからの信号
の最上位ビットと１ビット下位の信号（演算例では「1
0」）を挿入した値（演算例では「10010 」）を出力す
る。バレルシフタ４３ｂは、第３の加算器４０ｃには、
第２のラッチ４２ｂの出力信号を３ビット左にシフトし
その下位３ビットに第１のラッチ４２ａからの信号の最
上位ビットから２ビット下位までの信号を挿入した値
（演算例では「100100」）を出力する。第１、第２及び
第３の加算器４０ａ、４０ｂ及び４０ｃで除数の２の補
数と加算が行なわれ、以後第一回目のサイクルに戻り、
除算が終了するまで同じ動作が繰り返される。（演算例
では、第１サイクル及び第２サイクル共に商Ｑは得られ
ずに、第３サイクルにおいてはじめて商Ｑ＝１、余り＝
１が得られている。）図３の繰り返し型の整数型除算器
を使用した演算例を以下に示す。 被除数＝10010011 除数＝10010010 除数の２の補数＝01101110 ADD0(40a) ADD1(40b) ADD2(40c） Q 1 10 第１サイクル 01101110 01101110 00 100 01101110 0 1001 10010 第２サイクル 01101110 01101110 00 100100 01101110 0 1001001 10010011 第３サイクル 01101110 01101110 01 1 01101110 0

【００１５】

【発明の効果】以上説明したように、本発明の整数型除
算器によれば、従来の整数型除算器における動作速度と
ほぼ同じ動作速度で動作し、同じサイクルタイムで少な
い繰り返し演算サイクル数で演算を実行でき、そのため
従来と比べて高速の除算が可能となる。

【図面の簡単な説明】

【図１】本発明の繰り返し型の整数型除算器の基本構成
を示すブロック図。

【図２】本発明の繰り返し型の整数型除算器の実施例の
構成を示すブロック図。

【図３】本発明の繰り返し型の整数型除算器の具体的構
成を示すブロック図。

【図４】従来の繰り返し型の整数型除算器の基本構成を
示すブロック図。

【図５】従来の繰り返し型の整数型除算器の具体的構成
を示すブロック図。

【符号の説明】

10a ・・10d 、40a ・・40c 加算器 1c,11,11a,11b,12,60a,60c,60d セレクタ 1a,60b バレルシフタ 1d,8a,8b,12,50a ・・50c ラッチ 3 シフタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 被除数が入力され、先の演算サイクルで
   得られたキャリー出力に基づいて前記被除数を上位ビッ
   トから所定ビット同じタイミングでシフトして出力する
   シフト手段と、 このシフト手段によってシフトされた被除数の下位ビッ
   トに、シフトするビット数に応じて被除数を上位ビット
   から順次挿入し減算データを生成する挿入手段と、 シフトされる前記所定ビットの数に応じて並列に配置さ
   れ、前記減算データから除数を各ビット毎に減算する複
   数の減算手段と、 この複数の減算手段から出力されるキャリー出力に応じ
   て、減算手段の演算出力と前記挿入手段が生成した減算
   データとのいずれかを選択し出力する選択手段と、 この選択手段の選択した出力を保持しかつ次の演算サイ
   クルの被除数としてこの出力を前記シフト手段に送る第
   １の保持手段と、 前記複数の減算手段から出力されるキャリー出力を保持
   しかつ前記シフト手段に送る第２の保持手段と、 前記複数の減算手段の演算出力から必要な演算サイクル
   が完了したことを検出する検出手段と、 を具備したことを特徴とする整数型除算器。