JPH0625973B2 - チヤネル装置と入出力制御装置間のインタ−フエイス信号試験方法 - Google Patents
チヤネル装置と入出力制御装置間のインタ−フエイス信号試験方法Info
- Publication number
- JPH0625973B2 JPH0625973B2 JP60296695A JP29669585A JPH0625973B2 JP H0625973 B2 JPH0625973 B2 JP H0625973B2 JP 60296695 A JP60296695 A JP 60296695A JP 29669585 A JP29669585 A JP 29669585A JP H0625973 B2 JPH0625973 B2 JP H0625973B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output control
- control device
- channel device
- interface signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、チャネル装置と入出力制御装置間のインター
フェイス信号における遅延について、その許容限界を試
験する試験方法に関する。
フェイス信号における遅延について、その許容限界を試
験する試験方法に関する。
入出力制御装置、特にビデオターミナルなどは同一のチ
ャネル装置に多数シリアル接続されることが多い。この
とき、各入出力制御装置によるインターフェイス信号の
伝搬遅延が重畳し、全体として大きな遅延を生じ、思わ
ぬ障害を引き起すことがある。これを事前に予測し、対
策を立てる必要上、チャネル装置及び入出力制御装置間
のインターフェイス信号の遅延に対する許容限界試験が
行われる。しかしながら、従来はケーブルに実入出力制
御装置を多数シリアル接続し、不要な入出力制御装置を
バイパスするなどして試験しており、最大ケーブル長の
準備や多数の実入出力制御装置の準備などを必要とする
ほか、試験時間を多く費すという問題があった。
ャネル装置に多数シリアル接続されることが多い。この
とき、各入出力制御装置によるインターフェイス信号の
伝搬遅延が重畳し、全体として大きな遅延を生じ、思わ
ぬ障害を引き起すことがある。これを事前に予測し、対
策を立てる必要上、チャネル装置及び入出力制御装置間
のインターフェイス信号の遅延に対する許容限界試験が
行われる。しかしながら、従来はケーブルに実入出力制
御装置を多数シリアル接続し、不要な入出力制御装置を
バイパスするなどして試験しており、最大ケーブル長の
準備や多数の実入出力制御装置の準備などを必要とする
ほか、試験時間を多く費すという問題があった。
なお、この種のインターフェイス信号の遅延の許容限界
を試験する方法に関連するものとしては、例えば特開昭
５５−５９５２３号公報が挙げられる。
を試験する方法に関連するものとしては、例えば特開昭
５５−５９５２３号公報が挙げられる。
本発明の目的は、チャネル装置と入出力制御装置間のイ
ンターフェイス上に発生する信号遅延によりチャネル装
置や入出力制御装置及び入出力装置が障害を生じる限定
値を試験する際、実入出力制御装置を多数シリアルに接
続することなく、チャネル内蔵をプログラムによって簡
便に効率よく試験する方法を提供することにある。
ンターフェイス上に発生する信号遅延によりチャネル装
置や入出力制御装置及び入出力装置が障害を生じる限定
値を試験する際、実入出力制御装置を多数シリアルに接
続することなく、チャネル内蔵をプログラムによって簡
便に効率よく試験する方法を提供することにある。
本発明は、チャネル装置と入出力制御装置間のインター
フェイス信号のシーケンスに関し、該チャネル装置から
入出力制御装置へのインターフェイス信号（タグアウト
信号）を遅延するためのシーケンスを特定するテストコ
ードと遅延時間を設定するタイマコードとをチャネル装
置に保持せしめ、チャネル装置において、前記テストコ
ードで示されるシーケンスに対し、前記タイマコードを
順次増加して該チャネル装置から入出力制御装置へのイ
ンターフェイス信号を遅延し、前記タイマコードが所定
値になったら前記タイマコードを初期値に戻すとともに
前記テストコードを更新して、各シーケンスに対し、自
動的に前記インターフェイス信号の遅延動作を繰り返し
行うようにしたことである。
フェイス信号のシーケンスに関し、該チャネル装置から
入出力制御装置へのインターフェイス信号（タグアウト
信号）を遅延するためのシーケンスを特定するテストコ
ードと遅延時間を設定するタイマコードとをチャネル装
置に保持せしめ、チャネル装置において、前記テストコ
ードで示されるシーケンスに対し、前記タイマコードを
順次増加して該チャネル装置から入出力制御装置へのイ
ンターフェイス信号を遅延し、前記タイマコードが所定
値になったら前記タイマコードを初期値に戻すとともに
前記テストコードを更新して、各シーケンスに対し、自
動的に前記インターフェイス信号の遅延動作を繰り返し
行うようにしたことである。
以下、本発明の一実施例について図面を用いて説明す
る。
る。
第１図は本発明の一実施例の全体構成を示す。第１図に
おいて、中央処理装置（ＣＰＵ）１０１と入出力処理装
置（ＩＯＰ）１０３が主記憶装置（ＭＳ）１０２を共有
し、入出力処理装置１０３にチャネル装置（ＣＨ）１０
４が接続され、チャネル装置１０４に入出力制御装置
（ＩＯＣ）１０５が接続される。第１図では省略した
が、入出力制御装置１０５には入出力装置が接続され
る。チャネル装置１０４のチャネル論理部１１０は制御
記憶（ＣＳ）１１１を具備し、該制御記憶１１１はチャ
ネルの動作を制御するプログラムを格納している。１１
２はタグアウトレジスタ、１１３はタグインレジスタ、
１１４はバスアウトレジスタ、１１５はバスインレジス
タ、１１６はテストコード及びタイマコードを保持する
レジスタである。
おいて、中央処理装置（ＣＰＵ）１０１と入出力処理装
置（ＩＯＰ）１０３が主記憶装置（ＭＳ）１０２を共有
し、入出力処理装置１０３にチャネル装置（ＣＨ）１０
４が接続され、チャネル装置１０４に入出力制御装置
（ＩＯＣ）１０５が接続される。第１図では省略した
が、入出力制御装置１０５には入出力装置が接続され
る。チャネル装置１０４のチャネル論理部１１０は制御
記憶（ＣＳ）１１１を具備し、該制御記憶１１１はチャ
ネルの動作を制御するプログラムを格納している。１１
２はタグアウトレジスタ、１１３はタグインレジスタ、
１１４はバスアウトレジスタ、１１５はバスインレジス
タ、１１６はテストコード及びタイマコードを保持する
レジスタである。
チャネル装置１０４は、入出力処理装置１０３からの指
令により、制御記憶１１１のプログラムに従つた動作を
行う。プログラムは、あらかじめ定められたデータ交換
の手順に従いタグアウトレジスタ１１２に含まれる各タ
グアウト信号のセット／リセットを行い、これに応答す
る入出力制御装置１０５からのタグイン信号をタグイン
レジスタ１１３を介して検出する。そして、このタグア
ウト／イン信号の応答の適切なタイミングにおいてアド
レスやデータの交換がバスアウトレジスタ１１４及びバ
スインレジスタ１１５に対するリード／ライトによって
実施される。本発明は、このプログラムが検出したタグ
イン信号に対するタグアウト信号をプログラムがタグア
ウトレジスタ１１２にセットするタイミングをプログラ
ムによって遅延させるものである。
令により、制御記憶１１１のプログラムに従つた動作を
行う。プログラムは、あらかじめ定められたデータ交換
の手順に従いタグアウトレジスタ１１２に含まれる各タ
グアウト信号のセット／リセットを行い、これに応答す
る入出力制御装置１０５からのタグイン信号をタグイン
レジスタ１１３を介して検出する。そして、このタグア
ウト／イン信号の応答の適切なタイミングにおいてアド
レスやデータの交換がバスアウトレジスタ１１４及びバ
スインレジスタ１１５に対するリード／ライトによって
実施される。本発明は、このプログラムが検出したタグ
イン信号に対するタグアウト信号をプログラムがタグア
ウトレジスタ１１２にセットするタイミングをプログラ
ムによって遅延させるものである。
第２図はチャネル装置１０４と入出力制御装置１０５間
のインターフェイス信号の応答の一例を示すタイミング
チャートで、イニシャルセレクトシーケンスの例であ
る。ここでは、タイミングアウト信号のうち、コマンド
アウトについて遅延が実施されている例を示している。
第２図において、T1〜T4は試験対象となるタグイン信号
の変化点を示す。T1′〜T4′は前記タグイン信号に対す
るタグアウト信号の変化点を示す。t1〜t4は、Tn〜Tn′
（ｎ＝１〜４）の応答に要する時間を示している。
のインターフェイス信号の応答の一例を示すタイミング
チャートで、イニシャルセレクトシーケンスの例であ
る。ここでは、タイミングアウト信号のうち、コマンド
アウトについて遅延が実施されている例を示している。
第２図において、T1〜T4は試験対象となるタグイン信号
の変化点を示す。T1′〜T4′は前記タグイン信号に対す
るタグアウト信号の変化点を示す。t1〜t4は、Tn〜Tn′
（ｎ＝１〜４）の応答に要する時間を示している。
第２図に従ったチャネル装置１０４のプログラムの流れ
を第３図に示す。記号は第２図に対応している。また、
第２図及び第３図の１〜１１はシーケンス番号を示し、
以下の説明における項番に対応する。
を第３図に示す。記号は第２図に対応している。また、
第２図及び第３図の１〜１１はシーケンス番号を示し、
以下の説明における項番に対応する。
（１）入出力制御装置１０５に起動をかける命令を受け
取ったチャネル装置１０４は、起動をかけようとする該
装置のアドレスをバスアウトレジスタ１１４にセット
し、タグアウトレジスタ１１２を介してアドレスアウト
を上げる。次にセレクトアウトを上げて該装置に応答を
要求する。入出力制御装置１０５はオペレーショナルイ
ンにより応答する。
取ったチャネル装置１０４は、起動をかけようとする該
装置のアドレスをバスアウトレジスタ１１４にセット
し、タグアウトレジスタ１１２を介してアドレスアウト
を上げる。次にセレクトアウトを上げて該装置に応答を
要求する。入出力制御装置１０５はオペレーショナルイ
ンにより応答する。
（２）T1のタイミングでチャネルがタグインレジスタ１
１３を介してオペレーショナルインを検出する。プログ
ラムはT1に１対１に対応する判定ルーチンへジャンプす
る。
１３を介してオペレーショナルインを検出する。プログ
ラムはT1に１対１に対応する判定ルーチンへジャンプす
る。
判定ルーチンは遅延をかけるか否かを事前にレジスタ１
１６に設定したプログラムパラメータにより判定し、必
要な時はタイマルーチンを実行する。パラメータには、
遅延を可否するテストコードと遅延時間を決めるタイマ
コードがある。
１６に設定したプログラムパラメータにより判定し、必
要な時はタイマルーチンを実行する。パラメータには、
遅延を可否するテストコードと遅延時間を決めるタイマ
コードがある。
第２図の例では遅延不要と判定し、タイマルーチンを実
行せずにタグインの処理を終了して次のタグアウトの処
理へ進む。
行せずにタグインの処理を終了して次のタグアウトの処
理へ進む。
（３）T1′にてアドレスアウトを下げる。するとアドレ
スインが上がる。
スインが上がる。
（４）T2にてアドレスインを検出すると、上記（２）と
同様の処理を行う。第２図ではテストコードT2がセット
されている例の為、タイマルーチンを実行すべきタイミ
ングであると判定しタイマルーチンを実行している。
同様の処理を行う。第２図ではテストコードT2がセット
されている例の為、タイマルーチンを実行すべきタイミ
ングであると判定しタイマルーチンを実行している。
（５）タイマルーチンでは、レジスタ１１６のタイマコ
ードを参照し、それに従った待ち時間t2を発生する。こ
の後タグアウトの処理へ進む為、時間t2が延長され、コ
マンドアウトの変化点T2′に遅延が生じたこになる。
ードを参照し、それに従った待ち時間t2を発生する。こ
の後タグアウトの処理へ進む為、時間t2が延長され、コ
マンドアウトの変化点T2′に遅延が生じたこになる。
タイマ実行後、タイマコードを＋１更新する。これによ
り、次回の起動においては前回より＋１更新された値に
相当する遅延時間が自動的に提供される。タイマコード
が所定の値を上回わると、テストコードを＋１更新し、
タイマコードは初期値に戻す。テストコードについても
所定の全てのタイミングについて実施した後（本例では
テストコードT4の完了後）、初期値T1に戻す。
り、次回の起動においては前回より＋１更新された値に
相当する遅延時間が自動的に提供される。タイマコード
が所定の値を上回わると、テストコードを＋１更新し、
タイマコードは初期値に戻す。テストコードについても
所定の全てのタイミングについて実施した後（本例では
テストコードT4の完了後）、初期値T1に戻す。
以上のように、T2がセットされている間は規定のタイマ
コードになるまで順次遅延幅を大きくしながら遅延され
ていき、規定のタイマコードになったら、次にテストコ
ードT3がセットされ、サービスアウトの立上りが順次遅
延幅を大きくしながら遅延されていく。以下、T4セット
によりサービスアウトの立上りが順次遅延幅を大きくし
ながら遅延していき、T1にラップアウトして際限なく繰
り返していく。これによりチャネルや入出力制御装置及
び入出力装置が障害を生じる限界のインターフェイス信
号遅延試験が可能となる。
コードになるまで順次遅延幅を大きくしながら遅延され
ていき、規定のタイマコードになったら、次にテストコ
ードT3がセットされ、サービスアウトの立上りが順次遅
延幅を大きくしながら遅延されていく。以下、T4セット
によりサービスアウトの立上りが順次遅延幅を大きくし
ながら遅延していき、T1にラップアウトして際限なく繰
り返していく。これによりチャネルや入出力制御装置及
び入出力装置が障害を生じる限界のインターフェイス信
号遅延試験が可能となる。
なお、上記自動更新を禁止することにより、特定のタイ
ミング及び一定のタイマ値による繰り返し試験も可能で
ある。
ミング及び一定のタイマ値による繰り返し試験も可能で
ある。
本発明によれば、チャネル装置と入出力制御装置間のイ
ンターフェイス上に生じる信号遅延について、各シーケ
ンスに関し、実入出力制御装置を多数接続する事なくチ
ャネル側からみたインターフェイス信号の遅延が可能と
なり、様々な入出力制御装置の上記遅延の許容限界を自
動的にかつ簡単に試験することができる効果がある。
ンターフェイス上に生じる信号遅延について、各シーケ
ンスに関し、実入出力制御装置を多数接続する事なくチ
ャネル側からみたインターフェイス信号の遅延が可能と
なり、様々な入出力制御装置の上記遅延の許容限界を自
動的にかつ簡単に試験することができる効果がある。
第１図は本発明の一実施例の全体構成図、第２図はチャ
ネル装置と入出力制御装置間のインターフェイス信号の
応答例を示すタイミングチャート、第３図は第２図に従
ったチャネル装置のプログラムの流れを示す図である。 １０４…チャネル装置、１０５…入出力制御装置、１１
０…チャネル論理部、１１１…制御記憶、１１２…タグ
アウトレジスタ、１１３…タグインレジスタ、１１４…
バスアウトレジスタ、１１５…バスインレジスタ、１１
６…テスト／タイマコードレジスタ、T1〜T4…タグイン
信号の変化点、T1′〜T4′…タグアウト信号の変化点。
ネル装置と入出力制御装置間のインターフェイス信号の
応答例を示すタイミングチャート、第３図は第２図に従
ったチャネル装置のプログラムの流れを示す図である。 １０４…チャネル装置、１０５…入出力制御装置、１１
０…チャネル論理部、１１１…制御記憶、１１２…タグ
アウトレジスタ、１１３…タグインレジスタ、１１４…
バスアウトレジスタ、１１５…バスインレジスタ、１１
６…テスト／タイマコードレジスタ、T1〜T4…タグイン
信号の変化点、T1′〜T4′…タグアウト信号の変化点。
Claims (1)
- 【請求項１】チャネル装置と入出力制御装置間のインタ
ーフェイス信号の遅延の許容限界試験を行う方法におい
て、 チャネル装置に、該チャネル装置と入出力制御装置間の
インターフェイス信号のシーケンスに関し、該チャネル
装置から入出力制御装置へのインターフェイス信号を遅
延するためのシーケンスを特定するテストコードと遅延
時間を設定するタイマコードとを保持する手段を設け、 前記チャネル装置は、前記テストコードで示されるシー
ケンスに対し、前記タイマコードを順次増加して該チャ
ネル装置から入出力制御装置へのインターフェイス信号
を遅延し、前記タイマコードが所定値になったら該タイ
マコードを初期値に戻すとともに前記テストコードを更
新して、次のシーケンスに対し、前記インターフェイス
信号の遅延動作を繰り返す、ことを特徴とするチャネル
装置と入出力制御装置間のインターフェイス信号試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296695A JPH0625973B2 (ja) | 1985-12-26 | 1985-12-26 | チヤネル装置と入出力制御装置間のインタ−フエイス信号試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296695A JPH0625973B2 (ja) | 1985-12-26 | 1985-12-26 | チヤネル装置と入出力制御装置間のインタ−フエイス信号試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62151768A JPS62151768A (ja) | 1987-07-06 |
| JPH0625973B2 true JPH0625973B2 (ja) | 1994-04-06 |
Family
ID=17836886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296695A Expired - Lifetime JPH0625973B2 (ja) | 1985-12-26 | 1985-12-26 | チヤネル装置と入出力制御装置間のインタ−フエイス信号試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625973B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559523A (en) * | 1978-10-30 | 1980-05-06 | Fujitsu Ltd | Test process method for data process system |
-
1985
- 1985-12-26 JP JP60296695A patent/JPH0625973B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62151768A (ja) | 1987-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5826573B2 (ja) | コンピユ−タ・システム | |
| US6345370B1 (en) | Method for debugging error in a computer system | |
| JPH03174632A (ja) | リアルタイムでコンピュータシステムを動作させる方法及び装置 | |
| JPH0625973B2 (ja) | チヤネル装置と入出力制御装置間のインタ−フエイス信号試験方法 | |
| US7457986B2 (en) | Apparatus and method for using variable end state delay to optimize JTAG transactions | |
| JP2675081B2 (ja) | 演算処理方式 | |
| KR100254779B1 (ko) | 피엘씨시스템에서의다중타스크고속수행장치 | |
| WO2008137929A1 (en) | Test and debug procedure for processor | |
| JPS6075946A (ja) | 履歴出力装置 | |
| JPS62152045A (ja) | プログラマブルコントロ−ラ | |
| JPS62117054A (ja) | 入出力装置状態確認方式 | |
| JPS6028023B2 (ja) | 入出力命令高速化方式 | |
| JPS6218932B2 (ja) | ||
| SU1425607A1 (ru) | Устройство дл программного управлени | |
| JPS5922145A (ja) | 割込制御方式 | |
| JPS6011946A (ja) | プログラマブルコントロ−ラ | |
| JPH0670768B2 (ja) | 電源投入制御方式 | |
| JPH05151135A (ja) | 入出力装置のステータス確認方法 | |
| JPH03137712A (ja) | 初期状態設定回路 | |
| JPS6134652A (ja) | 擬似入出力制御装置 | |
| JPS63254538A (ja) | プログラムデバツク装置 | |
| JPS6224325A (ja) | 演算処理装置 | |
| JPH04307637A (ja) | 擬似チャネル装置 | |
| JPH01152554A (ja) | 制御装置 | |
| JPH09330279A (ja) | データ処理装置 |