JPH06259955A

JPH06259955A - 半導体メモリ

Info

Publication number: JPH06259955A
Application number: JP5110840A
Authority: JP
Inventors: Moemi Harada; 最恵美原田; Shunichi Akashi; 俊一赤司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-05-15
Filing date: 1993-05-13
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】ＦＩＦＯメモリの多品種，多機能化に対する設
計工数の低減、部品評価，管理工数の低減をはかり、か
つ機能展開を容易にする。【構成】メモリセルアレイ１を等価的複数のメモリセル
ブロックに分割する。モード切換信号ＭＤに従って各メ
モリアクセスにつき、各メモリセルブロックから一つず
つ所定数のセルを交互に選択するか又は同時に選択す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はファーストインファース
トアウト（ＦＩＦＯ）メモリに関し、特にプレーンペー
パーコピアやファクシミリ装置等の画像処理に適したＦ
ＩＦＯメモリに関する。

【０００２】

【従来の技術】プレーンペーパーコピア（以後略してＰ
ＰＣと呼ぶ）やファクシミリ装置（以後略してＦＡＸと
呼ぶ）等に見られる様な１ライン分のデータをシリアル
にディジタル処理する為のメモリとしてＦＩＦＯメモリ
はよく使用されている。

【０００３】通常、この種のＦＩＦＯメモリは、クロッ
ク信号を入力するクロック端子とリセット信号を入力す
るリセット端子を持ち、クロック信号に同期させてリセ
ット信号を入力することにより、内部アドレスを初期
（０）番地にイニシャライズする。以降、クロック信号
に同期して内部アドレスを順次インクリメント（または
ディクリメント）してデータのライト動作及びリード動
作を行う。クロック端子、リセット端子、その他制御信
号端子をライト用及びリード用にそれぞれ持ち、データ
入力，データ出力もそれぞれ専用の端子を持つことによ
り、ライト及びリードを非同期に行う事ができる。

【０００４】従来のこの種のＦＩＦＯメモリの一例を図
１０に示す。このＦＩＦＯメモリは、書込み用のデータ
ＤＴｗの１ワードのデータのビット数と同一ビット数の
ワードを書込み記憶し読出すためのアドレスを所定のワ
ード数分備えたメモリセルアレイ１と、書込み用のクロ
ック信号ＣＫｗ及びリセット信号ＲＳＴｗに従って書込
み用のデータＤＴｗを１ワードずつ順次メモリセルアレ
イ１に書込む書込み制御回路２と、読出し用のクロック
信号ＣＫｒ及びリセット信号ＲＳＴｒに従ってメモリセ
ルアレイ１に記憶されているデータを１ワードずつ書込
まれた順に順次読出す読出し制御回路３とを有する構成
となっている。

【０００５】ＦＩＦＯメモリの深さ方向、すなわちワー
ド数は、ＰＰＣやＦＡＸの用紙サイズと解像度から決ま
る。例えば、Ａ３サイズ縦書き（２９７ｍｍ），解像度
４００ｄｐｉ（１６ドット／ｍｍ）の場合、約５Ｋのワ
ードの深さ方向の容量が必要となる。またビット数（ビ
ット幅）は階調や処理用途から決まる。例えば階調で
は、２５６階調の場合、２⁸で８ビットのビット幅が必
要となる。

【０００６】通常、この様なＦＩＦＯメモリは高画質化
の為に相互ライン間でデータの比較処理を行う時や、カ
ラーにおけるＲ・Ｇ・Ｂ各データのデータ位置合わせを
行う時、また、高機能化に伴う各種データ処理，演算を
行う時等に使用される。すなわち、各ラインのデータを
各ＦＩＦＯメモリに格納し、遅延データ等を作り、その
出力データ間で演算処理を行い、最終的に画像データの
作成，出力を行っている。

【０００７】近年では、ＰＰＣやＦＡＸにおける高画質
化，高機能化やカラー化の傾向により、ＦＩＦＯメモリ
に対する機能要求も多種多様に渡っている。

【０００８】例えば、１機種に多数のＦＩＦＯメモリを
使用する装置や高階調度を必要とする装置においては、
深さ方向の容量は同一でビット幅を広げた製品への要求
が上げられる。

【０００９】

【発明が解決しようとする課題】ところが、上述した従
来のＦＩＦＯメモリは、メモリセルアレイ１の各ワード
のビット数と書込み，読出しのワードのビット数とが同
一になっている。このため、前述した要求に対し、半導
体メーカはそれに応じたビット数のＦＩＦＯメモリの開
発を行い、一方、ＯＥＭやユーザはＦＩＦＯメモリを使
用する装置の要求仕様により、これらのＦＩＦＯメモリ
の中から、最適なものを選択する構成となっている。す
なわち、ＦＩＦＯメモリの開発を行う側としては、開発
品種が多岐に渡り、開発工数（設計工数，評価工数，量
産工数等）の増大を招くという問題点があり、また、Ｆ
ＩＦＯメモリを使用する側としては、あるＦＩＦＯメモ
リを選択すると、多機能機における機能展開への使用が
困難であると共に、対象使用が異なる他機種への展開が
困難であり、別途多機能のＦＦＯメモリを購入しなけれ
ばならず、部品評価や管理等に要する工数が増大しそれ
らが複雑になるという問題点があった。

【００１０】したがって、本発明の目的は、１ワード当
りのビット数を変更できるＦＩＦＯメモリを提供するこ
とにある。

【００１１】

【課題を解決するための手段】本発明によるＦＩＦＯメ
モリは、複数のメモリセルを有するメモリセルアレイ
と、モード信号に応答して第１モード又は第２モードを
指定する手段と、クロック信号が供給される毎に上記第
１モードでは第１の所定数ずつメモリセルを選択し上記
第２モードでは上記第１の所定数とは異なる第２の所定
数ずつメモリセルを選択する手段と、かくして選択され
たメモリセルに対しデータアクセスを行う手段とを備え
ている。

【００１２】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳述する。

【００１３】図１に示す本発明一実施例によるＦＩＦＯ
メモリ１０は半導体集積回路として構成され、従来例と
同様にメモリセルアレイ２０，書込み制御回路３０およ
び読出し制御回路４０を有する。しかしながら、本ＦＩ
ＦＯメモリは１ワード当りのビット数を可変指定するた
めのモード信号ＭＤを端子１０７を介して受けるモード
信号入力回路５０をさらに有する。本実施例では、８ビ
ットを１ワードとする第１モードと１６ビットを１ワー
ドとする第２モードとが設定されている。信号ＡＤは第
１モードのときハイレベルをとり、第２モードのときロ
ウレベルをとる。モード信号入力回路５０はモード信号
ＭＤのレベルを検出して内部をモード信号ＩＭＤを書込
みおよび読出し制御回路３０，４０に供給する。後で詳
述するが、モード信号ＡＤ、したがって内部モード信号
ＩＭＤがハイレベルで第１モードが指定されると、書込
み制御回路３０はメモリセルアレイ２０に対し８ビット
ずつデータを書込み、読出し制御回路４０は８ビットず
つデータを読み出す。信号ＭＤがロウレベルとなって第
２モードが指定されると、１６ビットずつのデータ書込
みおよび読出しが実行される。

【００１４】８ビットのデータ書込み／読出しおよび１
６ビットのデータ書込み／読出しをサポートするので、
書込みデータＷＤＴが供給されるデータ入力端子１０１
は１６本でなり、同様に読出しデータＤＲＴが出力され
るデータ出力端子１０４も１６本で構成される。書込み
クロック信号ＷＣＬＫおよび書込みリセット信号ＷＲＳ
Ｔは端子１０２，１０３にそれぞれ供給される。読出し
クロック信号ＲＣＬＫおよび読出しリセット信号ＲＲＳ
Ｔは端子１０５，１０６にそれぞれ供給される。

【００１５】図２を参照すると、メモリセルアレイ２０
はｎ本のワード線ＷＯ−Ｗ^n-1、１２８対のビット線
（８０，８０Ｂ）−（Ｂ１２７，Ｂ１７Ｂ）、これらワ
ードおよびビット線の各交点に配置されたメモリセルＭ
Ｃを有している。本実施例では各メモリセルＭＣはスタ
ティック型のものである。

【００１６】図２にはさらに書込み制御回路３０が示さ
れている。すなわち、回路３０はロウポインタ３０３を
有しワード線ＷＯ−Ｗ^n-1に接続されている。ポインタ
３０３の出力信号ＷＳＯ−ＷＳ^n-1の一つがアクティブ
レベルになることにより一つのワード線Ｗが選択され
る。選択されたワード線Ｗには本実施例では１２８個の
メモリセルＭＣが接続されている。これらメモリセルＭ
Ｃは８個ずつ１６グループに分けられ、各グループに対
応して１６個のカラムスイッチＤＷ０−ＤＷ１５が設け
られている。図示するように各カラムスイッチＤＷはＮ
チャンネルトランジスタで成る。また、偶数番のカラム
スイッチＤＷ０，…，ＤＷ１４は８対のディジット線
（Ｄ０，Ｄ０Ｂ）−（Ｄ７，Ｄ７Ｂ）に接続され、奇数
番のカラムスイッチＤＷ１，…，ＤＷ１５は他の８対の
ディジット線（Ｄ８，Ｄ８Ｂ）−（Ｄ１５，Ｄ１５Ｂ）
に接続されている。カラムスイッチＤＷ０−ＤＷ１５は
カラムポインタ３０２からの対応する選択信号ＤＳ０−
ＤＳ１５によってオン状態となる。ディジット線（Ｄ
０，Ｄ０Ｂ）−（Ｄ１５，Ｄ１５Ｂ）にはデータ書込み
回路３０４が接続され、同回路３０４は書込みデータ入
力端子１０１−０乃至１０１−１５に接続されている。

【００１７】カラムポインタ３０２およびロウポインタ
３０３はタイミングコントローラ３０１の制御のもとで
各出力信号ＤＳ０−ＤＳ１５，ＷＳ０−ＷＳ^n-1のレベ
ルを制御している。タイミングコントローラ３０１は書
込みクロックＷＣＬＫおよび書込みリセット信号ＷＲＳ
Ｔ、さらにはモード信号１ＭＤにもとづきポインタ３０
２，３０３のタイミングを制御する。

【００１８】図３を参照すると、カラムポインタ３０６
は１６段のシフトレジスタ３０２−０〜３０２−１５で
成る。各シフトレジスタは同一構成であるので初段のシ
フトレジスタ３０２−０のみ示している。本シフトレジ
スタはマスタースレーブ型であり、マスタフリップフロ
ップＭＳＴは第１のクロック端Ｎ１，第２のクロック端
Ｎ２，それぞれがＰチャンネルおよびＮチャンネルＭＯ
Ｓトランジスタでなる二つのトランスファゲート、なら
びに二つのインバータで構成され図示のように接続され
ている。スレーブフリップフロップＳＬＶも同一構成で
ある。ただし、スレーブフリップフロップＳＬＶのクロ
ック端はＮ３，Ｎ４として示している。シフトレジスタ
３０２−０はさらにＮＡＮＤゲート３０２０およびイン
バータ３２１を有し、カラム選択信号ＤＳ０を発生す
る。そして、図示するように、偶数番のシフトレジスタ
３０２−０，…，３０２−１４のクロック端Ｎ２，Ｎ
１，Ｎ４，Ｎ３はそれぞれ第１のクロックラインＣＫ
１，その反転クロックラインＣＫ１，第２のクロックラ
インＣＫ２，その反転クロックラインＣＫ２Ｂにそれぞ
れ接続され、一方、奇数番のシフトレジスタ３０２−
１，…，３０２−１５のクロック端Ｎ１，Ｎ２，Ｎ３，
Ｎ４はＣＫ１Ｂ，ＣＫ１，ＣＫ１，ＣＫ１Ｂにそれぞれ
接続されている。

【００１９】これらクロックラインには、タイミングコ
ントローラ３０１の一部をなす５つのインバータ３０１
０−３０１４および二つのトランスファゲート３０５
３，３０５４により書込みクロック信号ＷＣＬＫに同期
したクロックが現われる。トランスファゲート３０５
３，３０５４はモード信号ＩＭＤおよびその反転信号Ｉ
ＭＤＢによって開閉が制御され、信号ＩＭＤ，ＩＭＤＢ
はインバータ５１，５２によりモード信号ＭＤにもとづ
きレベルが決定される。すなわち、信号ＭＤがハイレベ
ルのとき、ゲート３０５３はオン（開）、３０５４はオ
フ（閉）となるので、書込みクロック信号ＷＣＬＫと同
期の信号がクロックラインＣＫ１に現われ、逆相の信号
がクロックラインＣＫ２に現われる。一方、モード信号
ＭＤがロウレベルのときは、トランスファゲート３０５
４がオンとなるので、クロックラインＣＫ１，ＣＫ２は
両方とも書込みクロックＷＣＬＫの同相の信号となる。

【００２０】初段のシフトレジスタ３０２−０の入力に
はインバータ３０１ｂの出力が接続され、その入力に
は、書込みリセット信号ＷＲＳＴと最終段のシフトレジ
スタ３０２−１５の出力ＤＣ０を受けるＮＯＲゲート３
０１５の出力が供給されている。

【００２１】ロウポインタ３０３はｎ段のシフトレジス
タ３０３−０〜３０３−（ｎ−１）を有する。各シフト
レジスタはカラムポインタ３０２のシフトレジスタと同
一構成である。そして図示するように、各シフトレジス
タ３０３−０〜３０３−（ｎ−１）のクロック端Ｎ２と
Ｎ３は第１のロウクロックラインＲＣ１に、Ｎ１とＮ４
はその反転ラインＲＣ１Ｂにそれぞれ接続されている。
これらラインには、上記クロック信号ＣＫ１，およびそ
れらの反転信号１／１０、図示のように接続されたＮＡ
ＮＤゲート３０１７およびインバータ３０１９の制御の
下で供給される。各シフトレジスタの出力は対応するＡ
ＮＤ３０３０に入力されクロックＣＫ１との論理積信号
が対応するワード線選択信号ＷＳとなる。

【００２２】初段のシフトレジスタ３０３−０の入力に
は、ＮＯＲゲート３０５１およびインバータ３０５２に
よってリセット信号ＷＲＳＴと最終段シフトレジスタ３
０３−（ｎ−１）の出力とに対する論理和信号が供給さ
れる。

【００２３】図４を参照すると、データ書込み回路３０
４はデータ入力端子１０１−０〜１０１−１５にそれぞ
れ接続された入力バッファ３０４０−０〜３０４０−１
５を有し、その出力はＮチャンネルＭＯＳトランジスタ
３０４１−０〜３０４１−１５をそれぞれ介してデータ
アンプ３０４３−０〜３０４３−１５にそれぞれ接続さ
れている。データアンプ３０４３の出力は対応するディ
ジット線対（Ｄ，ＤＢ）に接続されている。入力バッフ
ァ３０４０−０〜３０４０−７の出力はさらにＮチャン
ネルＭＯＳトランジスタ３０４２−０〜３０４２−７を
それぞれ介してデータアンプ３０４３−８〜３０４３−
１５にそれぞれ接続されている。トランジスタ３０４１
−０〜３０４１−７のゲートには、シフトレジスタ３０
４８からのデータ切換信号ＤＳＷ０が共通に供給されて
いる。トランジスタ３０４２−０〜３０４２−７のゲー
トは、モード信号ＩＭＤとシフトレジスタ３０４９から
のデータ切換信号ＤＳＷ１の論理積をとるＡＮＤゲート
３０４５に共通接続され、トランジスタ３０４１−８〜
３０４１−１５のゲートは、信号ＤＳＷ１と反転モード
信号ＩＭＤＢを受けるＡＮＤゲート３０４４に共通接続
される。

【００２４】シフトレジスタ３０４８，３０４９はシフ
トレジスタ３０２−０等と同一構成であり、そのクロッ
ク端Ｎ１−Ｎ４は図示のとおりクロックラインＣＫ１，
ＣＫ１Ｂ，ＣＫ２，ＣＫ２Ｂに接続されている。シフト
レジスタ３０４８の入力は書込みリセット信号ＷＲＳＴ
とシフトレジスタ３０４９の出力を受けるＯＲゲート３
０６０に接続されている。

【００２５】読出し制御回路４０（図１）も上述した書
込み制御回路３０と同様に構成されている。ただし、図
４において、データアンプ３０４３−０〜３０４３−１
５はその入力側がディジット線Ｄ側となり、入力バッフ
ァ３０４０−０〜３０４０−１の代わりに出力バッファ
が用いられる。また、読出し制御回路４０におけるロウ
ポインタは図２のメモリセルアレイ２０の右側に配置さ
れ、カラムスイッチを含むデータ読出し回路は同アレイ
２０の下側に位置する。

【００２６】以下、データ書込み動作につき詳述する
が、データ読出し動作もデータ書込みをデータ読み出し
と読み代えるだけで同一である。

【００２７】モード信号ＭＤがハイレベルであって第１
モード（８ビットずつのデータ書込み）が指定される
と、図５に示すタイミングチャートに従ってデータ書込
みが実行される。すなわち、信号ＭＤがハイレベルであ
るので、クロックラインＣＫ１には書込みクロック信号
ＷＣＬＫと同相が、ＣＫ２にはその逆相の信号が現われ
る。データを第１アドレスから書き込むために、リセッ
ト信号ＷＲＳＴがクロック信号ＷＣＬＫと図示する同期
関係をもって発生させる。その結果、ロウポインタ３０
３は選択信号ＷＳ０を、カラムポインタ３０２は選択信
号ＤＳ０をそれぞれアクティブレベルにする。かくして
ワード線Ｗ０が選択され、かつカラムスイッチＤＮ０が
オンとなってワード線Ｗ０に接続されたメモリセルのう
ち８ビットの第１グループが選択される。

【００２８】シフトレジスタ３０４８（図４）からのデ
ータ切換信号ＤＳＷ０もアクティブハイレベルとなる。
トランジスタ３０４１−０〜３０４１−７がかくしてオ
ンとなり、入力バッファ３０４０−０〜３０４０−７と
データアンプ３０４３−０〜３０４３−７がそれぞれ接
続される。かくして、データ入力端子１０１−０〜１０
１−７への８ビットの入力データが、第１アドレスにあ
る８ビットのメモリセルＭＣにそれぞれ書き込まれる。

【００２９】書込みクロック信号ＷＣＬＫがハイレベル
となる毎にシフトレジスタ３０２−０あるデータ“１”
が次段のレジスタに順々にシフトされ、その結果、カラ
ムスイッチ選択信号ＤＳ１〜ＤＳ１５が順々にアクティ
ブハイレベルとなる（図５）。すなわち、カラムスイッ
チＤＷ１−ＤＷ１５が順々に選択される。一方、ロウポ
インタ３０３における各シフトレジスタへのクロックは
ＮＡＮＤゲート３０１７が閉じているため供給されず、
したがってシフトレジスタ３０３−０はデータ“１”を
保持したままとなる。ＡＮＤゲート３０３０−０により
ワード線Ｗ０の選択信号ＷＳ０はクロックＷＣＬＫに周
期してアクティブハイレベルとなる（図５）。シフトレ
ジスタ３０４８，３０４９（図４）については、３０４
９の出力がＯＲゲート３０６０を介して帰還されている
ため、データ切換信号ＤＳＷ０，ＤＳＷ１がクロックＷ
ＣＬＫに同期して交互にアクティブハイレベルとなる
（図６）。すなわち、トランジスタ３０４１−０〜３０
４１−７および３０４２−０〜３０４２−７が交互にオ
ンとなる。かくして、データ入力端子３０４０−０〜３
０４０−７に供給される８ビットデータは第２アドレス
以降に順々に書き込まれる。

【００３０】シフトレジスタ３０２−１５からの選択信
号ＤＳ１５がアクティブハイレベルとなってそのキャリ
ー出力ＤＣ０がハイレベルとなると、ゲート３０１５，
３０１６を介してシフトレジスタ３０２−０に帰還され
選択信号ＤＳ０が再びハイレベルとなる。このとき、Ｎ
ＡＮＤゲート３０１７が開くので、シフトレジスタ３０
３−０にあるデータ“１”は次段のシフトレジスタ３０
３−１にシフトされ、その結果、ワード線Ｗ１の選択信
号ＷＳ−１がＡＮＤゲート３０３０−１を介てアクティ
ブハイレベルとなる。

【００３１】かくして、モード信号ＭＤがハイレベルで
第１モードが指定されると、８ビットずつのデータがア
ドレス順に書込まれる。

【００３２】モード信号ＭＤがロウレベルに変化して第
２モード（すなわち、１６ビットずつのデータ書込み）
が指定されると、図６のタイミングに従って動作する。
すなわち、トランスファゲート３０５４がオン，３０５
３がオフとなるので、クロックラインＣＫ１，ＣＫ２に
は書込みクロックＷＣＬＫと同相の信号が共に現われ
る。シフトレジスタ３０２−０〜３０２−１５の各クロ
ック端Ｎ１〜Ｎ４とクロックライトＣＫ１−ＣＫ２Ｂと
の接続関係から明らかなとおり、ＯＲゲート（３０１
５，３０１６）の出力は、シフトレジスタ３０２−０を
介しさらにはシフトレジスタ３０２−１のマスタフリッ
プフロップＭＳＴを介してスレーブフリップフロップＳ
ＬＶの入力まで伝達される。したがって、カラム選択信
号ＤＳ０，ＤＳ１が同時にアクティブレベルとなり、カ
ラムスイッチＤＷ０，ＤＷ１が共に選択される（図
６）。

【００３３】シフトレジスタ３０４８，３０４９（図
４）の各クロック端Ｎ１−Ｎ４とクロックラインＣＫ１
−ＣＫ２Ｂとの接続関係も同一であるので、データ切換
信号ＤＳＷ０，ＤＳＷ１も同時にアクティブハイレベル
となる（図６）。しかし、ＡＮＤゲート３０４５は信号
ＩＭＤがロウレベルであるので閉じており、したがっ
て、トランジスタ３０４２−０〜３０４２−７はオフ状
態となっている。一方、ＡＮＤゲート３０４４は開き、
トランジスタ３０４１−８〜３０４１−１５がオンとな
る。したがって、データ入力端子１０１−０〜１０１−
１５に供給された１６ビットのデータが１６コのメモリ
セルＭＣに書き込まれる。

【００３４】書込みクロック信号ＷＣＬＫがハイレベル
となる毎に、次の２つのカラムスイッチＤＷが選択さ
れ、１６ビットのデータの書込みが実行される。

【００３５】かくして、モード信号ＭＤにより第１モー
ドが指定されると８ビットずつのデータの書込みおよび
読出しがアドレス順に実行され、第２モードが指定され
ると１６ビットずつのデータの書込みおよび読出しがア
ドレス順に実行される。

【００３６】ロウポインタ３０３およびカラムポインタ
３０２を図３のカラムポインタ３０２およびロウポイン
タ３０３のようにそれぞれ構成することができる。この
場合、書込みクロックＷＣＬＫがハイレベルになるたび
にワードＷ０−Ｗ_n-1がその順に選択され、一巡するま
ではカラムスイッチＤＷ０が選択され続けられる。ま
た、８ビットと１６ビットとの組合せに限らず、４ビッ
ト，８ビット，１６ビットおよび３２ビット等の組合わ
せも同様に実現できることは上記構成から明らかであ
る。

【００３７】図３から明らかなように、モード信号ＭＤ
のハイレベルからロウレベルへの変化およびその逆の変
化はいつでも受け付けられる。すなわち、メモリセルア
レイ２０の中に８ビット単位で書き込まれたにもかかわ
らず１６ビット単位で読み出される場合やその逆の場合
が発生し得る。したがって、モードの切換えは先頭アド
レスから必ず実行することが望ましい。

【００３８】そのための構成を図７に示す。かかる目的
はモード信号入力回路５０を若干変更するだけでよい。
すなわち、本入力回路はＤ型フリップフロップ５３をさ
らに有しており、そのデータ入力Ｄにインバータ５２の
出力が、クロック入力中に書込みリセット信号ＷＲＳＴ
がそれぞれ入力され、その出力Ｑおよび反転出力ＱＢか
らそれぞれ内部モード信号ＩＭＤおよびその反転信号Ｉ
ＭＤＢが取り出されている。したがって、モード信号Ｍ
Ｄのレベルはリセット信号ＷＲＳＴがアクティブハイレ
ベルとなったときのみ取り込まれ、内部モード信号ＩＭ
Ｄのレベルが制御される。かくして、モードの変更はリ
セット時のみしか実行されないように構成される。

【００３９】図４において、８ビットモードが指定され
たときは、データ入力端子１０１−８〜１０１−１５の
レベルで不定であり、このため入力バッファ３０４０−
８〜３０４０−１５の出力も不定となり、これによって
発生されるノイズが誤動作をもたらす場合がある。した
がって、入力バッファ３０４０−８〜３０４０−１５の
各々は図８のように構成するのが好ましい。すなわち、
データ入力端子１０１−８〜１０１−１５の各々は対応
する入力バッファのＡＮＤゲート３０４６の一方の入力
に接続され、その他方の入力には反転モード信号ＩＭＤ
Ｂが供給される。ＡＮＤゲート３０４６の出力はインバ
ータ３０４７，３０４８を介して対応するトランジスタ
３０４１に供給される。したがって、８ビットモードが
指定されているときはＡＮＤゲート３０４６の出力はロ
ウレベルに保持され、入力バッファ３０４０−８〜３０
４０−１５の各出力もロウレベルに保持される。

【００４０】データ出力端子１０４（図１）においても
８ビットモードのときに使用されるものがある。使用さ
れないにもかかわらずデータバスは接続されている。し
たがって、図９に示すように、出力バッファをトライス
テートバッファ１０４０で構成し、反転モード信号ＩＭ
ＤＢがロウレベル（すなわち、第１モード指定）のとき
はその出力がハイインピーダンスとなるようにしてい
る。

【００４１】

【発明の効果】以上のとおり、本発明によればモード切
換によりデータ書込みおよびデータ読出しのビット数を
変更することができ、ＰＰＣやＦＡＸ等に最適なＦＩＦ
Ｏメモリが提供される。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図。

【図２】図１のメモリセルアレイおよび書込み制御回路
を示す図。

【図３】図２のロウポインタ，カラムポインタおよびタ
イミングコントローラの一部を示す回路図。

【図４】図２のデータ書込み回路を示す回路図。

【図５】第１モードでの動作を示すタイミングチャー
ト。

【図６】第２モードでの動作を示すタイミングチャー
ト。

【図７】図１のモード信号入力回路であって改良された
入力回路の回路図。

【図８】図４の入力バッファの一部であって改良された
入力バッファの回路図。

【図９】図１の読出し制御回路に含まれる出力バッファ
を改良したものを示す回路図。

【図１０】従来例を示すブロック図である。

Claims

【特許請求の範囲】

【請求項１】ファーストインファーストアウト型の半
導体メモリであって、それぞれが複数ビットでなる複数
のワードを有するメモリ部と、書込みクロック信号に応
答して、書込みデータを前記メモリ部に第１のモードで
は１ワードずつ書き込み第２のモードでは複数ワードず
つ書き込む書込み制御回路と、読出しクロックに応答し
て、前記メモリ部からデータを前記第１のモードでは１
ワードずつ読み出し前記第２のモードでは複数ワードず
つ読み出す読出し制御回路とを備える半導体メモリ。
【請求項２】前記書込み制御回路はさらに書込みリセ
ット信号に応答して前記メモリ部の最初のワードを選択
し、前記読出し制御回路はさらに読出しリセット信号に
応答して前記最初のワードを選択し、前記書込み制御回
路は前記書込みリセット信号に応答して前記第１および
第２のモード間の変化が許可され、前記読出し制御回路
は前記読出しリセット信号に応答して前記第１および第
２のモード間の変化が許可されている請求項１の半導体
メモリ。
【請求項３】前記書込み制御回路は複数のデータ入力
端子とこれらデータ入力端子にそれぞれ接続された複数
の入力バッファとを有し、前記読出し制御回路は複数の
データ出力端子とこれらデータ出力端子にそれぞれ接続
された複数の出力バッファとを有し、前記入力バッファ
の一部は前記第１のモードのときは対応するデータ入力
端子のレベルにかかわらず所定の論理レベルに固定され
た出力を発生し、前記出力バッファの一部は前記第１の
モードのときは非活性化されて対応するデータ出力端子
をハイインピーダンス状態とする請求項１の半導体メモ
リ。
【請求項４】複数のメモリセルを有するメモリセルア
レイと、モード信号に応答して第１のモード又は第２の
モードを指定する手段と、前記第１のモードが指定され
たときは書込みクロックが供給される毎に第１の数のメ
モリセルを選択し前記第２のモード指定されたときは前
記書込みクロックが供給される毎に前記第１の数とは異
なる第２の数のメモリセルを選択する第１の選択手段
と、前記第１のモードが指定されたときは読出しクロッ
クが供給される毎に第３の数のメモリセルを選択し前記
第２のモードが指定されたときは前記読出しクロックが
供給される毎に前記第３の数とは異なる第４の数のメモ
リセルを選択する第２の選択手段と、前記第１の選択手
段によって選択されたメモリセルにデータを書き込む手
段と、前記第２の選択手段によって選択されたメモリセ
ルからデータを読み出す手段とを備える半導体メモリ。
【請求項５】前記第１および第３の数は同一であり、
前記第２および第４の数は同一である請求項４の半導体
メモリ。
【請求項６】複数の第１の線、これら第１の線の各々
と交差する複数の第２の線、これら第１および第２の線
の交差点にそれぞれ配置された複数のメモリセル、モー
ド信号に応答して第１のモード又は第２のモードを指定
する指定手段、クロック信号に応答して、前記第２の線
を選択したまま前記第１の線を前記第１のモードでは第
１の所定数ずつ選択し前記第２のモードでは前記第１の
所定数とは異なる第２の所定数ずつ選択する選択手段、
ならびに選択された第１および第２の線の交差点に配置
されたメモリセルに対しデータアクセスを行うアクセス
手段を備える半導体メモリ。
【請求項７】前記第１の線はビット線であり前記第２
の線はワード線である請求項６の半導体メモリ。
【請求項８】前記アクセス手段はそれぞれが前記複数
の第１の線の対応する線に接続された複数のカラムスイ
ッチを有し、前記選択手段はカラムポインタおよびロウ
ポインタを有し、前記カラムポインタは前記クロック信
号が供給される毎に前記第１のモードでは一つのカラム
スイッチを前記第２のモードでは少なくとも二つのカラ
ムスイッチをそれぞれ導通せしめ、前記ロウポインタは
すべてのカラムスイッチが導通せしめられるまで一つの
前記第２の線を選択し続ける請求項７の半導体メモリ。
【請求項９】前記カラムポインタは前記複数のカラム
スイッチにそれぞれ接続された複数の出力を有するシフ
トレジスタ回路を含み、前記ロウポインタは前記複数の
第２の線にそれぞれ接続された複数の出力を有するシフ
トレジスタ回路を含む請求項８の半導体メモリ。