JPH06259959A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 バッテリバックアップ動作終了後自動的に通
常周期と実質的に同一周期でリフレッシュ動作を行なう
ことにより、外部信号によるセルフリフレッシュ動作を
なくし、システム設計を容易にする。 【構成】 セルフリフレッシュ回路３０の中にバッテリ
バックアップ動作終了判定回路１５を設け、バッテリバ
ックアップ動作終了後にバッテリバックアップ時におけ
る長い周期の第１の周期信号ＲＥＦＳ１を、短い周期の
第２のリフレッシュ周期信号ＲＥＦＳ２に切換えて、自
動的に全メモリセル分のリフレッシュを引続いて行な
い、ｍ段のカウンタ１７により全メモリセル分のリフレ
ッシュを完了したことを検知する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、セルフリフレッシュ
機能を有する半導体記憶装置に関し、特に半導体記憶装
置内で発生する内部周期を用いてセルフリフレッシュ動
作を行なう半導体記憶装置の内部周期信号発生回路の改
良に関するものである。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（以下、「ＤＲＡＭ」という）は、１つのメモリセル
が、１個のスイッチングトランジスタと、１個のデータ
記憶キャパシタとによって構成されるため、半導体基板
における高集積化に適した半導体メモリとして広く普及
している。ＤＲＡＭでは、データ信号がキャパシタによ
って保持されるため、周期的にキャパシタにストアされ
たデータ信号を増幅するという「リフレッシュ動作」が
必要である。近年のＤＲＡＭのほとんどは、内部的にま
たは外部からのリフレッシュ制御を必要とすることなく
リフレッシュ動作を行なうことができる機能（一般に
「セルフリフレッシュ機能」と呼ばれる）を有してい
る。

【０００３】図１８は、従来の半導体記憶装置を示すブ
ロック図である。図１８を参照して、このＤＲＡＭ２１
は、行および列に配設された４，７１８，５９２個のメ
モリセルを備えたメモリセルアレイ２２と、メモリセル
アレイ２２内のワード線を選択するための行デコーダ２
４と、アクセスされるべきメモリセルの列を選択するた
めの行デコーダ２５と、アクセスされるべきメモリセル
の列を選択するための行デコーダ２５と、外部から時分
割態様で与えられるアドレス信号を受けるアドレスバッ
ファ２３と、メモリセルアレイ２２内のビット線と入力
バッファ２７および出力バッファ２８との間を選択的に
接続するためのセンスリフレッシュアンプ入出力制御回
路２６とを含む。図１６において、ライン２１は、半導
体基板をも示している。

【０００４】クロック発生回路２９は、内部クロックを
発生する回路であり、セルフリフレッシュ回路３０は、
行アドレスストローブ信号／ＲＡＳおよび列アドレスス
トローブ信号／ＣＡＳに応じて動作し、セルフリフレッ
シュ動作を制御する回路である。

【０００５】動作において、ＤＲＡＭ２１に外部から入
力されたアドレス信号Ａ₀ 〜Ａ₁₀は、行および列アドレ
スバッファ２３を通って行または列デコーダ２４，２５
に入力される。行または列デコーダ２４，２５でデコー
ドされたアドレス信号Ａ₀ 〜Ａ₁₀に対応するメモリセル
アレイ２２のメモリセルが選択され、センスリフレッシ
ュアンプ入出力制御２６および入出力バッファ２７，２
８を通って入出力データＤ，Ｑの書込および読出が行な
われる。これらの動作タイミングは列アドレスストロー
ブ信号／ＣＡＳ，行アドレスストローブ信号／ＲＡＳお
よび書込信号Ｗなどにより制御される。

【０００６】次に、セルフリフレッシュ動作について説
明する。セルフリフレッシュ回路３０は、／ＣＡＳ bef
ore ／ＲＡＳサイクルからセルフリフレッシュ動作に入
るが、図１９は、この動作を行なうときの行アドレスス
トローブ信号／ＲＡＳ、列アドレスストローブ信号／Ｃ
ＡＳおよび制御信号ＢＢＵのタイミング波形図である。

【０００７】図１８に示すように行アドレスストローブ
信号／ＲＡＳが“Ｌ”に立下がる前に列アドレスストロ
ーブ信号／ＣＡＳを“Ｌ”に立下げておき、行アドレス
ストローブ信号／ＲＡＳを“Ｌ”に立下げてから１００
μｓ以上の間列アドレスストローブ信号／ＣＡＳと行ア
ドレスストローブ信号／ＲＡＳを“Ｌ”に保持すること
により、セルフリフレッシュ動作を開始する。このと
き、セルフリフレッシュ動作を要求する制御信号ＢＢＵ
が“Ｈ”になる。そして、行アドレスストローブ信号／
ＲＡＳ、列アドレスストローブ信号／ＣＡＳを“Ｈ”に
立上げるまでセルフリフレッシュ動作を続ける。

【０００８】セルフリフレッシュ動作は、内部で発生す
る内部周期信号ＲＥＦＳでリフレッシュアドレスを、た
とえばインクリメントしていくことにより行なう。この
セルフリフレッシュ機能により、内部に書込まれたデー
タを低消費電流にて保持することが可能であり、今後の
半導体メモリでは不可欠な機能となっている。

【０００９】次に、図２０を用いて、／ＣＡＳ before
／ＲＡＳのサイクルにおけるセルフリフレッシュ回路で
の制御信号ＢＢＵの発生について説明する。

【００１０】図２０は、セルフリフレッシュ回路３０を
動作面から見たときの概略を示すブロック図である。

【００１１】図２０を参照して、このセルフリフレッシ
ュ回路３０は、／ＣＡＳ before ／ＲＡＳのタイミング
およびセルフリフレッシュのタイミングを判定する／Ｃ
ＡＳbefore／ＲＡＳ判定回路１２（以下、ＣＢＲ判定回
路１２と称する）と、ＣＢＲ判定回路１２の判定結果に
応答して内部周期信号を出力するリングオシレータ回路
１３と、リングオシレータ回路１３の周期信号をカウン
トしてその整数倍の周期で信号を出力するカウンタ１４
とを含む。

【００１２】動作において、／ＣＡＳ before ／ＲＡＳ
のタイミングにてロウアドレスストローブ信号／ＲＡＳ
が立下がった時点でＣＢＲ判定回路１２からリングオシ
レータ回路１３およびカウンタ１４に信号が伝達され、
外部周期信号ＲＥＦＳの発振とそのカウントが始まる。
そして、カウンタ１４でｎ個の内部周期がカウントされ
たときカウンタにより制御信号ＢＢＵが出力される。し
たがって、制御信号ＢＢＵは、内部周期信号ＲＥＦＳの
ｎ倍の周期で出力されることとなる。

【００１３】制御信号ＢＢＵは、基板電位発生回路３１
に与えられる。基板電位発生回路３１は、制御信号ＢＢ
Ｕが“Ｈ”レベルのとき、すなわちセルフリフレッシュ
時に非活性化され、基板電位ＶＢＢの発生を停止する。

【００１４】このことを図２１の基板電位発生回路３１
のブロック図により説明する。図２１を参照して、基板
電位発生回路３１は、ＮＡＮＤゲート３１ａ、インバー
タ３１ｂ、リングオシレータ回路３１ｃ、チャージポン
プ回路３１ｄを含む。ＮＡＮＤゲート３１ａは２つの入
力端子を含み、一方の入力端子にはインバータ３１ｅを
通してクロック信号発生回路２９（図１８）からの内部
／ＲＡＳ信号が入力され、他方の入力端子には、インバ
ータ３１ｆを通して制御信号ＰＢＵが入力される。

【００１５】動作において、制御信号ＢＢＵが“Ｈ”で
あるときは、ＮＡＮＤゲート３１ａの出力が“Ｈ”レベ
ルとなり、リングオシレータ３１ｃが非活性状態とな
る。これにより、バッテリバックアップ動作時には基板
電位ＶＢＢの発生を停止することができるので、低消費
電力化することができる。しかし、セルフリフレッシュ
動作の終了後に内部／ＲＡＳ信号が再度“Ｌ”レベルに
なるまでＮＡＮＤゲート３１ａの出力が低レベルとなら
ないので、この間基板電位を発生することができないと
いう問題がある。

【００１６】

【発明が解決しようとする課題】ところで、バッテリバ
ックアップ動作の終了から通常周期のリフレッシュ動作
（通常動作モード）に移行する前に、すべてのメモリセ
ルを一度リフレッシュしておく必要がある。

【００１７】しかしながら、従来の半導体記憶装置は上
記のように構成されているので、バッテリバックアップ
動作の終了から通常周期のリフレッシュ動作に移行する
前にユーザが外部的に信号を与えて通常動作モードへの
移行操作を行なっていた。この外部的な信号は、たとえ
ば／ＲＡＳオンリーリフレッシュを１０２４回入力して
すべてのメモリセルをリフレッシュする命令信号であ
る。このような外部的な操作が必要なため、システムを
設計する上で制約となってしまうという問題があった。

【００１８】また、前述したようにセルフリフレッシュ
動作の終了後に内部／ＲＡＳ信号が再度“Ｈ”レベルに
なるまで基板電位ＶＢＢを発生することができないとい
う問題があった。

【００１９】この発明の１つの目的は、セルフリフレッ
シュ機能を有する半導体記憶装置において、バッテリバ
ックアップ動作の終了から通常動作モードへの移行を自
動的に行なうことによりシステム設計の制約をなくすこ
とである。

【００２０】また、この発明のもう１つの目的は、セル
フリフレッシュ機能を有する半導体記憶装置において、
低消費電力化するとともにバッテリバックアップ動作の
終了後直ちに基板電位を発生することである。

【００２１】

【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、セルフリフレッシュ機能を備えた半導
体記憶装置であって、検出手段、第１の周期信号発生手
段、第２の周期信号発生手段、およびセルフリフレッシ
ュ動作停止手段を含む。検出手段は、半導体記憶装置の
記憶状態を制御するための状態制御信号の論理状態に基
づいてバッテリバックアップ動作の開始命令およびバッ
テリバックアップ動作の停止命令を検出する。第１の周
期信号発生手段は、前記検出されたバッテリバックアッ
プ動作の開始命令に応答してメモリセルのデータを保持
するための第１の周期信号を発生す。第２の周期信号発
生手段は、前記検出されたバッテリバックアップ動作の
停止命令に応答として前記第１の周期信号よりも短い周
期の第２の周期信号を発生する。セルフリフレッシュ動
作停止手段は前記発生された第２の周期信号の周期をカ
ウントし、第２の周期信号の周期がすべてのメモリセル
をリフレッシュする回数に達したときセルフリフレッシ
ュ動作を停止する。

【００２２】請求項４の発明に係る半導体記憶装置は、
前記請求項１の半導体記憶装置と同様に、検出手段、第
１の周期信号発生手段、および第２の周期信号発生手段
を含み、さらにセルフリフレッシュ動作停止手段および
出力手段を含む。セルフリフレッシュ動作停止手段は、
第２の周期信号発生手段により発生された第２の周期信
号の周期をカウントし、第２の周期信号の周期がすべて
のメモリセルをリフレッシュする回数に達したとき、セ
ルフリフレッシュ動作を停止し、かつセルフリフレッシ
ュ終了信号を発生する。出力手段は前記発生されたセル
フリフレッシュ終了信号の論理状態とメモリセルから出
力されるデータの論理状態とに基づいてセルフリフレッ
シュ動作の完了を検出して半導体記憶装置の外部に出力
する。

【００２３】請求項５の発明に係る半導体記憶装置は、
前記請求項１または請求項４記載の発明にさらに活性状
態制御手段を含む。活性状態制御手段は、前記検出手段
により検出されたバッテリバックアップの開始命令に応
答してバッテリバックアップに関与しない回路を非活性
化して前記検出手段により検出されたバッテリバックア
ップ動作の停止命令に応答して前記非活性化した回路を
活性状態にする。

【００２４】

【作用】請求項１の発明に係る半導体記憶装置では、検
出手段によりバッテリバックアップ動作の停止命令を検
出し、検出手段に応答して第２の周期信号発生手段が第
１の周期信号より短い周期の第２の周期信号を自動的に
発生する。そして、セルフリフレッシュ動作停止手段に
より第２の周期信号をカウントし第２の周期信号の周期
がすべてのメモリセルをリフレッシュする回数に達した
とき、セルフリフレッシュ動作を停止する。それによ
り、通常動作モードに移行する際の外部信号の入力とい
う操作をなくし、システム設計における制約をなくすこ
とができる。

【００２５】請求項４の発明に係る半導体記憶装置で
は、出力手段により第２の周期でのリフレッシュ動作が
すべてのメモリセルに対して行なわれた後、その完了を
検出して半導体記憶装置の外部へ出力することができ
る。それにより、外部のシステムは、第２の周期でのリ
フレッシュ動作の完了情報をレディ・ビジィ信号として
利用することができる。

【００２６】請求項５の発明に係る半導体記憶装置で
は、バッテリバックアップ動作時には、基板発生回路、
メモリセルのデータ保持上問題とならない回路などのバ
ッテリバックアップに関与しない回路を非活性化し、低
消費電流化を図ることができる。また、バッテリバッテ
リバックアップ動作の終了後直ちに通常動作状態となる
ようにバッテリバックアップ動作時に非活性化していた
回路を活性状態にする。それにより、通常動作モードへ
の移行を円滑に行なうことができる。

【００２７】

【実施例】

実施例１ 図１は、この発明に係る半導体記憶装置の一実施例を示
すブロック図である。図２は、図１に示した半導体記憶
装置のセルフリフレッシュ回路のブロック図である。図
３は、図２に示したセルフリフレッシュ回路のタイミン
グチャートである。

【００２８】図１に示す半導体記憶装置１００が図１８
に示す半導体記憶装置２１と異なるところは、第１の周
期信号発生回路３０ａと、第２の周期信号発生回路３０
ｂとを含むセルフリフレッシュ回路３０が設けられてい
ることである。

【００２９】第１の周期信号発生回路３０ａは、行アド
レスストローブ／ＲＡＳおよび列アドレスストローブ信
号／ＣＡＳを受けるように接続され、／ＲＡＳ before
／ＣＡＳとなり、行アドレスストローブ信号ＲＡＳが１
００μｓｅｃ以上“Ｌ”レベルを維持したとき、バッテ
リバックアップ制御を行なうための制御信号ＢＢＵ１を
発生するとともに、リフレッシュ周期信号ＲＥＦＳ１を
発生する。

【００３０】第２の周期信号発生回路３０ｂは、制御信
号ＢＢＵ１および行アドレスストローブ信号／ＲＡＳを
受けるように接続され、制御信号ＢＢＵ１が立下がりか
つ行アドレスストローブ信号／ＲＡＳが立上がったとき
に制御信号ＢＢＵ２およびリフレッシュ周期信号ＲＥＦ
Ｓ２を発生する。

【００３１】リフレッシュ周期信号ＲＥＦＳ１の循環周
期は、メモリセルに保持されたデータ信号が消失されな
い範囲でできるだけ長い時間長さ（たとえば１２８μｓ
ｅｃ）に設定されたフレッシュ周期信号ＲＥＦＳ２の循
環周期は、通常動作モードと実質的に同じ周期（たとえ
ば２００ｎｓｅｃ）に設定される。

【００３２】図２を参照して、第１の周期信号発生回路
３０ａは、ＣＢＲ発生回路１２、リングオシレータ回路
１３およびｎ段のカウンタ１４を含む。第２の周期信号
発生回路３０ｂは、バッテリバックアップ動作終了判定
回路１５、リングオシレータ回路１６およびｍ段のカウ
ンタ１７を含む。

【００３３】次に、図３を参照して図１および図２に示
したセルフリフレッシュ回路３０の動作を説明する。ま
ず、ＣＢＲ判定回路１２は、／ＣＡＳ before ／ＲＡＳ
およびロウアドレスストローブ信号／ＲＡＳが１００μ
ｓｅｃ以上“Ｌ”レベルであることを検出して、ＣＢＲ
信号を発生し、これをリングオシレータ回路１３に与え
る。リングオシレータ回路１３は、ＣＢＲ信号に応答し
て、内部信号φＳ１を発生し、カウンタ１４に与える。
この内部信号φＳ１は、バッテリバックアップ動作にお
けるセルフリフレッシュ周期信号ＲＥＦＳ１の周期に対
応する。カウンタ１４は、内部信号φＳ１の周期を整数
回ｎカウントし、バッテリバックアップ動作を行なうた
めの制御信号ＢＢＵ１を発生するとともに、リングオシ
レータ回路１３により発生される内部信号φＳ１をリフ
レッシュ周期信号ＲＥＦＳ１としてクロック信号発生回
路２９に与える。このようにして、長い周期信号による
バッテリバックアップのためのリフレッシュ動作を行な
うことができる。

【００３４】次に、行アドレスストローブ信号／ＲＡＳ
および列アドレスストローブ／ＣＡＳを立上げることに
より、バッテリバックアップ動作の停止命令が外部から
与えられ、この行アドレスストローブ信号を／ＲＡＳお
よび列アドレスストローブ信号／ＣＡＳの状態変化に応
答して、ＣＢＲ判定回路１２は、ＣＢＲ信号を“Ｌ”レ
ベルにし、カウンタ１４のカウント動作を停止される。
応答して、カウンタ１４は、制御信号ＢＢＵ１を“Ｌ”
レベルにし、リフレッシュ周期信号ＲＥＦＳ１の出力を
停止する。前記制御信号ＢＢＵ１は、バッテリバックア
ップ動作終了判定回路１５にも与えられる。バッテリバ
ックアップ動作終了判定回路１５は、制御信号ＢＢＵ１
が“Ｌ”レベルになるのに応答して、制御信号ＢＢＵＥ
を発生し、これをリングオシレータ回路１６に与える。
リングオシレータ回路１６は、制御信号ＢＢＵＥに応答
して通常動作モードと同じサイクルでリフレッシュする
ためのリフレッシュ周期信号ＲＥＦＳ２を発生する。カ
ウンタ１７は、リングオシレータ回路１６により発生さ
れたリフレッシュ周期信号ＲＥＦＳ２の周期をカウント
し、すべてのメモリセルをリフレッシュした回数（ｍ）
に達したとき、制御信号ＢＢＵ２の出力を停止する（Ｂ
ＢＵ２を“Ｌ”レベルにする）。これにより、セルフリ
フレッシュが完了し、その後は通常の任意の動作を実行
することができる。制御信号ＢＢＵ２が図３に示すよう
に、“Ｌ”→“Ｈ”→“Ｌ”となる期間、つまりリフレ
ッシュ周期信号ＲＥＦＳ１およびＲＥＦＳ２による内部
でのリフレッシュ周期は、外部からの動作を受付けず、
この期間に何ら動作を要求しなくても半導体記憶装置
は、自動的に通常動作モードのリフレッシュ周期と実質
的に同じリフレッシュ周期でリフレッシュを行なうこと
ができる。

【００３５】図４は、図１に示したＣＢＲ判定回路１２
の一例を示す回路図であり、図５はＣＢＲ判定回路１２
の動作を示すタイミングチャートである。図４を参照し
て、ＣＢＲ判定回路１２は、インバータ１２ａ、１２ｂ
および１２ｃと、ラッチ回路を構成するＮＡＮＤゲート
１２ｄおよび１２ｅとを含む。

【００３６】図５を参照して、ＣＢＲ判定回路１２の動
作を説明する。インバータ１２ａは、列アドレスストロ
ーブ信号／ＣＡＳを反転させてＮＡＮＤゲート１２ｄの
一方の入力端子に与え、インバータ１２ｂは、行アドレ
スストローブ信号／ＲＡＳを反転させてＮＡＮＤゲート
１２ｅの一方の入力端子にあたえる。図５（１）に示す
ように、行アドレスストローブ信号／ＲＡＳよりも列ア
ドレスストローブ信号／ＣＡＳが先に立下がる場合に
は、ＮＡＮＤゲート１２ｄの出力信号Ｂは“Ｌ”レベル
となり、ＮＡＮＤゲート１２ｅの出力信号が“Ｈ”レベ
ルとなる。したがって、、ＣＢＲ判定回路１２の出力信
号ＣＢＲ信号は“Ｈ”レベルとなる。その後行アドレス
ストローブ信号／ＲＡＳが立下がっても列アドレススト
ローブ信号／ＣＡＳが“Ｌ”レベルである限りＣＢＲ信
号は“Ｈ”レベルを維持する。

【００３７】一方、図５の（２）に示すように、行アド
レスストローブ信号／ＲＡＳが先に立下がる場合には、
ＮＡＮＤゲート１２ｅの出力信号Ａが“Ｌ”レベルとな
りＮＡＮＤゲート１２ｄの出力信号Ｂは“Ｈ”レベルと
なる。そして、その後／ＣＡＳが立下がってもＣＢＲ信
号は“Ｌ”レベルに維持される。このようにして、ＣＢ
Ｒ判定回路１２は、／ＣＡＳ before ／ＲＡＳを判定す
ることができる。

【００３８】図６は、図１に示したリングオシレータ回
路１３の一例を示す回路図である。図７は、リングオシ
レータ回路１３の動作を示すタイミングチャートであ
る。図６および図７を参照してリングオシレータ回路１
３は、複数段のインバータ１３ａと、ＮＡＮＤゲート１
３ｂとを含む。ＮＡＮＤゲート１３ｂは、その入力端子
がＣＢＲ信号を受けるように接続され、その他方の入力
端子が最終段のインバータ１３ａの出力信号Ｓ７を受け
るように接続される。ＮＡＮＤゲート１３ｂの出力端子
は、周期カウンタ１４の入力および初段のインバータ１
３ａの入力に接続される。ＮＡＮＤゲート１３ｂの出力
端子と入力端子との間に複数のインバータ１３ａをカス
ケード接続することにより、リフレッシュ周期信号ＲＥ
ＦＳ１の周期を所定の周期にすることができる。また、
ＮＡＮＤゲート１３ｂは、ＣＢＲ信号に応答して発振動
作を開始することができる。

【００３９】ｎ段のカウンタ１４は、リングオシレータ
回路１３の出力信号Ｓ１の周期の２ ^n-1 倍まで検知する
ことができる。たとえば、リングオシレータ回路１３の
出力信号Ｓ１の１周期を８μｓとすると、カウンタ１４
を５段にすることにより、リフレッシュ周期信号ＲＥＦ
Ｓ１を１２８μｓごとに発生することができ、内部リフ
レッシュ周期１２８μｓが満たされる。

【００４０】図８は、図１に示したｎ段のカウンタ回路
１４のうちの１段分の一例を示す回路図である。図９
は、図８に示したカウンタ回路の１段分のタイミングチ
ャートである。図８を参照して、このカウンタ回路は、
ＮＭＯＳトランジスタ１４ａ〜１４ｅと、インバータ１
４ｎ、１４ｍおよび１４ｐとを含む。

【００４１】図９を参照して、ＣＢＲ，／ＣＢＲは、Ｃ
ＢＲ判定回路１２の出力信号であり、Ｓ１および／Ｓ１
はリングオシレータ回路１３の出力信号である。ＩＴ
Ｎ，ＴＮは、カウンタ回路１４の初段の出力である。

【００４２】動作において、ＣＢＲ信号，／ＣＢＲ信号
がそれぞれ“Ｈ”，“Ｌ”レベルとなった場合には、Ｎ
ＭＯＳトランジスタ１４ａ、１４ｇおよび１４ｈのゲー
ト電極には“Ｈ”レベルの信号が与えられる。一方、Ｎ
ＭＯＳトランジスタ１４ｂ、１４ｆ、１４ｅのゲート電
極には“Ｌ”レベルの信号が与えられる。そして、ノー
ドと信号Ｓ１とがともに“Ｈ”レベルのとき、ノード
はＮＭＯＳトランジスタ１４ｋ、１４ｉおよび１４ｇ
により接地ノードに接続され、“Ｌ”レベルに引抜かれ
る。一方、ノードと信号／Ｓ１がともに“Ｈ”レベル
のとき、ノードはＮＭＯＳトランジスタ１４ｌ、１４
ｊおよび１４ｋにより接地ノードに接続され、“Ｌ”レ
ベルに引抜かれる。この“Ｈ”レベルを“Ｌ”レベルに
引抜く力は図８中のインバータ１４ｍおよび１４ｎによ
り構成されるラッチ回路よりも強く設計されているの
で、ノードが“Ｌ”レベルになるとき、ノードも
“Ｈ”レベルに、ノードが“Ｌ”レベルになるとき、
ノードを“Ｈ”レベルにする。初段のカウンタはノー
ドおよびが“Ｌ”レベルのときには、リングオシレ
ータの出力／Ｓ１が“Ｈ”となってもラッチした信号を
反転させないので、カウンタの出力ＴＮおよびＩＴＮ
は、入力信号Ｓ１，／Ｓ１の２倍の周期となる。

【００４３】このカウンタの出力ＴＮ，ＩＴＮを次段の
カウンタの入力とすることにより、その出力はさらに２
倍，４倍，８倍というふうにカウントすることができ
る。

【００４４】このようにして、任意の周期にて制御信号
ＢＢＵ１を一度出力し（“Ｈ”レベルとする）、それ以
後セルフリフレッシュモードから抜けるまで制御信号Ｂ
ＢＵ１を“Ｈ”レベルのままとし、リフレッシュ周期信
号ＲＥＦＳ１により一定周期のリフレッシュを行なうこ
とができる。

【００４５】なお、図１に示したｍ段のカウンタ７も図
８および図９に示したカウンタと同様の構成である。但
し、段数が異なる。

【００４６】図１０は、図２に示したバッテリバックア
ップ動作終了判定回路１５の回路図であり、図１１は、
バッテリバックアップ動作終了判定回路１５の動作を示
すタイミングチャートである。図１０を参照して、この
判定回路１５は、インバータ１５ａおよび１５ｄと、Ｎ
ＡＮＤゲート１５ｂおよび１５ｃとを含む。

【００４７】動作において、カウンタ１４の出力信号Ｂ
ＢＵ１が“Ｈ”レベルの状態（バッテリバックアップ動
作中）では、ＮＡＮＤゲート１５ｃは、“Ｌ”を出力す
る。したがって、制御信号ＢＢＵＥは、行アドレススト
ローブ信号／ＲＡＳの状態にかかわらず“Ｌ”レベルで
ある。制御信号ＢＢＵ１が“Ｌ”レベルになると、ＮＡ
ＮＤゲート１５ｃの出力は“Ｈ”レベルとなり、ＮＡＮ
Ｄゲート１５ｂの出力は“Ｌ”レベルとなるので、制御
信号ＢＢＵＥは高レベルとなる。この制御信号ＢＢＵＥ
をバッテリバックアップ動作終了信号とする。

【００４８】なお、図１に示した半導体記憶装置では、
外部／ＲＡＳにより内部リフレッシュ周期を切換えてい
るが、他の手段（たとえば、外部／ＣＡＳ）によって切
換えてもよく、同様の効果が得られる。

【００４９】実施例２ 図１２は、この発明に係る半導体記憶装置のもう１つの
実施例を示すブロック図である。図２に示すセルフリフ
レッシュ回路と図１に示すセルフリフレッシュ回路とが
異なるところが、リングオシレータ回路１６を削除し、
リングオシレータ回路１３を第１のリングオシレータ１
３１と第２のリングオシレータ１３２とに分割している
ことである。すなわち、リングオシレータ回路１３の一
部から取出した信号φＳ２をカウンタ１７によりカウン
トさせるようにしている。

【００５０】動作において、バッテリバックアップ動作
終了判定回路１５は、制御信号ＢＢＵ１に応答して、第
１のリングオシレータ１３１の出力信号φＳ２をｍ段の
カウンタ１７に与える。カウンタ１７は、ＣＢＲ判定回
路１５を通して入力される信号φＳ２の周期をカウント
し、この周期がすべてのメモリセルをリフレッシュする
回数（ｍ回）カウントした後、通常動作モードに移行さ
せるための制御信号ＢＢＵ２を出力する。

【００５１】実施例３ 図１３は、この発明に係る半導体記憶装置のもう１つの
実施例を示すブロック図である。図１４は、図１３に示
される出力バッファ２８′の一例を示す回路図である。
図１３に示す半導体記憶装置が図１に示す半導体記憶装
置と異なるところは、制御信号ＢＢＵ２に応答して短い
周期のリフレッシュ周期信号ＲＥＦＳ２によりリフレッ
シュ動作が終了したことを示す情報を出力するための出
力バッファ２８′が設けられていることである。

【００５２】図１４を参照して、出力バッファ２８′
は、ＯＲゲート４１、ＮＭＯＳトランジスタ４２および
４３を含む。ＯＲゲート４１は、一方の入力端子がセン
スリフレッシュアンプ入出力制御回路２６からのデータ
出力信号Ｄを受けるように接続され、他方の入力端子が
制御信号ＢＢＵ２を受けるように接続され、その出力端
子がＮＭＯＳトランジスタ４２のゲート電極に接続され
る。ＮＭＯＳトランジスタ４２は、そのソース電極が電
源端子Ｖｃｃに接続され、ドレイン電極がＮＭＯＳトラ
ンジスタ４３のドレイン電極とともに出力端子Ｑに接続
される。ＮＭＯＳトランジスタ４３は、そのゲート電極
がデータ出力信号／Ｄを受けるように接続され、そのソ
ース電極が接地端子ＧＮＤに接続される。

【００５３】次に動作を説明する。セルフリフレッシュ
動作を行なう場合には、データ出力信号Ｄ，／Ｄはとも
に“Ｌ”レベルにされる。したがって、制御信号ＢＢＵ
２が“Ｌ”レベルの場合には、ＮＭＯＳトランジスタ４
２および４３はともにオフし、出力端子Ｑは、ハイイン
ピーダンス状態となる。制御信号ＢＢＵ２が“Ｌ”→
“Ｈ”となった時点からＮＭＯＳトランジスタ４２がオ
ンするので、出力端子Ｑに現われる信号は“Ｈ”レベル
となり、前記信号ＢＢＵ２が“Ｈ”→“Ｌ”レベルに変
わるまで、“Ｈ”レベルに保持される。この結果、全メ
モリセル分リフレッシュを行なったか否かを、出力端子
Ｑの出力信号をモニタすることにより可能となる。すな
わち、出力端子Ｑに現われる信号が“Ｈ”レベルからハ
イインピーダンスとなる時点でセルフリフレッシュ動作
が完了したことがわかる。また、制御信号ＢＢＵ２が
“Ｌ”レベルであれば、データを読出したとき、データ
出力信号Ｄが“Ｈ”、その反転信号／Ｄが“Ｌ”の場
合、出力端子Ｑの信号は“Ｈ”となる。制御信号ＢＢＵ
２が“Ｌ”レベルであれば、データ出力信号Ｄが
“Ｌ”、その反転信号／Ｄが“Ｈ”の場合、出力端子Ｑ
に現われる信号は、“Ｌ”となる。また、書込サイクル
のように出力禁止のときは、データ出力信号Ｄとその反
転信号／Ｄをともに“Ｌ”レベルとして出力端子Ｑをハ
イインピーダンス状態にしている。

【００５４】実施例４ 図１５は、図１３に示した出力バッファ２８′のもう１
つの例を示す回路図である。図１５に示す出力バッファ
２８′と図１４に示す出力バッファとが異なるところ
は、ＯＲゲート４１の出力端子をＮＭＯＳトランジスタ
４３のゲート電極に接続していることである。

【００５５】すなわち、図４に示した出力バッファ２
８′は、出力端子Ｑのレベルが“Ｈ”からハイインピー
ダンスとなることでリフレッシュ周期信号ＲＥＦＳ２に
よるリフレッシュ動作の終了を知るようにしているが、
図１５に示す出力バッファ２８′は、出力端子Ｑのレベ
ルが“Ｌ”レベルがハイインピーダンスとなることによ
りリフレッシュ周期信号ＲＥＦＳ２によるリフレッシュ
動作の終了を知ることができる。

【００５６】なお、図１４および図１５の実施例では、
データ出力端子Ｑを用いているが、セルフリフレッシュ
動作時に使用されていない入出力端子を使用することも
可能である。この入出力端子の例としては、アドレス信
号入力端子Ａ０〜Ａ１０、書込制御信号入力端子／Ｗ、
出力制御信号入力端子／ＯＥなどがある。

【００５７】実施例５ 図１６は、この発明に係る半導体記憶装置のもう１つの
実施例を示すブロック図である。図１７は、図１６に示
す論理回路３２の回路図である。

【００５８】図１６に示される半導体記憶装置と図１８
に示される従来の半導体記憶装置とが異なるところは基
板電位発生回路３１を制御信号ＢＢＵ１およびＢＢＵ２
により制御するための論理回路３２が設けられているこ
とである。

【００５９】図１７を参照して、論理回路３２は、内部
行アドレスストローブ信号／ＲＡＳを反転させるインバ
ータ３２１、制御信号ＢＢＵ２を反転させるインバータ
３２２、およびＯＲゲート３２３を含む。ＯＲゲート３
２３は、その一方の入力端子がインバータ３２１の出力
に接続され、その他方の入力端子が制御信号ＢＢＵ１を
受けるように接続され、その出力端子が基板電位発生回
路３１に接続される。インバータ３２２は、その出力端
子が基板電位発生回路３１に接続される。

【００６０】次に、論理回路３２の動作を説明する。バ
ッテリバックアップ時には、制御信号ＢＢＵ１が“Ｈ”
レベルとなり、ＯＲゲート３２３は、“Ｌ”レベルを出
力して基板電位発生回路３１を非活性化する。それによ
り、電力消費量を少なくすることができる。

【００６１】次に、バッテリバックアップ動作が終了し
て制御信号ＢＢＵ１が“Ｌ”レベルになるのと同時に制
御信号ＢＢＵ２が“Ｈ”レベルとなり、基板電位発生回
路３１を活性化する。この結果、バッテリバックアップ
動作終了から通常動作モードへの移行を円滑に行なうこ
とができる。

【００６２】なお、従来の半導体記憶装置では、バッテ
リバックアップ時におけるセルフリフレッシュ動作終了
後に行アドレスストローブ信号／ＲＡＳが再び“Ｌ”レ
ベルになるまで、基板電位発生回路３１を活性化するこ
とができなかった。

【００６３】次に、バッテリバックアップ時に基板電位
発生回路３１を非活性化しても問題とならない理由を説
明する。基板電位発生回路３１は、次の目的のために基
板電位を発生する。

【００６４】入力波形のアンダーシュートによる入力
端子から基板への電子の注入によって起こるメモリセル
データの破壊などの防止基板と内部回路の各能動化に
形成されるＰＮ接合容量の低減による回路の高速化ト
ランジスタのしきい値電圧Ｖｔｈの基板効果の低減によ
る動作回路の高速化と安定化 セルフリフレッシュ時には、ＤＲＡＭは非動作にして低
電流消費状態であるので、入力は変化しないので上記
のアンダーシュートの問題は発生しない。また、特に高
速化に関しては内部で長いサイクルによりリフレッシュ
を行なうので上記およびについても特に問題とはな
らない。その他、特にアクセスの高速化に関する回路に
ついては、バッテリバックアップ動作に関与しないの
で、これらの回路を非活性化して低消費電力化を行なう
ようにしても問題とはならない。

【００６５】

【発明の効果】請求項１の発明によれば、バッテリバッ
クアップ動作時には第１の周期信号を発生し、バッテリ
バックアップ動作終了から通常動作モードへの移行の際
には第１の周期信号よりも短い周期の第２の周期信号を
自動的に発生するようにしているので、従来例のごとく
通常動作モードの移行前に／ＲＡＳオンリーリフレッシ
ュなどの外部信号を与える必要がなくなる。この結果、
システム設計上の制約をなくすことができる。

【００６６】請求項４の発明によれば、半導体記憶装置
の外部へセルフリフレッシュ動作の完了情報を出力する
ことができるので、外部装置は、この情報をレディ・ビ
ジィ信号として利用することができる。

【００６７】請求項５の発明によれば、バッテリバック
アップ動作時には、バッテリバックアップ動作に関与し
ない回路を非活性化することにより、消費電力を少なく
することができる。また、バッテリバックアップの終了
後直ちに通常動作状態になるようにバッテリバックアッ
プ動作時に非活性化した回路を直ちに活性状態にする。
それにより、通常動作モードへの移行を円滑に行なうこ
とができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】図１に示した半導体記憶装置のセルフリフレッ
シュ回路のブロック図である。

【図３】図２に示したセルフリフレッシュ回路のタイミ
ングチャートである。

【図４】図２に示したＣＢＲ判定回路１２の一例を示す
回路図である。

【図５】図４に示したＣＢＲ判定回路の動作を示すタイ
ミングチャートである。

【図６】図２に示したリングオシレータ回路の一例を示
す回路図である。

【図７】図６に示したリングオシレータ回路の動作を示
すタイミングチャートである。

【図８】図２に示したｎ段およびｍ段のカウンタ回路の
うちの１段分の回路図である。

【図９】図８に示したカウンタ回路の１段分のタイミン
グチャートである。

【図１０】図２に示したバッテリバックアップ動作終了
判定回路の一例を示す回路図である。

【図１１】図１０に示したバッテリバックアップ動作終
了判定回路の動作を示すタイミングチャートである。

【図１２】この発明に係る半導体記憶装置のもう１つの
実施例を示すブロック図である。

【図１３】この発明に係る半導体記憶装置のさらにもう
１つの実施例を示すブロック図である。

【図１４】図１３に示した出力バッファの一例を示す回
路図である。

【図１５】図１３に示した出力バッファのもう１つの例
を示す回路図である。

【図１６】この発明に係る半導体記憶装置のさらにもう
１つの実施例を示すブロック図である。

【図１７】図１６に示した論理回路の一例を示す回路図
である。

【図１８】セルフリフレッシュ機能を有する従来の半導
体記憶装置のブロック図である。

【図１９】図１８に示した半導体記憶装置のセルフリフ
レッシュ動作を説明するためのタイミングチャートであ
る。

【図２０】図１８に示したセルフリフレッシュ回路を動
作面から見たブロック図である。

【図２１】図１８に示した基板電位発生回路３１の一例
を示すブロック図である。

【符号の説明】

１２ ＣＢＲ判定回路 １３ リングオシレータ回路 １４ ｎ段カウンタ １５ バッテリバックアップ動作終了判定回路 １６ リングオシレータ回路 １７ ｍ段カウンタ ３０ セルフリフレッシュ回路 ３０ａ 第１の周期信号発生回路 ３０ｂ 第２の周期信号発生回路 ２８′ 出力バッファ ３２ 論理回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年５月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】図１８は、従来の半導体記憶装置を示すブ
ロック図である。図１８を参照して、このＤＲＡＭ２１
は、行および列に配設された４，１９４，３０４個のメ
モリセルを備えたメモリセルアレイ２２と、メモリセル
アレイ２２内のワード線を選択するための行デコーダ２
４と、アクセスされるべきメモリセルの列を選択するた
めの列デコーダ２５と、外部から時分割態様で与えられ
るアドレス信号を受けるアドレスバッファ２３と、メモ
リセルアレイ２２内のビット線と入力バッファ２７およ
び出力バッファ２８との間を選択的に接続するためのセ
ンスリフレッシュアンプ入出力制御回路２６とを含む。
図１６において、ライン２１は、半導体基板をも示して
いる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】動作において、／ＣＡＳ before ／ＲＡＳ
のタイミングにてロウアドレスストローブ信号／ＲＡＳ
が立下がった時点でＣＢＲ判定回路１２からリングオシ
レータ回路１３およびカウンタ１４に信号が伝達され、
内部周期信号ＲＥＦＳの発振とそのカウントが始まる。
そして、カウンタ１４でｎ個の内部周期がカウントされ
たときカウンタにより制御信号ＢＢＵが出力される。し
たがって、制御信号ＢＢＵは、リングオシレータ回路の
発振周期のｎ倍の周期で出力されることとなる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】また、前述したようにセルフリフレッシュ
動作の終了後に内部／ＲＡＳ信号が再度“Ｌ”レベルに
なるまで基板電位ＶＢＢを発生することができないとい
う問題があった。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】第１の周期信号発生回路３０ａは、行アド
レスストローブ／ＲＡＳおよび列アドレスストローブ信
号／ＣＡＳを受けるように接続され、／ＣＡＳ before
／ＲＡＳとなり、行アドレスストローブ信号ＲＡＳが１
００μｓｅｃ以上“Ｌ”レベルを維持したとき、バッテ
リバックアップ制御を行なうための制御信号ＢＢＵ１を
発生するとともに、リフレッシュ周期信号ＲＥＦＳ１を
発生する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】リフレッシュ周期信号ＲＥＦＳ１の循環周
期は、メモリセルに保持されたデータ信号が消失されな
い範囲でできるだけ長い時間長さ（たとえば１２８μｓ
ｅｃ）に設定され、フレッシュ周期信号ＲＥＦＳ２の循
環周期は、通常動作モードと実質的に同じ周期（たとえ
ば２００ｎｓｅｃ）に設定される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】次に、図３を参照して図１および図２に示
したセルフリフレッシュ回路３０の動作を説明する。ま
ず、ＣＢＲ判定回路１２は、／ＣＡＳ before ／ＲＡＳ
およびロウアドレスストローブ信号／ＲＡＳが１００μ
ｓｅｃ以上“Ｌ”レベルであることを検出して、ＣＢＲ
信号を発生し、これをリングオシレータ回路１３に与え
る。リングオシレータ回路１３は、ＣＢＲ信号に応答し
て、内部信号φＳ１を発生し、カウンタ１４に与える。
この内部信号φＳ１は、バッテリバックアップ動作にお
けるセルフリフレッシュ周期信号ＲＥＦＳ１の周期に対
応する。カウンタ１４は、内部信号φＳ１の周期を整数
回ｎカウントし、バッテリバックアップ動作を行なうた
めの制御信号ＢＢＵ１を発生するとともに、リングオシ
レータ回路１３により発生される内部信号φＳ１のｎ倍
の周期をリフレッシュ周期信号ＲＥＦＳ１としてクロッ
ク信号発生回路２９に与える。このようにして、長い周
期信号によるバッテリバックアップのためのリフレッシ
ュ動作を行なうことができる。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】動作において、ＣＢＲ信号，／ＣＢＲ信号
がそれぞれ“Ｈ”，“Ｌ”レベルとなった場合には、Ｎ
ＭＯＳトランジスタ１４ａ、１４ｇおよび１４ｈのゲー
ト電極には“Ｈ”レベルの信号が与えられる。一方、Ｎ
ＭＯＳトランジスタ１４ｂ、１４ｆ、１４ｅのゲート電
極には“Ｌ”レベルの信号が与えられる。そして、ノー
ドと信号／Ｓ１とがともに“Ｈ”レベルのとき、ノー
ドはＮＭＯＳトランジスタ１４ｋ、１４ｉおよび１４
ｇにより接地ノードに接続され、“Ｌ”レベルに引抜か
れる。一方、ノードと信号／Ｓ１がともに“Ｈ”レベ
ルのとき、ノードはＮＭＯＳトランジスタ１４ｌ、１
４ｊおよび１４ｋにより接地ノードに接続され、“Ｌ”
レベルに引抜かれる。この“Ｈ”レベルを“Ｌ”レベル
に引抜く力は図８中のインバータ１４ｍおよび１４ｎに
より構成されるラッチ回路よりも強く設計されているの
で、ノードが“Ｌ”レベルになるとき、ノードも
“Ｈ”レベルに、ノードが“Ｌ”レベルになるとき、
ノードを“Ｈ”レベルにする。初段のカウンタはノー
ドおよびが“Ｌ”レベルのときには、リングオシレ
ータの出力／Ｓ１が“Ｈ”となってもラッチした信号を
反転させないので、カウンタの出力ＴＮおよびＩＴＮ
は、入力信号Ｓ１，／Ｓ１の２倍の周期となる。

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims (6)

【特許請求の範囲】
1. 【請求項１】 揮発性のメモリセルをアレイ状に配置し
   たメモリセルアレイを含み、メモリセルに保持したデー
   タを内部で発生した周期信号によりリフレッシュするセ
   ルフリフレッシュ機能を備えた半導体記憶装置であっ
   て、 半導体記憶装置の記憶状態を制御するための状態制御信
   号の論理状態に基づいて、バッテリバックアップ動作の
   開始命令およびバッテリバックアップ動作の停止命令を
   検出する検出手段、 前記検出されたバッテリバックアップ動作の開始命令に
   応答して、前記メモリセルのデータを保持するための第
   １の周期信号を発生する第１の周期信号発生手段、 前記検出されたバックアップ動作の停止命令に応答し
   て、前記第１の周期信号よりも短い周期の第２の周期信
   号を発生する第２の周期信号発生手段、 前記発生された第２の周期信号の周期をカウントし、こ
   の第２の周期信号の周期がすべてのメモリセルをリフレ
   ッシュする回数に達したとき、セルフリフレッシュ動作
   を停止するセルフリフレッシュ動作停止手段を含むこと
   を特徴とする半導体記憶装置。
2. 【請求項２】 前記状態制御信号は、行アドレスストロ
   ーブ信号および列アドレスストローブ信号を含み、前記
   バッテリバックアップ動作の開始命令は、前記列アドレ
   スストローブ信号が前記行アドレスストローブ信号より
   も先に立下がる状態であり、前記バッテリバックアップ
   動作の停止命令は、一度立下がった行アドレスストロー
   ブ信号および列アドレスストローブ信号が立上がる状態
   である、前記請求項１記載の半導体記憶装置。
3. 【請求項３】 前記第２の周期信号の周期は、通常動作
   モードにおけるリフレッシュ周期と実質的に同じ周期で
   ある、前記請求項１記載の半導体記憶装置。
4. 【請求項４】 揮発性のメモリセルをアレイ状に配置し
   たメモリセルアレイを含み、メモリセルに保持したデー
   タを内部で発生した周期信号によりリフレッシュするセ
   ルフリフレッシュ機能を備えた半導体記憶装置であっ
   て、 半導体記憶装置の記憶状態を制御するための状態制御信
   号の論理状態に基づいてバッテリバックアップ動作の開
   始命令およびバッテリバックアップ動作の停止命令を検
   出する検出手段、 前記検出されたバッテリバックアップ動作の開始命令を
   通して、前記メモリセルのデータを保持するための第１
   の周期信号を発生する第１の周期信号発生手段、 前記検出されたバッテリバックアップ動作の停止命令に
   応答して、前記第１の周期信号よりも短い周期の第２の
   周期信号を発生する第２の周期信号発生手段、 前記発生された第２の周期信号の周期をカウントし、第
   ２の周期信号の周期がすべてのメモリセルをリフレッシ
   ュする回数に達したとき、セルフリフレッシュ動作を停
   止しかつセルフリフレッシュ終了信号を発生するリフレ
   ッシュ動作停止手段、 前記発生されたセルフリフレッシュの終了信号の論理状
   態と前記メモリセルアレイから出力されるデータの論理
   状態に基づいてセルフリフレッシュ動作の完了を検出
   し、この検出した信号を前記半導体記憶装置の外部に出
   力する出力手段を含むことを特徴とする半導体記憶装
   置。
5. 【請求項５】 前記請求項１または請求項４記載の半導
   体記憶装置において、前記検出手段による検出されたバ
   ッテリバックアップの開始命令に応答して、バッテリバ
   ックアップに関与しない回路を非活性化し、前記検出手
   段により検出されたバッテリバックアップ動作の停止命
   令に応答して前記非活性化した回路を活性状態にするた
   めの活性状態制御手段を含むことを特徴とする半導体記
   憶装置。
6. 【請求項６】 前記バッテリバックアップに関与しない
   回路は、少なくとも基板電位発生回路を含む、前記請求
   項５記載の半導体記憶装置。