JPH06259989A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置の高速特性を犠牲にせず耐欠
陥性を高めること 【構成】 装置は、メモリセル71〜74と、冗長メモリセ
ル75〜78とを有しており、ビット線5a,5b , ワード線61
〜64, 冗長ワード線111 〜114 に各々接続され、ワード
線61〜64には、メモリワード線駆動回路80が接続され、
ワード線111 〜114 には、冗長メモリワード線駆動回路
90が接続されている。駆動回路80には、アドレス信号と
フューズ回路115 の出力信号が入力される。アドレス信
号が入力される駆動回路90の前段にトランスファーゲー
ト117 〜120 が介装され、これらのゲートには、フュー
ズ回路115 の出力側が接続されている。フューズ回路11
5 は、欠陥メモリセルに応じて切断されるフューズ素子
116 を有し、冗長動作が行われる際には、素子116 が切
断され、フューズ回路115 の出力がＬに遷移して、メモ
リワード線駆動回路80は非選択となり、メモリセル71〜
74は常に非選択の状態になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、冗長性を与えて、高い耐欠陥性を持つように
した半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置の大容量化が急速
に進み、数メガビットもの大きな容量の半導体記憶装置
が製品化されている。このように半導体記憶装置が大容
量化されると、その中の一部に欠陥があつた場合に、そ
のチップを不良品とすると、生産性が非常に悪化する。
そこで、このような場合の救済手段として、欠陥部分が
選択されたときに、代替用のメモリが選択されるように
し、半導体記憶装置に冗長性を与えて、生産性の向上を
計ることが行われており、例えば、特開昭６２−１２５
５９８号公報にその一例が開示されている。

【０００３】この公開公報に示されている技術は、欠陥
メモリセルが接続されるワード線を選択するアドレス信
号電圧が発生したときに、正規のワード線を全て非選択
にし、これと同時に、予備のワード線を選択することに
より、欠陥メモリの代わりに正常なメモリが選択できる
ようにしたものである。

【０００４】一方、上記公報に示されている技術とは別
に、図２に部分回路を示す冗長性を持たせた半導体記憶
装置も知られている。同図に示す記憶装置では、電気的
フューズプログラムにより欠陥番地を記憶させ、この欠
陥番地とアドレス入力との一致をとり、欠陥番地が選択
されたときに、これを非選択として正常な冗長メモリセ
ルを選択し、冗長メモリセルに情報の書き込み／読み出
しを行うものである。

【０００５】図２を参照にしてその構成を詳細に説明す
ると、同図に示す半導体記憶装置は、スタティックＲＡ
Ｍに冗長性を持たせたものであり、記憶装置は、フリッ
プフロップ構造のメモリセル１３，１４，１５，１６，
１７を有している。各メモリセル１３〜１７は、一対の
ビット線１０ａ，１０ｂにそれぞれ接続され、さらにワ
ード線１８，１９，２０，２１，２２に接続されてい
る。

【０００６】なお、図２に示した回路では、メモリセル
１７が欠陥メモリセルに代替する冗長メモリセルであ
る。一方、不良一致回路８は、メモリセル１３〜１７に
対応して設けられており、トランジスタ部の出力側にフ
ューズ素子１〜４が直列接続され、トランジスタ部の入
力側にアドレス信号＃１〜＃４が入力される。

【０００７】マスタフューズ回路９は、フューズ素子５
が未切断時、マスタフューズ回路出力線ＲＭにハイレベ
ル（以下Ｈという）信号を出力するととともに、フュー
ズ素子５の切断時にロウレベル（以下Ｌという）信号を
出力し、当該マスターフェーズ出力線ＲＭは不良一致回
路８のトランジスタ部に接続されている。不良一致回路
８の出力側には、一対のインバーターが並列接続され、
一方が冗長選択信号ＲＲを出力し、他方が不良アドレス
禁止信号ＲＷを出力する。

【０００８】そして、不良アドレス禁止信号ＲＷは、メ
モリセル１３〜１６のワード線駆動回路１０のＮＯＲ素
子の一方の端子に入力される。また、冗長選択信号ＲＲ
は、冗長メモリセル１７の冗長ワード線２２に出力され
る。

【０００９】以上の構成における冗長動作を説明する。
今、アドレス信号＃１選択時のメモリセルが不良であっ
たとする。アドレス信号＃１〜＃４は、選択時ただ１本
がＨとなり他はすべてＬとなるような信号である。

【００１０】冗長回路を使用する際には、マスタフュー
ズ回路９中のフューズ素子５を切断する。これにより、
マスタフューズ回路出力線ＲＭには、常時Ｌ信号が出力
されるから、不良一致回路８は、アドレス信号＃１〜＃
４の遷移に応答するようになる（セレクタブルの状態に
なる）。

【００１１】次に、不良一致回路８のアドレス信号＃１
に接続された部分以外のフューズ素子２，３，４を切断
する。このような状態において、アドレス信号＃１が非
選択時には、アドレス信号＃１はＬであるから、不良一
致回路８の出力はＨとなり、この結果、冗長選択信号Ｒ
ＲはＬ、また不良アドレス禁止信号ＲＷもＬとなる。従
って、ワード線駆動回路１０は、すべてセレクタブルと
なるとともに、冗長ワード線２２は、Ｌとなり通常のメ
モリ動作に支障はない。

【００１２】次に、アドレス信号＃１が選択された場合
には、アドレス信号＃１はＨであるから、冗長選択信号
ＲＲはＨ、また、不良アドレス禁止信号ＲＷもＨとな
る。これにより、ワード線駆動回路１０は、すべて非選
択状態となり通常のメモリセル１３〜１６へのアクセス
は不可となる。この時、冗長選択信号ＲＲにより冗長ワ
ード線２２が選択され、冗長メモリセル１７が選択さ
れ、冗長動作は終了する。

【００１３】しかしながら、上述した従来技術には、特
に、高速動作の要望に答える上で以下に説明する技術的
課題があった。

【００１４】

【発明が解決しようとする課題】すなわち、上記公報に
示されている技術では、欠陥メモリセルが接続されるワ
ード線を選択するアドレス信号電圧が発生したときに、
正規のワード線を全て非選択にし、これと同時に、予備
のワード線を選択するようにしているが、通常のワード
線を立下げてから、予備のワード線を立上げることにな
るので、冗長動作時にアクセスタイムが大きくなる。

【００１５】また、図２に示した装置でも、不良アドレ
スとの一致をとるという判断回路の設置に起因して、通
常のワード線を立下げてから、冗長ワード線を立上げる
動作のため、冗長動作は、必ず通常動作に比してアクセ
スタイムが大となる問題点があった。

【００１６】本発明は、このような従来の問題点に鑑み
てなされたものであり、その目的とするところは、高速
特性を犠牲にすることなく、耐欠陥性を高めることがで
きる半導体記憶装置を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、情報を記憶するメモリと、このメモリの
欠陥救済用の冗長メモリと、前記メモリおよび冗長メモ
リにそれぞれ設けられ、アドレス信号が供給されるメモ
リおよび冗長メモリワード線駆動回路と、前記冗長メモ
リワード線駆動回路の前段に設けられたトランスファー
ゲートと、前記メモリの欠陥状態に応じて予め切断され
るフューズ素子を含み、このフューズ素子の切断状態
で、前記トランスファーゲートを介して、前記アドレス
信号を前記冗長メモリワード線駆動回路側にバイパスさ
せるフューズ回路とを有することを特徴とする。

【００１８】

【作用】上記構成の半導体記憶装置によれば、メモリの
欠陥状態に応じて予め切断されるフューズ素子を含み、
この素子が切断された状態で、トランスファーゲートを
介してアドレス信号を冗長メモリワード線駆動回路側に
バイパスさせるフューズ回路を有しているので、欠陥を
有するメモリが選択された冗長動作時には、アドレス信
号はバイパスされて冗長メモリワード線駆動回路に供給
され、通常のメモリを立ち上げることなく、冗長メモリ
が選択される。

【００１９】

【実施例】以下、本発明の好適な実施例について添付図
面を参照にして詳細に説明する。図１は、本発明にかか
る半導体記憶装置の一実施例を示している。同図に示す
半導体記憶装置は、本発明を４ビットの記憶装置に適用
したものであり、情報が記憶される通常のメモリセル７
１〜７４と、欠陥部のメモリセルに代替される冗長メモ
リセル７５〜７８とを有している。

【００２０】各メモリセル７１〜７８は、それぞれ一対
のビット線５ａ，５ｂに接続されるとともに、ワード線
６１，６２，６３，６４及び冗長ワード線１１１，１１
２，１１３，１１４に各々接続されている。

【００２１】メモリセル７１〜７４の各ワード線６１〜
６４には、メモリワード線駆動回路８０が接続されてい
る。また、冗長メモリセル７５〜７８の各ワード線１１
１〜１１４には、冗長メモリワード線駆動回路９０が接
続されている。メモリワード線駆動回路８０は、直列接
続されたＮＡＮＤとインバータとを有し、ＮＡＮＤの一
方の端子にアドレス信号＃１〜＃４が入力されるととも
に、ＮＡＮＤの他方の端子はフューズ回路１１５の出力
側に接続されている。

【００２２】アドレス信号＃１〜＃４が入力される冗長
メモリワード線駆動回路９０の前段には、Ｐチャンネル
型ＭＯＳトランジスタ（以下ＰＭＯＳという）で構成さ
れたトランスファーゲート１１７，１１８，１１９，１
２０が介装されている。

【００２３】各トランスファーゲート１１７〜１２０の
ゲート端子には、フューズ回路１１５の出力側が接続さ
れている。フューズ回路１１５は、この実施例では４個
の冗長メモリセル７５〜７８に対して１個設けられてい
て、欠陥メモリセルに応じて予め切断されるフューズ素
子１１６を有していて、このフューズ素子１１６が未切
断時にＨ信号を、また、切断時にＬ信号を出力する。

【００２４】また、各トランスファーゲート１１７〜１
２０と冗長メモリワード線駆動回路９０とが接続されて
いる部分には、一端が接地され、ゲート端子にフューズ
回路１１５の出力側が接続されたプルダウントランジス
タ（Ｎチャンネル型ＭＯＳトランジスタ）１２１〜１２
４がそれぞれ設けられている。

【００２５】次に上記構成の半導体記憶装置の作動につ
いて説明する。まず、メモリセル７１〜７４に欠陥がな
く、冗長回路が選択されない場合には、フューズ回路１
１５中のフューズ素子１６は切断されない。このため、
フューズ回路１１５の出力はＨとなり、したがって、メ
モリワード線駆動回路８０はすべてセレクタブルとな
る。

【００２６】また、トランスファーゲート１１７〜１２
０のゲート端子には、すべてＨ信号が印加されているた
め、各トランスファーゲート１１７〜１２０は、すべ
て”オフ”状態になる。一方、各プルダウントランジス
タ１２１〜１２４は、全て”オン”状態になる。このと
き、各プルダウントランジスタ１２１〜１２４のドレイ
ンノードは、接地レベルとなり、この結果、冗長メモリ
ワード線駆動回路９０がアンセレクタブルとなって、冗
長ワード線１１１〜１１４は、すべてＬとなり、冗長メ
モリセル７５〜７８はすべてアクセスされない。

【００２７】従って、アドレス信号♯１〜♯４は、メモ
リワード線駆動回路８０にそのまま入力され、各メモリ
セル７１〜７４に対して通常の記憶動作が行われること
になる。

【００２８】次に、メモリセル７１〜７４のいずれかに
欠陥があり、冗長動作が行われる場合について説明す
る。この場合には、フューズ回路１１５中のフューズ素
子１１６が切断される。これにより、フューズ回路１１
５の出力は、Ｌに遷移するため、メモリワード線駆動回
路８０は、非選択となりワード線６１〜６４はＬに固定
され、メモリセル７１〜７４は常に非選択の状態にな
る。

【００２９】一方、トランスファーゲート１１７〜１２
０は、フューズ回路１１５の出力信号Ｌを受けて、”オ
ン”になる。これと同時にプルダウントランジスタ１２
１〜１２４は、同様にフューズ回路１１５の出力信号Ｌ
を受けて、”オフ”になる。

【００３０】この様な状態では、アドレス信号＃１〜＃
４は、冗長メモリワード線駆動回路９０側にバイパスさ
れ、この結果、冗長ワード線１１１〜１１４が動作を開
始し、冗長メモリセル７５〜７８のアクセスが開始され
る。

【００３１】さて、以上のように構成された半導体記憶
装置では、メモリの欠陥状態に応じて予め切断されるフ
ューズ素子１１６を含み、この素子１１６が切断された
状態で、トランスファーゲート１１７〜１２０を介して
アドレス信号♯１〜♯４を冗長メモリワード線駆動回路
９０側にバイパスさせるフューズ回路１１５を有してい
るので、欠陥を有するメモリが選択された冗長動作時に
は、アドレス信号♯１〜♯４は、バイパスされて冗長メ
モリワード線駆動回路９０に供給され、通常のメモリを
立ち上げることなく、冗長メモリが選択される。

【００３２】なお、上記実施例では、ブロック化された
メモリセルに対して、このブロック中に欠陥があると、
ブロック毎冗長メモリセルに代替される場合を示してい
るが、この発明の実施はこれに限定されることはなく、
例えば、１つのメモリセルに対して１つの冗長メモリセ
ルを対応させることなど各種の変形が可能である。

【００３３】

【発明の効果】以上、実施例によって詳細に説明したよ
うに、本発明によれば冗長動作時に、通常ワード線の立
上げ動作を行なわないため、冗長回路使用時のアクセス
タイムの増大が回避される。また、不良一致回路が一切
ないため、従来のフューズ方式に比して回路数が少なく
なりチップ面積の増大を押えることが可能になる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一実施例を示
す回路図である。

【図２】従来の半導体記憶装置の一例を示す回路図であ
る。

【符号の説明】

５ａ，５ｂ ビット線 ６１〜６４ ワード線 ７１〜７４ メモリセル ７５〜７８ 冗長メモリセル ８０ メモリワード線駆動回路 ９０ 冗長メモリワード線駆動回路 １１１〜１１４ 冗長ワード線 １１５ フューズ回路 １１６ フューズ素子 １１７〜１２０ トランスファーゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 情報を記憶するメモリと、 このメモリの欠陥救済用の冗長メモリと、 前記メモリおよび冗長メモリにそれぞれ設けられ、アド
   レス信号が供給されるメモリおよび冗長メモリワード線
   駆動回路と、 前記冗長メモリワード線駆動回路の前段に設けられたト
   ランスファーゲートと、 前記メモリの欠陥状態に応じて予め切断されるフューズ
   素子を含み、このフューズ素子の切断状態で、前記トラ
   ンスファーゲートを介して、前記アドレス信号を前記冗
   長メモリワード線駆動回路側にバイパスさせるフューズ
   回路とを有することを特徴とする半導体記憶装置。