JPH06259999A

JPH06259999A - 半導体記憶装置

Info

Publication number: JPH06259999A
Application number: JP5315064A
Authority: JP
Inventors: Yoshiyuki Haraguchi; 喜行原口; Kiyoyasu Akai; 清恭赤井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-01-05
Filing date: 1993-12-15
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】クロックジェネレータを不活性化させること
により不良検出を早くすることができる半導体記憶装置
を得る。【構成】バーインモード制御入力ＢＭが低レベルの時
はインバータ９５を介して高レベルが与えられるので、
ＮＡＮＤゲート９４はパルスＤＴＤに対応して信号を出
力し、従来のＡＴＤと同様の動作をする。バーインモー
ド制御入力ＢＭが高レベルの時はインバータ９５を介し
て低レベルが与えられるので、ＮＡＮＤゲート９４はパ
ルスＤＴＤに関係なく高レベルの信号を出力し、ＮＯＲ
ゲート９２Ａの出力は常に低レベルとなり、インバータ
９３を介してＡＴＤ０は常に高レベルとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、特に、クロックジェネレータを不活性化さ
せることにより、クロックジェネレータにより発生する
パルスの誤タイミングによる不具合をなくし、メモリセ
ルでの不良解析を早くすることや高速動作時に消費電力
の削減ができるスタチック型半導体記憶装置（以下、
「ＳＲＡＭ」という。）に関するものである。

【０００２】

【従来の技術】従来のＳＲＡＭの構成について図１６を
参照しながら説明する。図１６は、従来のＳＲＡＭの構
成を示す図である。図１６において、このＳＲＡＭ１０
２は、ｎ個のメモリブロックＢＫ₁ないしＢＫ_nと、アク
セスされるべきメモリブロックを選択するためのブロッ
クセレクタ８とを含む。メモリブロックＢＫ₁ないしＢ
Ｋ_nのうちの一つ、たとえばメモリブロックＢＫ₁は、行
および列に配置されたメモリセル（図示せず）を備えた
メモリセルアレイ１₁と、ビット線負荷回路１７₁と、ア
クセスされるべきビット線対を選択するためのマルチプ
レクサ２₁と、データ書き込みのための書き込みバッフ
ァ３₁と、データ読み出しのためのセンスアンプ４₁とを
含む。他のメモリブロックＢＫ₂ないしＢＫ_nにおいて
も、同様の回路構成が設けられている。

【０００３】ＳＲＡＭ１０２は、さらに、外部から与え
られる行アドレス信号ＲＡを受ける行アドレスバッファ
５１と、外部から与えられる列アドレス信号ＣＡを受け
る列アドレスバッファ５２と、外部から与えられるブロ
ックアドレス信号ＢＡを受けるブロックアドレスバッフ
ァ５３と、行アドレス信号ＲＡをデコードする行デコー
ダ６と、列アドレス信号ＣＡをデコードする列デコーダ
７と、ブロックアドレス信号ＢＡをデコードすることに
よりアクセスされるべきブロックを選択するためのブロ
ックセレクタ８と、入力データＤＩを受けるデータ入力
バッファ５５と、出力データ信号ＤＯを出力するデータ
出力バッファ５６と、外部から与えられるチップ選択信
号／ＣＳおよび書き込みイネーブル信号／ＷＥに応答し
て動作する読出／書込制御回路５４とを含む。なお、デ
ータ保持回路５７とクロックジェネレータ５８について
は後述する。

【０００４】次に、前述した従来のＳＲＡＭの通常のア
クセス動作について説明する。例えば、メモリブロック
ＢＫ₁がアクセスされるとき、メモリブロックＢＫ₁を指
定するためのブロックアドレス信号ＢＡがブロックアド
レスバッファ５３を介してブロックセレクタ８に与えら
れる。ブロックセレクタ８は与えられたブロックアドレ
ス信号ＢＡをデコードし、書き込みバッファ３₁および
センスアンプ４₁のみを選択的に活性化させる。データ
読み出しにおいて、行デコーダ６が行アドレス信号ＲＡ
に応答してメモリセルアレイ１₁内の１本のワード線
（図示せず）を活性化させる。列デコーダ７は、列アド
レス信号ＣＡ応答してメモリセルアレイ１₁内の一つの
列を選択する。したがって、行デコーダ６および列デコ
ーダ７によって指定されたメモリセルにストアされてい
るデータ信号がマルチプレクサ２₁を介してセンスアン
プ４₁に与えられる。センスアンプ４₁によって増幅され
たデータ信号は、データ出力バッファ５６を介して出力
データＤＯとして出力される。

【０００５】書き込み動作において、入力データＤＩが
データ入力バッファ５５を介して書き込みバッファ３₁
に与えられる。列デコーダ７は、列アドレス信号ＣＡ応
答してメモリセルアレイ１₁内の一つの列を選択する。
行デコーダ６は、行アドレス信号ＲＡに応答してメモリ
セルアレイ１₁内の１本のワード線を活性化させる。し
たがって、書き込みバッファ３₁は、マルチプレクサ２₁
を介して行デコーダ６および列デコーダ７によって指定
されたメモリセルにデータ信号を書き込む。

【０００６】図１７は、図１６に示したメモリセルアレ
イ１₁の周辺回路を示す回路図である。図１７におい
て、表示の簡単化のため、メモリセルアレイ１₁内の４
つのメモリセル２４ａないし２４ｄだけが示されてい
る。メモリセル２４ａおよび２４ｃは、ビット線２０ａ
と２０ｂとの間に接続される。メモリセル２４ｂおよび
２４ｄは、ビット線２１ａと２１ｂとの間に接続され
る。

【０００７】ビット線負荷回路１７₁は、電源電位Ｖcc
と対応する一本のビット線２０ａ，２０ｂ，２１ａおよ
び２１ｂとの間に接続されたＮＭＯＳトランジスタ２５
ａ，２５ｂ，２６ａおよび２６ｂを含む。一方、マルチ
プレクサ２₁は、Ｉ／Ｏ線対２９ａ，２９ｂとビット線
２０ａ，２０ｂ，２１ａおよび２１ｂとの間に接続され
たＮＭＯＳトランジスタ２７ａ，２７ｂ，２８ａおよび
２８ｂを含む。Ｉ／Ｏ線対２９ａおよび２９ｂは、セン
スアンプ４₁の入力側および書き込みバッファ３₁の出力
側に接続される。

【０００８】行デコーダ６は、アクセスされるべきメモ
リセルに接続されているワード線ＷＬ₀およびＷＬ₁の一
本を選択的に活性化する。ワード線ＷＬ₀に接続された
メモリセル２４ａおよび２４ｂは、一つのメモリセル行
を構成する。ワード線ＷＬ₀が活性化されたとき、メモ
リセル２４ａおよび２４ｂを含むメモリセル行がアクセ
スされる。一方、列デコーダ７は、アクセスされるべき
メモリセル列を選択するための列選択信号Ｙ０およびＹ
１の一方を活性化する。たとえば、列選択信号Ｙ０が活
性化されたとき、トランジスタ２７ａおよび２７ｂがオ
ンするので、メモリセル２４ａおよび２４ｃを含むメモ
リセル列がアクセスされる。

【０００９】図１８は、図１７に示したメモリセルの一
例を示す回路図である。図１８において、このメモリセ
ルＭＣ₁（例えば、図１７のメモリセル２４ａ）は、Ｎ
ＭＯＳトランジスタ４１ａおよび４１ｂと、高抵抗負荷
としての抵抗４３ａおよび４３ｂと、アクセスゲートと
してのＮＭＯＳトランジスタ４２ａおよび４２ｂとを含
む。

【００１０】図１９は、図１７に示したメモリセルの他
の例を示す回路図である。図１９において、このメモリ
セルＭＣ₂（例えば、図１７のメモリセル２４ａ）は、
ＮＭＯＳトランジスタ４１ａおよび４１ｂと、負荷とし
て働くＰＭＯＳトランジスタ４４ａおよび４４ｂと、ア
クセスゲートとしてのＮＭＯＳトランジスタ４２ａおよ
び４２ｂとを含む。

【００１１】ワード線による選択状態のメモリセルや動
作しているセンスアンプでは、定常的に電流が流れる。
そのため、活性化される時間を少なくし、低速動作時の
消費電流を削減するために、アドレスやデータの変化を
検知することによりパルスを発生させ、このパルス信号
により、回路の動作時間を短くするような改善が施され
ている。

【００１２】再び図１６において、ＳＲＡＭ１０２は、
さらに、データ入力バッファ５５の出力信号およびデー
タ出力バッファ５６の入力信号を保持するためのデータ
保持回路５７と、行アドレスバッファ５１、列アドレス
バッファ５２、ブロックアドレスバッファ５３及びデー
タ入力バッファ５５の変化に対応してパルスを発生し、
そのパルスにより行デコーダ６、センスアンプ４₁ない
し４_nおよびデータ保持回路５７の活性化時間を規定す
るクロックジェネレータ５８を含む。

【００１３】図２０は、図１６に示したクロックジェネ
レータ５８の構成を示すブロック図である。図２０にお
いて、行アドレスバッファ５１、列アドレスバッファ５
２の信号を受け、その信号が変化したときパルスを発生
するパルス発生回路６０₁ないし６０_mと、ブロックアド
レスバッファ５３の信号を受け、その信号が変化したと
きパルスを発生するパルス発生回路６１₁ないし６１
_jと、データ入力バッファ５５および書き込み制御入力
ＷＥ１を受け、書き込み時にデータ入力バッファ５５が
変化したときパルスＤＴＤを発生するパルス発生回路
（データ変化検出回路）６１とを含む。

【００１４】クロックジェネレータ５８は、さらに、パ
ルス発生回路６０₁ないし６０_mから発生するパルスを受
け、パルスＳＡＴＤ１を発生するＯＲゲート６２と、パ
ルス発生回路６１₁ないし６１_jから発生するパルスを受
け、パルスＳＡＴＤ２を発生するＯＲゲート６３と、Ｏ
Ｒゲート６２の出力、ＯＲゲート６３の出力、パルス発
生回路６１のパルスおよび書き込み制御入力ＷＥ１を受
け、行デコーダ６を活性化させるためのパルスＡＴＤ０
とセンスアンプ４₁ないし４_nを活性化させるためのパル
スＡＴＤ１とデータ保持回路５７を活性化させるための
パルスＲＤＬを発生するＡＴＤ（アドレス変化検出回
路）６４を含む。

【００１５】パルス発生回路６０₁ないし６０_m、６１₁
ないし６１_jは、行アドレスＲＡ、列行アドレスＣＡま
たはブロックアドレスＢＡが変化したときパルスを発生
する。そのパルスの論理和をとることにより、少なくと
も１つの行アドレスＲＡ、列行アドレスＣＡまたはブロ
ックアドレスＢＡが変化したときに、行デコーダ６、セ
ンスアンプ４₁ないし４_nおよびデータ保持回路５７を活
性化させるのに十分なパルスをＡＴＤ６４で発生する。

【００１６】読み出し時は、はじめに行デコーダ６を活
性化させ、つぎにセンスアンプ４₁ないし４_nを活性化さ
せ、データが確定した時点で、データ保持回路５７をし
ばらく活性化する。その後、センスアンプ４₁ないし４_n
をオフし、しばらくして行デコーダ６をオフする。する
と、センスアンプ４₁ないし４_nをオフしても、データ保
持回路５７により出力データが保持され、データを出力
したままとなる。

【００１７】また、書き込み時は、入力されるデータに
対応して、データ保持回路５７を変化させ、行デコーダ
６のみを活性化させれば、データの書き換えが可能であ
る。書き込み後、アドレスを変化させなければデータ保
持回路５７のデータが出力される。

【００１８】図２１は、図２０に示したＡＴＤ６４の回
路図である。図２１において、パルスＳＡＴＤ１および
ＳＡＴＤ２を受けるＮＯＲゲート７０と、ＮＯＲゲート
７０の出力信号Ａを受ける遅延回路（Ｒ．Ｄ：Rise Del
ay）７１と、遅延回路７１の出力信号Ｂを受ける遅延回
路７２と、遅延回路７２の出力信号Ｃを受ける遅延回路
７３と、遅延回路７３の出力信号Ｄを受けるインバータ
７４と、インバータ７４の出力信号Ｅを受けるインバー
タ７５と、ＮＯＲゲート７０の出力信号Ａを受けるイン
バータ７６とを含む。遅延回路７１，７２，７３は、信
号の立ち上がりのみを特に遅延させている。

【００１９】ＡＴＤ６４は、さらに、入力側がノードＮ
₁に接続されているインバータ７７、入力側がノードＮ₁
かつ出力側がノードＮ₂に接続されているインバータ７
８と、入力側がノードＮ₂かつ出力側がノードＮ₁に接続
されているインバータ７９と、ゲートに書き込み制御入
力ＷＥ１が入力されているＮＭＯＳトランジスタ８０
と、ゲートにインバータ７６の出力信号Ｆが入力されて
いるＮＭＯＳトランジスタ８１とを含む。

【００２０】また、ＡＴＤ６４は、ゲートにインバータ
７７の出力信号Ｇが入力されているＰＭＯＳトランジス
タ８６と、ゲートにインバータ７５の出力信号Ｈが入力
されているＰＭＯＳトランジスタ８７と、ゲートにＮＯ
Ｒゲート７０の出力信号Ａが入力されているＰＭＯＳト
ランジスタ８８と、ゲートにインバータ７５の出力信号
Ｈが入力されているＮＭＯＳトランジスタ８９と、ゲー
トにＮＯＲゲート７０の出力信号Ａが入力されているＮ
ＭＯＳトランジスタ９０と、ゲートにインバータ７７の
出力信号Ｇが入力されているＮＭＯＳトランジスタ９１
とを含む。ＰＭＯＳトランジスタ８７および８８、ＮＭ
ＯＳトランジスタ８９および９１はノードＮ₃に接続さ
れている。

【００２１】ＡＴＤ６４は、さらに、インバータ７４の
出力信号Ｅ、インバータ７９の出力信号および遅延回路
７２の出力信号Ｃを受けるＮＡＮＤゲート８２と、ＮＡ
ＮＤゲート８２の出力信号を受けるインバータ８３と、
インバータ７４の出力信号Ｅ、インバータ７９の出力信
号および遅延回路７１の出力信号Ｂを受けるＮＡＮＤゲ
ート８４と、ＮＡＮＤゲート８４の出力信号を受けるイ
ンバータ８５と、ノードＮ₃の信号とパルスＤＴＤを受
けるＮＯＲゲート９２と、このＮＯＲゲート９２の出力
信号を受けるインバータ９３を含む。

【００２２】図２２は、図２１に示したＡＴＤ６４の動
作を説明するためのタイミングチャートである。図２１
および図２２を参照して、以下にＡＴＤ６４の動作につ
いて説明する。

【００２３】動作において、読み出し時は書き込み制御
入力ＷＥ１は低レベルである。図２２（ａ）に示すよう
に、信号ＳＡＴＤ１またはＳＡＴＤ２が時刻ｔ₁₀からｔ
₁₁まで高レベルの信号でＮＯＲゲート７０に与えられる
と、同図（ｂ）に示すように、ＮＯＲゲート７０の出力
信号Ａは時刻ｔ₁₀からｔ₁₁まで低レベルを出力する。信
号Ａは遅延回路７１により立ち上がりのみ遅延され、同
図（ｃ）に示すように、信号Ｂは時刻ｔ₁₀からｔ₁₂（ｔ
₁₁＜ｔ₁₂）まで低レベルとなる。また、信号Ｂは遅延回
路７２により立ち上がりのみ遅延され、同図（ｄ）に示
すように、信号Ｃは時刻ｔ₁₀からｔ₁₃（ｔ₁₂＜ｔ₁₃）ま
で低レベルとなる。さらに、信号Ｃは遅延回路７３によ
り立ち上がりのみ遅延され、同図（ｅ）に示すように、
信号Ｄは時刻ｔ₁₀からｔ₁₄（ｔ₁₃＜ｔ₁₄）まで低レベル
となる。

【００２４】信号Ｄはインバータ７４により反転され、
同図（ｆ）に示すように、信号Ｅは時刻ｔ₁₀からｔ
₁₄（ｔ₁₃＜ｔ₁₄）まで高レベルとなる。また、信号Ａは
インバータ７６により反転され、信号Ｆは時刻ｔ₁₀から
ｔ₁₁まで高レベルとなる。ＷＥ１は低レベルであるの
で、トランジスタ８０はオンしない。したがって、読み
出し時、一度アドレスが変化すればトランジスタ８１が
オンし、ノードＮ₁は高レベルを、ノードＮ₂は低レベル
を保持する。よって、信号Ｇは低レベルを維持する。

【００２５】したがって、ノードＮ₃は信号Ａまたは信
号Ｈが低レベルのとき高レベルとなる。読み出し時はＤ
ＴＤは低レベルのままである。したがって、ノードＮ₃
が高レベルのときＮＯＲゲート９２は低レベルとなり、
インバータ９３を介してＡＴＤ０は高レベルとなる。ま
た、信号Ｂおよび信号Ｅが高レベルのとき、ＮＡＮＤゲ
ート８４は低レベルとなり、インバータ８５を介してＡ
ＴＤ１は高レベルとなる。さらに、信号Ｃおよび信号Ｅ
が高レベルのとき、ＮＡＮＤゲート８２は低レベルとな
り、インバータ８３を介してＲＤＬは高レベルとなる。

【００２６】よって、同図（ｉ）、（ｊ）及び（ｋ）に
示すように、ＡＴＤ０は時刻ｔ₁₀からｔ₁₄まで高レベ
ル、ＡＴＤ１は時刻ｔ₁₂からｔ₁₄まで高レベル、ＲＤＬ
は時刻ｔ₁₃からｔ₁₄まで高レベルとなる。

【００２７】また、書き込み時は、書き込み制御入力Ｗ
Ｅ１は高レベルである。ＷＥ１は高レベルであるので、
トランジスタ８０はオンし、ノードＮ₁は低レベルのま
まである。よって、信号Ｇは高レベルを維持する。

【００２８】したがって、ノードＮ₃は低レベルとな
る。書き込み時、パルス発生回路６１は、入力データが
変化したときパルスＤＴＤを発生する。ＤＴＤが高レベ
ルのときＮＯＲゲート９２は低レベルとなり、インバー
タ９３を介してＡＴＤ０は高レベルとなる。また、ＮＡ
ＮＤゲート８４は高レベルとなり、インバータ８５を介
してＡＴＤ１は低レベルとなる。さらに、ＮＡＮＤゲー
ト８２は高レベルとなり、インバータ８３を介してＲＤ
Ｌは低レベルとなる。

【００２９】よって、ＡＴＤ０はＤＴＤに応答して高レ
ベル、ＡＴＤ１は常時低レベル、ＲＤＬは常時低レベル
となる。

【００３０】図２３（ａ）は、図１７に示したメモリセ
ル２４ａの読みだし動作を説明するためのタイミングチ
ャートである。図２３（ａ）において、横軸は時間の経
過を示し、縦軸は電位（Ｖ：ボルト）を示す。ラインＡ
Ｄ_iは、行アドレスバッファ５１および列アドレスバッ
ファ５２の入力信号の変化を示す。ラインＡＤ₀は、行
アドレスバッファ５１および列アドレスバッファ５２の
出力信号の変化を示す。ラインＷＬは、メモリセル２４
ａに接続されたワード線ＷＬ₀の変化を示す。ラインＩ
／Ｏは、Ｉ／Ｏ線対２９ａおよび２９ｂの電位の変化を
示す。ラインＳＡ₀は、センスアンプ４₁の出力電圧の変
化を示す。ラインＤ₀は、データ出力バッファ５６の出
力電圧の変化を示す。

【００３１】図２３（ｂ）は、図２１に示したＡＴＤ６
４において発生するパルスのタイミングチャートであ
る。図２３（ｂ）において、横軸は時間の経過を示し、
縦軸は電位（Ｖ：ボルト）を示す。

【００３２】時刻ｔ₀において、入力アドレス信号ＡＤ_i
が変化される。したがって、行アドレスバッファ５１お
よび列アドレスバッファ５２の出力信号ＡＤ₀は、時刻
ｔ₁において変化する。時刻ｔ₂において、ワード線ＷＬ
₀の電位が変化するので、メモリセル２４ａ内にストア
されたデータ信号がビット線対２０ａ，２０ｂに伝えら
れる。これに加えて、列デコーダ７から出力された列選
択信号Ｙ０が高レベルになるので、トランジスタ２７ａ
および２７ｂがオンする。したがって、時刻ｔ₃におい
て、Ｉ／Ｏ線対２９ａおよび２９ｂの電位が変化する。

【００３３】時刻ｔ₄においてセンスアンプ４₁が、読出
／書込制御回路５４から与えられる制御信号およびＡＴ
Ｄ６４から与えられるＡＴＤ１に応答して活性化される
ので、センスアンプ４₁によるデータ信号の増幅が行わ
れる。したがって、時刻ｔ₅において、データ出力バッ
ファ５６の出力信号ＤＯがメモリセル２４ａから読み出
されたデータにしたがって変化される。

【００３４】時刻ｔ₆においてデータ保持回路５７が、
読出／書込制御回路５４から与えられる制御信号および
ＡＴＤ６４から与えられるＲＤＬに応答して活性化され
るので、データ保持回路５７で保持されているデータが
変化し、時刻ｔ₇にＡＴＤ６４から与えられるＲＤＬに
応答して不活性化されるので、データ保持回路５７で保
持されているデータは変化しなくなる。

【００３５】時刻ｔ₈にセンスアンプ４₁が、ＡＴＤ６４
から与えられるＡＴＤ１に応答して不活性化されるの
で、センスアンプ４₁は出力しなくなるが、データ保持
回路５７で保持されているデータを出力し続けるので、
データ出力バッファ５６の出力信号ＤＯがメモリセル２
４ａから読み出されたデータを出力し続ける。時刻ｔ₈
において、列デコーダ７が、ＡＴＤ６４から与えられる
ＡＴＤ０に応答して不活性化されるので、ワード線ＷＬ
₀の電位が低レベルとなる。

【００３６】このようにして、メモリセルをワード線に
より選択する時間やセンスアンプの動作しあている時間
を短くし、消費電流の削減を図っている。

【００３７】実際にＡＴＤ回路を用いることにより、低
速動作時には消費電流は削減されるが、動作させるべき
回路が増加するため、高速動作時ではこの内部同期方式
を採用しても、消費電流削減につながらず、逆に消費電
流が増大してしまう。

【００３８】また、この内部同期方式を採用すること
で、各回路をタイミングで動作させるため、初期開発段
階ではこの動作タイミングに不具合を生じることが多々
あり、このＳＲＡＭの不良の原因がメモリセルにあるの
か、あるいは回路の不具合にあるのかを確認することが
できない。

【００３９】出荷前テストにおいて、一般に半導体装置
の加速試験（テスト）が行われる。ＳＲＡＭについて
も、環境ストレス（温度、湿度、振動など）および電気
ストレス（電圧、電流など）をＳＲＡＭに与えることに
よって加速試験が行われる。すなわち、上記のストレス
がＳＲＡＭに与えられた後、そのＳＲＡＭについてデー
タ書き込みおよびデータ読み出しが行われる。メモリセ
ルアレイ内のすべてのメモリセルについてデータ書き込
みおよびデータ読み出しが繰り返され、書き込みデータ
と読み出しデータが常に一致することが確認される。も
し、書き込みデータと読み出しデータの一致が検出され
ないときは、そのＳＲＡＭは不良品として破棄される。

【００４０】前述したデータ書き込みおよび読み出しを
個々のメモリセルについて行い、かつ一致を個々に読み
出すことは、非常に長い時間が要するので、近年では、
テスト時間を短縮するため次のような改良が施されてい
る。

【００４１】図２４は、従来の他のＳＲＡＭを示すブロ
ック図である。図２４において、このＳＲＡＭ１０３
は、センスアンプ４₁ないし４_nから出力されるデータ信
号を受けるように接続された一致検出回路５を備えてい
る。ＳＲＡＭ１０３の他の回路構成は、図１６に示した
ＳＲＡＭ１０２と同様であるので説明を省略する。

【００４２】スペア端子６００を介してテストモード信
号ＴＭが外部から与えられたとき、一致検出回路５、書
き込みバッファ３₁ないし３_nおよびセンスアンプ４₁な
いし４_nが同時に能動化される。その結果、共通の入力
信号ＤＩを、各メモリセルアレイ１₁ないし１_nにおいて
対応するアドレスのメモリセルに書き込むことが可能と
なる。さらには、各メモリセルアレイ１₁ないし１_n内に
対応するアドレスのメモリセルからの読み出されたデー
タ信号を、センスアンプ４₁ないし４_nを介して同時に一
致検出回路５に与えることが可能になる。一致検出結果
を示す信号は、テストモードにおいて、データ出力バッ
ファ５６を介して外部に出力される。

【００４３】テストモード信号ＴＭが与えられている間
において、行アドレス信号ＲＡ及び列アドレス信号ＣＡ
が繰り返し与えられ、各メモリセルアレイ１₁ないし１_n
内の対応するアドレスのメモリセルにデータ信号が書き
込まれ、かつストアされたデータ信号が読み出される。
一致検出回路５において、いずれのアドレスについても
書き込みデータと読み出しデータとの間に一致が検出さ
れるとき、そのＳＲＡＭが「良品」として判断される。
このように、一致検出回路５を用いることにより、すべ
てのメモリセルアレイ１₁ないし１_nについて、データ書
き込みとデータ読み出しの繰り返しを並列に行うことが
できるので、テストに要する時間が短縮される。

【００４４】また、上記のデータ書き込みによるストレ
ス印加（バーイン）時に個々のメモリセルについて行う
ことは、非常に長い時間が要するので、近年では、スト
レス印加時間を短縮するため次のような改善が施されて
いる。

【００４５】再び図２４において、ＳＲＡＭ１０３は、
スペア端子６０１を介してバーインモード信号ＢＭが外
部から与えられたとき、列デコーダ７の出力信号が全て
選択レベルとなり、マルチプレクサ２₁〜２_nおよび書き
込みバッファ３₁〜３_nが同時に活性化される。その結
果、共通の入力信号ＤＩを、各メモリセルアレイ１₁な
いし１_nにおいて同じ行アドレスのメモリセルに書き込
むことが可能となる。

【００４６】バーインモード信号ＢＭが与えられている
間において、行アドレス信号ＲＡが繰り返し与えられ、
各メモリセルアレイ１₁ないし１_n内の対応するアドレス
のメモリセルにデータ信号が書き込まれ、ストレスが加
えられる。このように、すべてのメモリセルアレイ１₁
ないし１_nについて、データ書き込みを並列に行うこと
ができるので、バーインに要する時間が短縮される。

【００４７】

【発明が解決しようとする課題】従来のクロックジェネ
レータを備えた半導体記憶装置では、書き込み時におけ
るパルス動作のために、バーインモード時にメモリセル
にストレスをかける実効時間が短くなり、不良を検出す
るのに時間がかかるという問題点があった。

【００４８】また、従来のクロックジェネレータ、テス
トモード機能およびバーインモード機能を備えた半導体
記憶装置では、テストモード機能を機能させたときに通
常使用時に消費電流を節約するために用いたクロックジ
ェネレータのためにタイミングがずれ、本来検出すべき
不良が検出できないという問題点があった。

【００４９】この発明は、上記のような問題点を解決す
るためになされたもので、クロックジェネレータをバー
インモード時やテストモード時に不活性化させることに
より、本来の不良品検出を効率よくすることができる半
導体記憶装置を得ることを目的とする。

【００５０】

【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、通常時はアドレスの変化に対応し
てパルスを発生し必要に応じて特定の回路を活性化し、
制御信号の入力に基づいて一定期間のみ活性化されてい
る回路を常時活性化させるクロックジェネレータを備え
たものである。

【００５１】この発明の請求項２に係る半導体記憶装置
は、通常時はアドレスバッファ又はデータ入力バッファ
の変化に対応してパルスを発生して行デコーダ、センス
アンプ及びデータ保持回路を活性化し、バーインモード
時は前記パルスを発生しないクロックジェネレータを備
えたものである。

【００５２】この発明の請求項３に係る半導体記憶装置
は、通常時はアドレスバッファ又はデータ入力バッファ
の変化に対応してパルスを発生して行デコーダ、センス
アンプ及びデータ保持回路を活性化し、テストモード時
は前記パルスを発生しないクロックジェネレータを備え
たものである。

【００５３】

【作用】この発明の請求項１に係る半導体記憶装置にお
いては、クロックジェネレータによって、通常時はアド
レスの変化に対応してパルスが発生され必要に応じて特
定の回路が活性化され、制御信号の入力に基づいて一定
期間のみ活性化されている回路が常時活性化される。

【００５４】この発明の請求項２に係る半導体記憶装置
においては、クロックジェネレータによって、通常時は
アドレスバッファ又はデータ入力バッファの変化に対応
してパルスが発生されて行デコーダ、センスアンプ及び
データ保持回路が活性化され、バーインモード時は前記
パルスが発生されない。

【００５５】この発明の請求項３に係る半導体記憶装置
においては、クロックジェネレータによって、通常時は
アドレスバッファ又はデータ入力バッファの変化に対応
してパルスが発生されて行デコーダ、センスアンプ及び
データ保持回路が活性化され、テストモード時は前記パ
ルスが発生されない。

【００５６】

【実施例】

実施例１．この発明の実施例１の構成について図１、図
２及び図３を参照しながら説明する。図１は、この発明
の実施例１を示すブロック図である。また、図２は、こ
の発明の実施例１のクロックジェネレータを示すブロッ
ク図である。さらに、図３は、この発明の実施例１のＡ
ＴＤを示す回路図である。

【００５７】図１において、このＳＲＡＭ１００は、バ
ーインモード制御入力ＢＭと、行アドレスバッファ５
１、列アドレスバッファ５２、ブロックアドレスバッフ
ァ５３、データ入力バッファ５５の変化に対応してパル
スを発生し、そのパルスにより行デコーダ６、センスア
ンプ４₁ないし４_nおよびデータ保持回路５７の活性化時
間を規定し、バーインモード時はパルスを発生させない
クロックジェネレータ５８Ａを含む。クロックジェネレ
ータ５８Ａを除き、ＳＲＡＭ１００の他の回路構成は、
図１６に示した従来のＳＲＡＭ１０２と同様であるので
説明を省略する。

【００５８】図２は、図１に示したクロックジェネレー
タ５８Ａの構成を示すブロック図である。図２におい
て、ＯＲゲート６２の出力、ＯＲゲート６３の出力、パ
ルス発生回路６１のパルスおよび書き込み制御入力ＷＥ
１を受け、行デコーダ６を活性化させるためのパルスＡ
ＴＤ０と、センスアンプ４₁ないし４_nを活性化させるた
めのパルスＡＴＤ１と、データ保持回路５７を活性化さ
せるためのパルスＲＤＬとを発生させ、バーインモード
時はパルスを発生しないＡＴＤ（アドレス変化検出回
路）６４Ａを含む。ＡＴＤ６４Ａを除き、クロックジェ
ネレータ５８Ａの他の回路構成は、図２０に示したクロ
ックジェネレータ５８と同様であるので説明を省略す
る。

【００５９】図３は、図２に示したＡＴＤ６４Ａの回路
図である。図３において、バーインモード制御入力ＢＭ
を受けるインバータ９５と、パルスＤＴＤを受けるイン
バータ９６と、インバータ９５の出力信号とインバータ
９６の出力信号を受けるＮＡＮＤゲート９４と、ノード
Ｎ₃の信号とＮＡＮＤゲート９４の出力信号を受けるＮ
ＯＲゲート９２Ａを含む。インバータ９３はＮＯＲゲー
ト９２Ａの出力信号を受ける。ＮＯＲゲート９２Ａを除
き、ＡＴＤ６４Ａの他の回路構成は、図２１に示した従
来のＡＴＤ６４と同様であるので説明を省略する。

【００６０】バーインモード制御入力ＢＭが低レベルの
時はインバータ９５を介して高レベルが与えられるの
で、ＮＡＮＤゲート９４はパルスＤＴＤに対応して信号
を出力し、従来のＡＴＤ６４と同様の動作をする。

【００６１】バーインモード制御入力ＢＭが高レベルの
時はインバータ９５を介して低レベルが与えられるの
で、ＮＡＮＤゲート９４はパルスＤＴＤに関係なく高レ
ベルの信号を出力し、ＮＯＲゲート９２Ａの出力は常に
低レベルとなり、インバータ９３を介してＡＴＤ０は常
に高レベルとなる。

【００６２】したがって、バーインモード制御入力ＢＭ
を高レベルにしておけば、常時選択されているワード線
は活性化状態となり、メモリセルにストレスを加え続け
ることができる。その結果、バーインモード時にストレ
スをかける時間を短縮することができる。

【００６３】実施例２．この発明の実施例２の構成につ
いて図４、図５及び図６を参照しながら説明する。図４
は、この発明の実施例２の構成を示すブロック図であ
る。また、図５は、この発明の実施例２のクロックジェ
ネレータを示すブロック図である。さらに、図６は、こ
の発明の実施例２のＡＴＤを示す回路図である。

【００６４】図４において、ＳＲＡＭ１０４は、ＡＴＤ
制御入力ＣＬＡと、通常は行アドレスバッファ５１、列
アドレスバッファ５２、ブロックアドレスバッファ５
３、データ入力バッファ５５の変化に対応してパルスを
発生し、そのパルスにより行デコーダ６、センスアンプ
４₁ないし４_nおよびデータ保持回路５７の活性化時間を
規定し、ＡＴＤ不使用時はパルスを発生させないクロッ
クジェネレータ５８Ｃを含む。クロックジェネレータ５
８Ｃを除き、ＳＲＡＭ１０４の他の回路構成は、図１６
に示した従来のＳＲＡＭ１０２と同様であるので説明を
省略する。

【００６５】図５は、図４に示したクロックジェネレー
タ５８Ｃの構成を示すブロック図である。図５におい
て、ＯＲゲート６２の出力、ＯＲゲート６３の出力、パ
ルス発生回路６１のパルス、及び読出／書込制御回路５
４から出力される信号ＷＥ１を受け、行デコーダ６を活
性化させるためのパルスＡＴＤ０と、センスアンプ４₁
ないし４_nを活性化させるためのパルスＡＴＤ１と、デ
ータ保持回路５７を活性化させるためのパルスＲＤＬを
発生させ、ＡＴＤ不使用時はパルスを発生しないＡＴＤ
６４Ｃを含む。ＡＴＤ６４Ｃを除き、クロックジェネレ
ータ５８Ｃの他の回路構成は、図２０に示した従来のク
ロックジェネレータ５８と同様であるので説明を省略す
る。

【００６６】図６は、図５に示したＡＴＤ６４Ｃの回路
図である。図６において、ＡＴＤ制御入力ＣＬＡとＮＡ
ＮＤゲート８２の出力信号を受けるＮＡＮＤゲート８３
Ａと、ＡＴＤ制御入力ＣＬＡとＮＡＮＤゲート８４の出
力信号を受けるＮＡＮＤゲート８５Ａと、ＡＴＤ制御入
力ＣＬＡとＮＯＲゲート９２の出力信号を受けるＮＡＮ
Ｄゲート９３Ａとを含む。ＮＡＮＤゲート８３Ａ、８５
Ａ及び９３Ａを除き、ＡＴＤ６４Ｃの他の回路構成は、
図２１に示した従来のＡＴＤ６４と同様であるので説明
を省略する。

【００６７】ＡＴＤ制御入力ＣＬＡが高レベルのとき
は、ＮＡＮＤゲート８３Ａ、８５Ａ及び９３Ａは、それ
ぞれＮＡＮＤゲート８２及び８４、並びにＮＯＲゲート
９２の出力信号に対応して信号を出力し、従来のＡＴＤ
６４と同様に動作する。

【００６８】ＡＴＤ制御入力ＣＬＡが低レベルのとき
は、ＮＡＮＤゲート８３Ａ、８５Ａ及び９３Ａは、全
て、ＮＡＮＤゲート８２及び８４、並びにＮＯＲゲート
９２の出力信号に関係なく常時高レベル信号を出力し、
ＡＴＤ０、ＡＴＤ１及びＲＤＬは常に高レベルとなる。

【００６９】従って、ＡＴＤ制御入力ＣＬＡを高レベル
にしておけば、内部同期方式による従来と同じ動作をす
る。また、ＡＴＤ制御入力ＣＬＡを低レベルにしておけ
ば、内部同期方式では動作せず、ＡＴＤ６４Ｃと無関係
に動作させることができる。

【００７０】その結果、動作させるべき回路が増加しな
いため、高速動作時、消費電流が増大することはない。
また、動作タイミングに不具合を生じることがなくなる
ので、このＳＲＡＭ１０４の不良の原因がメモリセルに
あるのか、あるいは回路の不具合にあるのかを確認する
ことが可能になる。

【００７１】実施例３．この発明の実施例３の構成につ
いて図７及び図８を参照しながら説明する。図７は、こ
の発明の実施例３の構成を示すブロック図である。ま
た、図８は、この発明の実施例３のクロックジェネレー
タを示すブロック図である。

【００７２】図７において、ＳＲＡＭ１０５は、ＡＴＤ
制御入力ＣＬＡと、通常は行アドレスバッファ５１、列
アドレスバッファ５２、ブロックアドレスバッファ５
３、データ入力バッファ５５の変化に対応してパルスを
発生し、そのパルスにより行デコーダ６、センスアンプ
４₁ないし４_nおよびデータ保持回路５７の活性化時間を
規定し、ＡＴＤ不使用時はパルスを発生させないクロッ
クジェネレータ５８Ｄを含む。クロックジェネレータ５
８Ｄを除き、ＳＲＡＭ１０５の他の回路構成は、図１６
に示した従来のＳＲＡＭ１０２と同様であるので説明を
省略する。

【００７３】図８は、図７に示したクロックジェネレー
タ５８Ｄの構成を示すブロック図である。図８におい
て、行アドレスバッファ５１、列アドレスバッファ５２
の信号を受け、その信号が変化したときパルスを発生
し、ＡＴＤ不使用時（ＣＬＡが低レベル時）はパルスを
発生させないパルス発生回路６０Ａ₁ないし６０Ａ_mと、
ブロックアドレスバッファ５３の信号を受け、その信号
が変化したときパルスを発生し、ＡＴＤ不使用時（ＣＬ
Ａが低レベル時）はパルスを発生させないパルス発生回
路６１Ａ₁ないし６１Ａ_jと、データ入力バッファ５５及
び書き込み制御入力ＷＥ１を受け、ＡＴＤ不使用時（Ｃ
ＬＡが低レベル時）はパルスを発生させないパルス発生
回路（データ変化検出回路）６１Ａとを含む。

【００７４】クロックジェネレータ５８Ｄは、さらに、
パルス発生回路６０Ａ₁ないし６０Ａ_mから発生するパル
スを受け、パルスＳＡＴＤ１を発生するＯＲゲート６２
と、パルス発生回路６１Ａ₁ないし６１Ａ_jから発生する
パルスを受け、パルスＳＡＴＤ２を発生するＯＲゲート
６３を含む。

【００７５】パルス発生回路６０Ａ₁ないし６０Ａ_m、パ
ルス発生回路６１Ａ₁ないし６１Ａ_j、パルス発生回路
（データ変化検出回路）６１Ａを除き、クロックジェネ
レータ５８Ｄの他の回路構成は、図５に示した実施例２
のクロックジェネレータ５８Ｃと同様であるので説明を
省略する。

【００７６】ＡＴＤ制御入力ＣＬＡが高レベルのとき
は、パルス発生回路６０Ａ₁ないし６０Ａ_m、パルス発生
回路６１Ａ₁ないし６１Ａ_j、パルス発生回路６１Ａは従
来通りパルスを発生し、ＡＴＤ６４Ｃも動作するので、
クロックジェネレータ５８Ｃと同様の動作をする。

【００７７】ＡＴＤ制御入力ＣＬＡが低レベルのとき
は、パルス発生回路６０Ａ₁ないし６０Ａ_m、パルス発生
回路６１Ａ₁ないし６１Ａ_j、パルス発生回路６１Ａはパ
ルスを発生させない。しかし、ＡＴＤ６４ＣはＡＴＤ
０、ＡＴＤ１、ＲＤＬは常に高レベルとなる。

【００７８】従って、ＡＴＤ制御入力ＣＬＡを高レベル
にしておけば、内部同期方式による従来と同じ動作をす
る。また、ＡＴＤ制御入力ＣＬＡを低レベルにしておけ
ば、内部同期方式では動作せず、ＡＴＤ６４Ｃと無関係
に動作させることができる。

【００７９】その結果、動作させるべき回路が増加しな
いため、高速動作時、消費電流が増大することはない。
また、動作タイミングに不具合を生じることがなくなる
ので、このＳＲＡＭ１０５の不良の原因がメモリセルに
あるのか、あるいは回路の不具合にあるのかを確認する
ことが可能になる。

【００８０】実施例４．図９は、この発明の実施例４の
構成を示すブロック図である。図９において、このＳＲ
ＡＭ１０６は、端子２０３に入力される書き込み制御入
力／ＷＥから与えられるパルス信号のパルス幅を検出す
るためのパルス検出回路２０１と、ブロックアドレス信
号ＢＡの最上位ビット信号を受けるための端子２００に
接続されたＡＴＤ制御信号保持回路２０２とを含む。こ
のＳＲＡＭ１０６の他の回路構成は、実施例２又は実施
例３に係るＳＲＡＭと同様である。

【００８１】図１０は、図９に示したパルス検出回路２
０１を示す回路図である。図１０において、パルス検出
回路２０１は、パルス信号ＰＬを受けるように接続され
たインバータ２１０と、反転されたパルス信号／ＰＬを
受ける遅延回路２１１と、信号／ＰＬ及び遅延された信
号／ＰＬＤを受けるＮＡＮＤゲート２１２を含む。ＮＡ
ＮＤゲート２１２の出力信号は、保持信号ＨＤとしてＡ
ＴＤ制御信号保持回路２０２に与えられる。

【００８２】図１１は、図１０に示したパルス検出回路
２０１の動作を示すタイミングチャートである。図１０
及び図１１を参照して、動作モード指定動作について説
明する。

【００８３】端子２００を介して、ＡＴＤ制御信号の保
持を要求するためのパルス信号ＰＬがパルス検出回路２
０１に与えられる。パルス信号ＰＬは、インバータ２１
０に与えられる。その結果、インバータ２１０を介し
て、反転されたパルス信号／ＰＬが出力される。

【００８４】パルス信号／ＰＬは遅延回路２１１によっ
て遅延され、遅延されたパルス信号／ＰＬＤがＮＡＮＤ
ゲート２１２に与えられる。ＮＡＮＤゲート２１２は、
パルス信号／ＰＬも受ける。遅延回路２１１における遅
延時間ΔＴは、例えば１００ｍｓに設定されている。し
たがって、ＮＡＮＤゲート２１２は、パルス信号／ＰＬ
が遅延時間ΔＴを越えて低レベルであるとき、言い換え
るとパルス信号／ＰＬがΔＴを越えるパルス幅を有して
いるとき、低レベルの信号ＨＤを出力する。すなわち、
図１１（ｂ）に示すように、時刻ｔ１においてパルス信
号／ＰＬが立ち下がった後、遅延時間ΔＴが経過した時
刻ｔ２において、ＮＡＮＤゲート２１２が低レベルの信
号ＨＤを出力する。

【００８５】ＡＴＤ制御信号保持回路２０２は、低レベ
ルの保持信号ＨＤに応答して、ＡＴＤ制御入力ＣＬＡの
ための保持状態にもたらされる。時刻ｔ３において、端
子２００を介して、図１１（ａ）に示すように、内部同
期を解除するためのＡＴＤ制御信号ＣＬＡ’が立ち下が
る。したがって、ＡＴＤ制御信号保持回路２０２は、低
レベルの保持信号ＨＤに応答して、低レベルのＡＴＤ制
御信号ＣＬＡ’を保持する。保持された信号は、低レベ
ルのＡＴＤ制御信号ＣＬＡとして、ＡＴＤ制御信号保持
信号２０２から出力される。低レベルのＡＴＤ制御信号
ＣＬＡが出力されたとき、ＳＲＡＭ１０６において、内
部同期が解除される。

【００８６】ＡＴＤ制御信号ＣＬＡがいったんＡＴＤ制
御信号保持回路２０２において保持された後は、端子２
００及び２０３は、何等特別の信号を与え続ける必要は
ない。したがって、これらの端子２００及び２０３は、
通常通り使用され得る。

【００８７】他方、このモードの解除は次のように行わ
れる。時刻ｔ１１において、低レベルのパルス信号／Ｐ
Ｌがパルス検出回路２０１に与えられる。時刻ｔ１１か
ら遅延時間ΔＴが経過した時刻ｔ１２において、パルス
検出回路２０１は低レベルの信号ＨＤを出力する。した
がって、ＡＴＤ制御信号保持回路２０２は、低レベルの
保持信号ＨＤに応答してＡＴＤ制御信号ＣＬＡを保持で
きる状態になる。

【００８８】時刻ｔ１３において、高レベルのＡＴＤ制
御信号ＣＬＡ’がＡＴＤ制御信号保持回路２０２に与え
られる。したがって、ＡＴＤ制御信号保持回路２０２は
高レベルの信号ＣＬＡ’を保持し、この保持された信号
をＡＴＤ制御信号ＣＬＡとして出力する。すなわち、高
レベルのＡＴＤ制御信号ＣＬＡが出力される。このと
き、ＳＲＡＭ１０６は内部同期状態に戻る。

【００８９】図１２は、図９に示したＡＴＤ制御信号保
持回路２０２を示す回路図である。図１２において、Ａ
ＴＤ制御信号保持回路２０２は、インバータ２８３及び
２８４と、ＮＭＯＳトランジスタ２９１ないし２９６
と、ＰＭＯＳトランジスタ２９７及び２９８と、キャパ
シタ２９９を含む。

【００９０】ＡＴＤ制御信号保持回路２０２は、次のよ
うに動作する。低レベルの保持信号ＨＤが与えられたと
き、インバータ２８４が高レベルの信号をトランジスタ
２９２及び２９６のゲートに与える。したがって、トラ
ンジスタ２９２及び２９６がオンする。これに加えて、
低レベルのＡＴＤ制御信号ＣＬＡ’が端子２００を介し
て与えられたとき、インバータ２８３が高レベルの信号
をトランジスタ２９５のゲートに与える。したがって、
トランジスタ２９３、２９４、２９７及び２９８によっ
て構成されたラッチ回路２６５の出力ノードＮ２が強制
的にプルダウンされる。したがって、トランジスタ２９
７及び２９４がオンするので、ラッチ回路２６５はノー
ドＮ２を介して、低レベルのＡＴＤ制御信号ＣＬＡを出
力する。

【００９１】他方、低レベルの保持信号ＨＤが与えられ
ている期間において、高レベルのＡＴＤ制御信号ＣＬ
Ａ’が与えられたとき、トランジスタ２９１はオンし、
トランジスタ２９５はオフする。したがって、ラッチ回
路２６５のノードＮ１がトランジスタ２９１及び２９２
によって強制的にプルダウンされるので、トランジスタ
２９８及び２９３がオンする。その結果、高レベルのＡ
ＴＤ制御信号ＣＬＡがノードＮ２を介して出力される。

【００９２】高レベルの保持信号ＨＤが与えられたと
き、トランジスタ２９２及び２９６はオフする。従っ
て、ラッチ回路２６５におけるＡＴＤ制御信号の保持状
態が維持されるので、ＡＴＤ制御信号保持回路２０２か
ら出力されるＡＴＤ制御信号ＣＬＡのレベルは保たれ
る。

【００９３】図１２に示したＡＴＤ制御信号保持回路２
０２が低レベルのＡＴＤ制御信号ＣＬＡを出力している
期間において、内部同期が解除される。他方、高レベル
のＡＴＤ制御信号ＣＬＡを出力している期間において、
内部同期動作を行う。

【００９４】通常の内部同期動作を行う場合、ＡＴＤ制
御信号保持回路２０２は常に高レベルのＡＴＤ制御信号
ＣＬＡを出力する必要がある。したがって、電源電圧Ｖ
ｃｃの供給が開始されたとき、ＡＴＤ制御信号保持回路
２０２が自動的に高レベルのＡＴＤ制御信号ＣＬＡを出
力するように、トランジスタ２９１ないし２９３のそれ
ぞれのしきい電圧をトランジスタ２９４ないし２９６の
それぞれのしきい電圧よりも低くなるように設計されて
いる。これにより、ＡＴＤ制御信号保持回路２０２は、
保持信号ＨＤが与えられなくても、電源電圧Ｖｃｃが供
給された後、常に高レベルのＡＴＤ制御信号ＣＬＡを出
力することができる。したがって、ＳＲＡＭ１０６は、
電源電圧Ｖｃｃが供給された後は、常に通常の動作モー
ドで動作できる状態になる。

【００９５】このような構成にすれば、空きピンがなく
ても内部同期方式を切り換えることが可能になり、ＡＴ
Ｄ制御入力ＣＬＡを高レベルにしておけば、内部同期方
式による従来と同じ動作をし、ＡＴＤ制御入力ＣＬＡを
低レベルにしておけば、内部同期方式では動作せず、Ａ
ＴＤと無関係に動作させることができる。

【００９６】その結果、動作させるべき回路が増加しな
いため、高速動作時、消費電流が増大することはない。
また、動作タイミングに不具合を生じることがなくなる
ので、このＳＲＡＭ１０６の不良の原因がメモリセルに
あるのか、あるいは回路の不具合にあるのかを確認する
ことが可能になる。

【００９７】実施例５．前述した実施例１ないし実施例
３では、予め空きピン（外部端子）がある場合について
説明したが、ウエハ上にＡＴＤ制御入力ＣＬＡをを入力
するためのパッドを設けるだけでも十分な効果をもたら
す。ウエハ状態でテストするときのみ、内部同期の切り
換えを行えるようにし、初期段階のメモリセルの評価で
は、内部同期を切り、パッケージに封入し、製品として
出荷する場合には、高レベルに固定することで、常時内
部同期方式にする。

【００９８】このことで動作タイミングに不具合を生じ
ることがなくなるので、このＳＲＡＭの不良の原因がメ
モリセルにあるのか、あるいは回路の不具合にあるのか
を確認することが可能になる。

【００９９】実施例６．この発明の実施例６の構成につ
いて図１３、図１４及び図１５を参照しながら説明す
る。図１３は、この発明の実施例６を示すブロック図で
ある。また、図１４は、この発明の実施例６のクロック
ジェネレータを示すブロック図である。さらに、図１５
は、この発明の実施例６のＡＴＤを示す回路図である。

【０１００】図１３において、このＳＲＡＭ１０１は、
バーインモード制御入力ＢＭと、テストモード制御入力
ＴＭと、行アドレスバッファ５１、列アドレスバッファ
５２、ブロックアドレスバッファ５３、データ入力バッ
ファ５５の変化に対応してパルスを発生し、そのパルス
により行デコーダ６、センスアンプ４₁ないし４_nおよび
データ保持回路５７の活性化時間を規定し、バーインモ
ード時はパルスを発生させないクロックジェネレータ５
８Ｂを含む。クロックジェネレータ５８Ｂを除き、ＳＲ
ＡＭ１０１の他の回路構成は、図２４に示した従来のＳ
ＲＡＭ１０３と同様であるので説明を省略する。

【０１０１】図１４は、図１３に示したクロックジェネ
レータ５８Ｂの構成を示すブロック図である。図１４に
おいて、ＯＲゲート６２の出力、ＯＲゲート６３の出
力、パルス発生回路６１のパルスおよび書き込み制御入
力ＷＥ１を受け、行デコーダ６を活性化させるためのパ
ルスＡＴＤ０と、センスアンプ４₁ないし４_nを活性化さ
せるためのパルスＡＴＤ１と、データ保持回路５７を活
性化させるためのパルスＲＤＬとを発生させ、バーイン
モード時およびテストモード時はパルスを発生しないＡ
ＴＤ（アドレス変化検出回路）６４Ｂを含む。ＡＴＤ６
４Ｂを除き、クロックジェネレータ５８Ｂの他の回路構
成は、図２に示した実施例１のクロックジェネレータ５
８Ａと同様であるので説明を省略する。

【０１０２】図１５は、図１４に示したＡＴＤ６４Ｂの
回路図である。図１５において、ゲートにパルスＳＡＴ
Ｄ１が入力されているＰＭＯＳトランジスタ４００と、
ゲートにパルスＳＡＴＤ２が入力されているＰＭＯＳト
ランジスタ４０１と、テストモード制御入力ＴＭが入力
されているインバータ４０６と、ゲートにインバータ４
０６の出力信号が入力されているＰＭＯＳトランジスタ
４０２と、ゲートにパルスＳＡＴＤ１が入力されている
ＮＭＯＳトランジスタ４０３と、ゲートにパルスＳＡＴ
Ｄ２が入力されているＮＭＯＳトランジスタ４０４と、
ゲートにインバータ４０６の出力信号が入力されている
ＮＭＯＳトランジスタ４０５と、ゲートにインバータ４
０６の出力信号が入力されているＮＭＯＳトランジスタ
４０７とを含む。遅延回路（Ｒ．Ｄ：Rise Delay）７１
の入力には、ＰＭＯＳトランジスタ４０１および４０
２、ＮＭＯＳトランジスタ４０３および４０４のソース
が接続されている。

【０１０３】さらに、ＡＴＤ６４Ｂは、テストモード制
御入力ＴＭが入力されているインバータ４０８と、ゲー
トにテストモード制御入力ＴＭが入力されているＰＭＯ
Ｓトランジスタ４０９と、ゲートにインバータ４０８の
出力信号が入力されているＮＭＯＳトランジスタ４１０
と、ゲートにテストモード制御入力ＴＭが入力されてい
るＮＭＯＳトランジスタ４１１と、ゲートにインバータ
４０８の出力信号が入力されているＰＭＯＳトランジス
タ４１２と、ＷＥ１が入力されているインバータ４１３
とを含む。ＰＭＯＳトランジスタ４０９とＮＭＯＳトラ
ンジスタ４１０はインバータ７６とＮＭＯＳトランジス
タ８１のゲートとの間に挿入され、ＮＭＯＳトランジス
タ４１１とＰＭＯＳトランジスタ４１２はインバータ４
１３とＮＭＯＳトランジスタ８１のゲートとの間に挿入
されている。ＡＴＤ６４Ｂの他の回路構成は、図３に示
した実施例１のＡＴＤ６４Ａと同様であるので説明を省
略する。

【０１０４】次に、この発明の実施例６の動作について
説明する。テストモード制御入力ＴＭが低レベルの時
は、インバータ４０６の出力は高レベルとなるので、ト
ランジスタ４０２はオフし、トランジスタ４０７および
４０８はオンするので、トランジスタ４００，４０１，
４０２，４０３，４０４，４０５および４０７はパルス
ＳＡＴＤ１およびＳＡＴＤ２が入力するＮＯＲゲートと
して動作する。また、インバータ４０８の出力は高レベ
ルとなるので、トランジスタ４０９および４１０はオフ
し、トランジスタ４１１および４１２はオンするので、
トランジスタ８１のゲートには信号Ｆがそのまま接続さ
れたものと同じような動作をする。したがって、従来の
ＡＴＤ６４と同様の動作をする。

【０１０５】また、バーインモード制御入力ＢＭが低レ
ベルの時はインバータ９５を介して高レベルが与えられ
るので、ＮＡＮＤゲート９４はパルスＤＴＤに対応して
信号を出力し、従来のＡＴＤ６４と同様の動作をする。

【０１０６】テストモード制御入力ＴＭが高レベルの時
は、インバータ４０６の出力は低レベルとなるので、ト
ランジスタ４０２はオンし、トランジスタ４０７および
４０８はオフするので、信号Ａは常時高レベルに固定さ
れる。その結果、信号Ｂ，Ｃ，Ｄ，Ｅは常時高レベル
に、信号Ｈは低レベルに固定される。また、インバータ
４０８の出力は低レベルとなるので、トランジスタ４０
９および４１０はオンし、トランジスタ４１１および４
１２はオフするので、トランジスタ８１のゲートにはイ
ンバータ７６の信号Ｆがそのまま接続されたものと同じ
である。

【０１０７】読み出し時、すなわちＷＥ１が低レベルの
時、ノードＮ₂は低レベル、ノードＮ₁は高レベル、信号
Ｇは低レベルとなる。よって、トランジスタ８６はオン
し、トランジスタ９１はオフする。また、信号Ｈは低レ
ベルに固定されるから、トランジスタ８７はオンし、ト
ランジスタ８９はオフする。その結果、ノードＮ₃は高
レベルとなる。

【０１０８】ノードＮ₃が高レベルであれば、ＮＯＲゲ
ート９２Ａの出力は低レベルとなり、インバータ９３の
出力ＡＴＤ０は常時高レベルとなる。また、ＮＡＮＤゲ
ート８４の入力信号Ｂ，ＥおよびノードＮ₁の信号はす
べて高レベルであるから、ＮＡＮＤゲート８４の出力は
低レベルとなり、インバータ８５の出力ＡＴＤ１は常時
高レベルとなる。さらに、ＮＡＮＤゲート８２の入力信
号Ｃ，ＥおよびノードＮ₁の信号はすべて高レベルであ
るから、ＮＡＮＤゲート８２の出力は低レベルとなり、
インバータ８３の出力ＲＤＬは常時高レベルとなる。

【０１０９】書き込み時、すなわちＷＥ１が高レベルの
時、ノードＮ₂の信号は高レベル、ノードＮ₁の信号は低
レベル、信号Ｇは高レベルとなる。よって、トランジス
タ８６はオフし、トランジスタ９１はオンする。その結
果、ノードＮ₃の信号は低レベルとなる。

【０１１０】ノードＮ₃の信号が低レベルであれば、Ｎ
ＯＲゲート９２Ａの出力は低レベルとなる。バーインモ
ード制御入力ＢＭが低レベルの時はインバータ９５を介
してＮＡＮＤゲート９４に高レベルが与えられるので、
ＮＡＮＤゲート９４はパルスＤＴＤに対応して信号を出
力し、さらにＮＯＲゲート９２ＡはＮＡＮＤゲート９４
の出力に対応して信号を出力する。また、ＲＤＬおよび
ＡＴＤ１は常時低レベルとなり、従来のＡＴＤ６４と同
様の動作をする。

【０１１１】テストモード機能を機能させたときに通常
使用時に消費電流を節約するために用いたクロックジェ
ネレータを不活性化するため読み出し時のタイミングが
ずれなくなり、本来検出すべき不良の検出が可能にな
る。

【０１１２】また、バーインモード制御入力ＢＭが高レ
ベルの時は図２のＡＴＤ６４Ａと同様の動作をする。

【０１１３】したがって、バーインモード制御入力ＢＭ
を高レベルにしておけば、常時選択されているワード線
は活性化状態となり、メモリセルにストレスを加え続け
ることができる。その結果、バーインモード時にストレ
スをかける時間を短縮することができる。

【０１１４】前述した実施例１及び６では外部から直
接、テストモード制御入力ＴＭやバーインモード制御入
力ＢＭをクロックジェネレータ５８Ａ、５８Ｂに入力し
た場合について述べたが、内部に備えたトリガ発生回路
から信号を与えることにより、クロックジェネレータを
不活性化させても同様の効果を奏する。また、テストモ
ード時やバーインモード時に不必要なアドレス端子から
高電圧検出回路を介してクロックジェネレータに信号を
与えても同様の効果を奏する。

【０１１５】また、各実施例ではスタチック型半導体記
憶装置に用いた場合について述べたが、クロックジェネ
レータを備えた他の半導体記憶装置に用いても同様の効
果を奏する。

【０１１６】

【発明の効果】この発明の請求項１に係る半導体記憶装
置は、以上説明したとおり、通常時はアドレスの変化に
対応してパルスを発生し必要に応じて特定の回路を活性
化し、制御信号の入力に基づいて一定期間のみ活性化さ
れている回路を常時活性化させるクロックジェネレータ
を備えたので、内部同期方式を切ることができ、消費電
流の削減やＳＲＡＭの不良の原因の発見を容易にするこ
とができるという効果を奏する。

【０１１７】この発明の請求項２に係る半導体記憶装置
は、以上説明したとおり、通常時はアドレスバッファ又
はデータ入力バッファの変化に対応してパルスを発生し
て行デコーダ、センスアンプ及びデータ保持回路を活性
化し、バーインモード時は前記パルスを発生しないクロ
ックジェネレータを備えたので、書き込み時におけるパ
ルス動作を不活性化させることにより、バーインモード
時にメモリセルにストレスをかける実効時間を短縮で
き、ひいては不良検出の効率を拡大でき、工期短縮を図
ることができるという効果を奏する。

【０１１８】この発明の請求項３に係る半導体記憶装置
は、以上説明したとおり、通常時はアドレスバッファ又
はデータ入力バッファの変化に対応してパルスを発生し
て行デコーダ、センスアンプ及びデータ保持回路を活性
化し、テストモード時は前記パルスを発生しないクロッ
クジェネレータを備えたので、テストモード機能を機能
させたときに通常使用時に消費電流を節約するために用
いたクロックジェネレータのためにタイミングがずれ、
本来検出すべき不良が検出できないという問題点を解決
することができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック図である。

【図２】この発明の実施例１のクロックジェネレータを
示すブロック図である。

【図３】この発明の実施例１のクロックジェネレータの
ＡＴＤ（アドレス変化検出回路）を示す回路図である。

【図４】この発明の実施例２を示すブロック図である。

【図５】この発明の実施例２のクロックジェネレータを
示すブロック図である。

【図６】この発明の実施例２のクロックジェネレータの
ＡＴＤを示す回路図である。

【図７】この発明の実施例３を示すブロック図である。

【図８】この発明の実施例３のクロックジェネレータを
示すブロック図である。

【図９】この発明の実施例４を示すブロック図である。

【図１０】この発明の実施例４のパルス検出回路を示す
回路図である。

【図１１】この発明の実施例４のパルス検出回路の動作
を示すタイミングチャートである。

【図１２】この発明の実施例４のＡＴＤ制御信号保持回
路を示す回路図である。

【図１３】この発明の実施例６を示すブロック図であ
る。

【図１４】この発明の実施例６のクロックジェネレータ
を示すブロック図である。

【図１５】この発明の実施例６のクロックジェネレータ
のＡＴＤを示す回路図である。

【図１６】従来のＳＲＡＭを示すブロック図である。

【図１７】従来のＳＲＡＭのメモリセルアレイの周辺回
路を示す回路図である。

【図１８】従来のＳＲＡＭのメモリセルを示す回路図で
ある。

【図１９】従来のＳＲＡＭの他のメモリセルを示す回路
図である。

【図２０】従来のＳＲＡＭのクロックジェネレータを示
すブロック図である。

【図２１】従来のＳＲＡＭのクロックジェネレータのＡ
ＴＤを示す回路図である。

【図２２】従来のＳＲＡＭのクロックジェネレータのＡ
ＴＤの動作を示すタイミングチャートである。

【図２３】従来のＳＲＡＭのメモリセルの読み出し動作
及びＡＴＤにおいて発生するパルスを示すタイミングチ
ャートである。

【図２４】従来の他のＳＲＡＭを示すブロック図であ
る。

【符号の説明】

１₁−１_n メモリセルアレイ３₁−３_n 書き込みバッファ２₁−２_n マルチプレクサ４₁−４_n センスアンプ５一致検出回路６行デコーダ７列デコーダ８ブロックセレクタ５１行アドレスバッファ５２列アドレスバッファ５３ブロックアドレスバッファ５４読出／書込制御回路５５データ入力バッファ５６データ出力バッファ５７データ保持回路５８Ａ、５８Ｂ、５８Ｃ、５８Ｄクロックジェネレー
タ６４Ａ、６４Ｂ、６４ＣＡＴＤ（アドレス変化検出回
路）１００、１０１、１０４、１０５、１０６ＳＲＡＭ２０１パルス検出回路２０２ＡＴＤ制御信号保持回路

Claims

【特許請求の範囲】

【請求項１】通常時はアドレスの変化に対応してパル
スを発生し必要に応じて特定の回路を活性化し、制御信
号の入力に基づいて一定期間のみ活性化されている回路
を常時活性化させるクロックジェネレータを備えたこと
を特徴とする半導体記憶装置。
【請求項２】通常時はアドレスバッファ又はデータ入
力バッファの変化に対応してパルスを発生して行デコー
ダ、センスアンプ及びデータ保持回路を活性化し、バー
インモード時は前記パルスを発生しないクロックジェネ
レータを備えたことを特徴とする半導体記憶装置。
【請求項３】通常時はアドレスバッファ又はデータ入
力バッファの変化に対応してパルスを発生して行デコー
ダ、センスアンプ及びデータ保持回路を活性化し、テス
トモード時は前記パルスを発生しないクロックジェネレ
ータを備えたことを特徴とする半導体記憶装置。