JPH0626058B2 - マルチトラック方式のデジタル信号記録再生装置におけるサ−ボ制御補正回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｓ−ＤＡＴ〔Stationary head Digital Audi
o Taperecorder〕等のマルチトラック方式によるデジタ
ル信号記録再生装置におけるテープ等の走行制御のため
のサーボ制御補正回路に関するものである。

〔従来の技術〕

マルチトラック方式によるＳ−ＤＡＴ等では、テープ上
の複数のトラックに記録された情報を同時に再生するの
で、スキュー現象により、再生する同期信号にトラック
間の位相のずれが発生する。このため、例えば、多数決
等の論理的な組合せにより全トラックを代表する同期信
号を生成し、この同期信号と内部の同期信号との周波数
差及び位相差をフィードバックすることにより、テープ
走行の制御を行うことができる。

ところが、このような再生同期信号を用いて制御を行う
場合、同期信号の代表を周期とする１ブロック期間内の
位相しか検出できないので、何らかの事情で±０．５ブ
ロックのずれがある場合、これを前の同期信号から０．
５ブロック遅れているのか、それとも後の同期信号から
０．５ブロック進んでいるのかを区別できないので、±
０．５ブロック以上のずれを検出できないことになる。

このため、例えば特開昭５８−１３９３５６号公報に
は、さらに、テープの別のトラックに予めアドレス情報
を記録しておき、同期信号の位相差を検出すると共に、
上記アドレス情報と内部で生成する基準アドレスとを比
較して絶対的な位相差を検出することにより、±０．５
ブロック以上のずれが生じてもその位相差を検出できる
ようにした制御装置が記載されている。

〔発明が解決しようとする問題点〕

ところが、このような制御装置では、テープにアドレス
情報を記録するためのコントロールトラックが必要とな
り、また、このコントロールトラックを再生するための
ヘッドも１トラック分必要となるばかりでなく、同期信
号の位相差とアドレス信号の位相差とをそれぞれ検出す
るための位相検出器が別個に２種類必要となり、装置回
路規模が大きくなるという問題点を有していた。

本発明は、上記した問題点に鑑みなされたものであっ
て、より簡単な構成で、位相差を広い範囲で、かつ、精
度良く検出してテープ等の記録媒体の走行を正確に制御
し得るマルチトラック方式のデジタル信号記録再生装置
におけるサーボ制御補正回路を提供することを目的とし
ている。

〔問題点を解決するための手段〕 本発明に係るマルチトラック方式のデジタル信号記録再
生装置におけるサーボ制御補正回路は、上記の目的を達
成するために、所定数のデジタル情報のシンボルからな
るブロックを複数のトラックに振り分けて記録した記録
媒体から、各トラック別に読み出されるシンボルをそれ
ぞれ復調すると共に各シンボル毎のブロック内の位置を
示すオフセット値を発生する複数の復調手段と、これら
復調手段からパラレルに入力されるシンボルをシリアル
な信号列に変換してメモリに送り出す変換手段と、この
変換手段から送り出される各シンボルに対し、書込アド
レスを順次決定してメモリに一旦記憶させると共に、メ
モリに記憶されたシンボルを、一定周期で順次決定する
読出アドレスに従って読み出して出力させる時間軸補正
回路とが設けられ、この時間軸補正回路は、隣合う２つ
のブロックにそれぞれ対応する２種の書込基準アドレス
と読出基準アドレスとを保持する基準アドレス保持手段
と、メモリへの書き込みを行うシンボルに対し、そのシ
ンボルが所属するブロックに対応するいずれか一方の書
込基準アドレスとそのシンボルに対応する前記オフセッ
ト値とにより書込アドレスを順次決定する書込アドレス
決定手段と、上記読出基準アドレスに基づいて読出アド
レスを順次決定する読出アドレス決定手段と、２種の書
込基準アドレスについては、メモリへの１ブロックのシ
ンボルの書き込み完了後に１ブロックおきに交互に更新
するとともに、読出基準アドレスについては、１ブロッ
クを読み出す度に更新する基準アドレス更新手段とを備
える一方、シンボルをメモリに書き込む度にその書込ア
ドレスの基礎となる書込基準アドレスとその時の読出基
準アドレスとのアドレス差を演算するアドレス差演算手
段と、上記アドレス差を基準アドレス差と比較しその差
を誤差信号として出力する誤差信号発生手段と、上記誤
差信号に基づいて記録媒体の走行速度を補正するサーボ
制御補正手段とを有することを特徴としている。

〔作 用〕

まず、上記構成の時間軸補正回路の動作を説明する。ブ
ロック境界付近では、スキューの影響により、変換手段
で復調手段からパラレルに入力されるシンボルをシリア
ルな信号列に変換して送り出されるシンボルは、これら
シンボルの所属するブロックが前後する。そこで、前後
のブロックに応じてそれぞれ２種の書込基準アドレスを
使い分けて、シンボルの書込アドレスを生成する。上記
２種の書込基準アドレスの使い分けは、例えば、前後の
ブロックにそれぞれ“０”又は“１”のブロックナンバ
ーを交互に付加し、ブロックナンバーが“０”のブロッ
クにおいては、第１の書込基準アドレスに当該シンボル
のトラックナンバー及びコラムナンバーによるオフセッ
ト値を加えることによって、このブロックに属するシン
ボルの書込アドレスを決定する。ブロックナンバーが
“１”のブロックにおいては、第２の書込基準アドレス
を使って同様に各シンボルの書込アドレスを決定する。

そして、各トラックのシンボルが全て新しいブロックの
ものとなりブロックが前後しなくなった時点で、前のブ
ロックに対応する書込基準アドレスを更に次のブロック
に対応する書込基準アドレスに更新することによって、
スキューの影響を除去して再生したシンボルを本来の順
序に従ってメモリ上に配置することができる。

メモリ上に書き込まれたシンボルは読出基準アドレスに
基づいて読み出される。読出基準アドレスは、既にメモ
リ上に書き込まれたシンボルにおける例えばブロックの
先頭アドレスを示すようにし、内部のクロックに同期し
ながらこの読出基準アドレスに基づく読出アドレスによ
ってシンボルを順次読み出し、当該ブロックの読み出し
が終了した時点で新たなブロックの先頭アドレスに更新
する。これにより、再生速度に拘わりなく高い精度で各
シンボルを次々に出力することができる。

このようにして記録媒体の再生速度の変動や再生シンボ
ルにおけるスキューの影響を除去する場合、書込基準ア
ドレスと読出基準アドレスとの差が一定範囲内であれ
ば、シンボル読み出し後のアドレスを繰り返し書込アド
レスとして用いることにより、有限容量のメモリでもこ
の動作を持続することができる。また、書込基準アドレ
スと読出基準アドレスとの差がなくなると、再生したシ
ンボルを書き込む前に古いシンボルを読み出してしま
い、出力にエラーが生じることになる。従って、本発明
に係るマルチトラック方式のデジタル信号記録再生装置
におけるサーボ制御補正回路では、この書込基準アドレ
スと読出基準アドレスとの差が所定の書込アドレス差と
なるように、テープ走行のサーボ制御を補正するもので
ある。

このサーボ制御補正回路の動作を説明する。アドレス差
演算手段は、シンボルをメモリに書き込む度に、その時
の書込基準アドレスと読出基準アドレスとのアドレス差
を演算する。誤差信号発生手段は、このアドレス差を基
準アドレス差と比較してその差を誤差信号として出力す
る。この誤差信号は、例えばプラスの値の場合に再生速
度の進みを示し、マイナスの値の場合に再生速度の遅れ
を示す。サーボ制御補正手段は、この誤差信号に基づい
てテープ走行のサーボ制御を補正する。

即ち、先の例であれば、誤差信号がプラスの場合には、
その大きさに応じて記録媒体の再生速度を遅らせ、誤差
信号がマイナスの場合には、その大きさに応じて記録媒
体の再生速度を早めるように補正を行う。すると、この
再生速度の変化に応じて書込基準アドレスの更新周期も
変化し、現実のアドレス差が基準アドレス差に近づくよ
うになる。このような誤差信号は、基準アドレスがある
一定のステップで更新されるために段階的に変化するこ
とになるが、この段階的な信号における振幅方向の大き
さ（ＰＡＭ）によってブロック単位での位相差を表現す
る他に、ブロックの境界領域で検出される誤差信号に応
じたパルス状の部分の幅（ＰＷＭ）によりブロック内で
の微妙な位相差も表現されるので、正確なテープ走行の
制御を行うことができる。

〔実施例〕

本発明の一実施例を第１図乃至第３図に基づいて説明す
れば、以下の通りである。

（ａ）実施例の構成 まず、第１図に示すマルチトラック方式によるＳ−ＤＡ
Ｔの再生装置全体の回路構成を説明する。

記録媒体としての磁気テープ１１には、音声のＰＣＭ信
号である多数のシンボルがテープ走行方向の各ブロック
ごとに区分けして同期信号等と共に記録されている。ま
た、この１ブロック内の信号は、更にテープ幅方向のＮ
本のトラックに振り分けて記録されている。なお、１ブ
ロック内における各トラックは、それぞれフレームとし
て扱われる。

マルチトラック方式によるＳ−ＤＡＴの再生装置は、多
素子ヘッド１２をこの磁気テープ１１に接触するように
設置してある。多素子ヘッド１２は、磁気テープ１１の
各トラックに対応してＮ個の磁気ヘッドを縦設したマル
チヘッドであり、記録信号を各トラックごとに個別に再
生することができる。多素子ヘッド１２は、磁気テープ
１１のトラック数Ｎに対応する信号線１３_−１〜１３
_−Ｎによって、復調回路（復調手段）１４_−１〜１４
_−Ｎに接続されている。

各復調回路１４_−１〜１４_−Ｎは、入力される再生信号
を復調し復調シンボルを出力する回路である。また、各
復調回路１４_−１〜１４_−Ｎは、同期パターン検出回路
とシンボルカウンタとを含み、同期パターン検出回路に
よって検出した同期信号と、シンボルカウンタによって
カウントされたコラムナンバーと、後に説明するブロッ
クナンバーとを出力する。コラムナンバーは、新たなフ
レームを再生する度にリセットされるシンボルカウンタ
がシンボルを再生するごとにカウントしたカウント値で
あり、当該シンボルのフレーム内における位置を示すも
のである。

各復調回路１４_−１〜１４_−Ｎから出力される同期信号
ＳＹＮＣは、それぞれＳＹＮＣ群判定回路１５にそれぞ
れ入力される。ＳＹＮＣ群判定回路１５は、各同期信号
からブロックの境界を判定する回路であり、ブロックの
切換わり毎にブロック信号ＢＳとＩＮＣ信号とを変化さ
せて出力する。ブロック信号ＢＳは、各復調回路１４
_−１〜１４_−Ｎに入力され、各復調回路１４_−１〜１４
_−Ｎでは、入力されたブロック信号ＢＳを同期信号でラ
ッチすることにより上記ブロックナンバーを生成する。
このブロックナンバーは、隣合うブロックを区別するた
めのもので、“０”又は“１”の二値信号からなる。こ
のブロックナンバーＢＮが、各復調回路１４_−１〜１４
_−Ｎから、復調シンボルＳＹＭ、及び前記コラムナンバ
ーＣＯＬと共に、マルチプレクサ（変換手段）１６のＩ
Ｎ１〜ＩＮＮにそれぞれ入力される。

マルチプレクサ１６は、各復調回路１４_−１〜１４_−Ｎ
からパラレルに入力した復調シンボルＳＹＭをデータバ
ス１７上にシリアルに出力する回路である。このマルチ
プレクサ１６の出力の切り換え走査は、トラックカウン
タ１８から送られて来る信号ＴＲに従って行われる。ト
ラックカウンタ１８には、タイミング発生回路１９から
タイミング信号が入力され、この信号に基づいてマルチ
プレクサ１６の走査のための信号ＴＲを生成する。

マルチプレクサ１６から復調シンボルが送り出されるデ
ータバス１７には、インターリーブ用のメモリ２０が接
続されている。

このメモリ２０には、時間軸補正回路２１から、データ
バス１７上の復調シンボルをメモリ２０に書き込む際に
書込アドレスが供給され、また、メモリ２０上の復調シ
ンボルを読み出す際に読出アドレスが供給される。この
時間軸補正回路２１には、マルチプレクサ１６からブロ
ックナンバーＢＮが入力されるとともに、オフセットバ
ス２２からオフセット値ＯＦＳＴが入力され、これらに
基づいて、後に説明するようにしてデータバス１７上の
復調シンボルの書込アドレスを決定する。また、この時
間軸補正回路２１のＩＮＣ１・ＩＮＣ２入力には、前記
ＳＹＮＣ群判定回路１５のＩＮＣ信号が入力される。

オフセットバス２２には、オフセット変換回路２３か
ら、復調シンボルの書き込み時にオフセット値が供給さ
れる。オフセット変換回路２３には、マルチプレクサ１
６からのコラムナンバーＣＯＬとトラックカウンタ１８
からの信号ＴＲとが入力され、これらコラムナンバー及
びトラック情報からオフセット値ＯＦＳＴを生成する。
このオフセット値は、その時にデータバス１７上に送り
出されている復調シンボルのブロック内での位置を示し
ている。

時間軸補正回路２１は、ＩＮＣ３入力がタイミング発生
回路１９に接続され、後に説明するようにしてメモリ２
０上の復調シンボルの読出アドレスを決定する。また、
この時間軸補正回路２１は、ＤＥＭ入力にタイミング発
生回路１９から入力されるタイミング信号により、復調
シンボルの書き込み及び読み出しが切換わるようになっ
ている。

前記データバス１７には、さらに、誤り訂正回路２４及
び出力制御回路２５が接続されている。誤り訂正回路２
４から、誤り訂正時にオフセットバス２２にオフセット
値が供給される。出力制御回路２５には、タイミング発
生回路１９からタイミング信号ＴＭが入力され、この信
号に基づく復調シンボルの読み出し時に、オフセットバ
ス２２にオフセット値が供給される。

前記時間軸補正回路２１からは、さらにエラー信号ＥＲ
Ｒが出力され、これは、Ｄ／Ａ変換器１に入力される。
上記エラー信号は、後に説明するように、磁気テープ１
１からの再生速度とメモリ２０からの読出速度との差を
示すものである。Ｄ／Ａ変換器１の出力はオフセット調
整回路（誤差信号発生手段）２に入力される。このオフ
セット調整回路２は、エラー信号から基準アドレス差に
対応する値を減算して、誤差信号を生成する回路であ
る。従って、この誤差信号は、その正負によって再生速
度の進み遅れを表すことができる。オフセット調整回路
２の出力は、低域通過フィルタ３を介してキャプスタン
サーボ回路（サーボ制御補正手段）４に入力される。こ
のキャプスタンサーボ回路４によって、キャプスタン６
を駆動するキャプスタンモータ５の回転速度が制御さ
れ、磁気テープ１１の走行速度が制御される。

次に、第２図に示す上記時間軸補正回路２１の回路構成
について説明する。

この時間軸補正回路２１は、基準アドレス保持手段とし
てのポインタ回路３１と、基準アドレス更新手段として
の機能を有する選択回路３２と、書込アドレス決定手段
及び読出アドレス決定手段としての機能を兼用するアド
レス決定回路３３と、アドレス差演算手段としてのエラ
ー信号生成回路７とで構成されている。

ポインタ回路３１は、第１フリップフロップ３４、第２
フリップフロップ３５及び第３フリップフロップ３６か
らなる。各フリップフロップ３４・３５・３６は、Ｄ−
フリップフロップによって構成され、第１書込基準アド
レス、第２書込基準アドレス及び読出基準アドレスをそ
れぞれ保持している。

アドレス決定回路３３は、切換回路３７及び加算回路３
８からなり、切換回路３７の出力が加算回路３８の一方
の入力Ａに接続されている。切換回路３７は２つの入力
を切り換えて出力するマルチプレクサであり、一方の入
力には、時間軸補正回路２１に入力されるオフセット値
ＯＦＳＴが入力されるようになっている。また、切換回
路３７の他方の入力には、時間軸補正回路２１内部で生
成する定数ＣＯＮＳＴが入力される。定数ＣＯＮＳＴ
は、実施例では、１０〔１６進数〕として設定されてい
る。この１０〔１６進数〕は、第１フリップフロップ３
４に保持される第１書込基準アドレスと第２フリップフ
ロップ３５に保持される第２書込基準アドレスとの差に
相当する。そして、この切換回路３７は、時間軸補正回
路２１におけるＩＮＣ１〜ＩＮＣ３入力のいずれもが
“０”の場合に、ＯＦＳＴ入力をそのまま出力し、ＩＮ
Ｃ１〜ＩＮＣ３入力のいずれかが“１”の場合に、定数
ＣＯＮＳＴに切り換えて出力する。加算回路３８は、Ａ
入力の他にＢ入力を有し、両入力を加算して出力する回
路である。この加算回路３８の出力が、時間軸補正回路
２１から書き込みアドレス、又は読出アドレスを与える
アドレス値ＡＤＲとして出力される。

上記アドレス値ＡＤＲは、ポインタ回路３１における各
フリップフロップ３４・３５・３６のＤ入力にも入力さ
れる。また、各フリップフロップ３４・３５・３６のク
ロック入力に、時間軸補正回路２１におけるＩＮＣ１〜
ＩＮＣ３入力の信号がそれぞれ入力される。さらに、各
フリップフロップ３４・３５・３６のＱ出力は、選択回
路３２を介して加算回路３８のＢ入力に接続されてい
る。

選択回路３２は、各フリップフロップ３４・３５・３６
のＱ出力をそれぞれ切り換えて加算回路３８のＢ入力に
送り込むマルチプレクサである。この選択回路３２によ
る切り換えは、時間軸補正回路２１にタイミング発生回
路１９から入力される信号ＤＥＭが“１”であり、か
つ、マルチプレクサ１６から入力されるブロックナンバ
ーＢＮが“０”の場合に第１フリップフロップ３４が選
択され、ＢＮが“１”の場合に第２フリップフロップ３
５が選択される。また、ＤＥＭが“０”の場合に、第３
フリップフロップ３６が選択される。さらに、時間軸補
正回路２１のＩＮＣ２入力が“１”の場合には、第１フ
リップフロップ３４が選択され、ＩＮＣ１入力が“１”
の場合には、第２フリップフロップ３５が選択され、Ｉ
ＮＣ３入力が“１”の場合には、第３フリップフロップ
３６が選択される。なお、ＩＮＣ１〜ＣＮＣ３入力のい
ずれかが“１”の場合には、ＤＥＭが“０”であっても
第３フリップフロップ３６が選択されないようになって
いる。

エラー信号生成回路７は、減算回路８及びフリップフロ
ップ９からなる。減算回路８は、Ａ入力とＢ入力とを減
算して出力する回路である。この減算回路８のＡ入力
は、ポインタ回路３１における第３フリップフロップ３
６のＱ出力に接続されている。また、Ｂ入力は、選択回
路３２が各フリップフロップ３４・３５・３６のＱ出力
を切り換えて選択する出力に接続されている。減算回路
８の出力は、フリップフロップ９のＤ入力に接続されて
いる。フリップフロップ９は、Ｄ−フリップフロップで
構成され、時間軸補正回路２１におけるＤＥＭ入力がク
ロックとして入力されるようになっている。このフリッ
プフロップ９のＱ出力が、時間軸補正回路２１からエラ
ー信号ＥＲＲとして出力される。

（ｂ）実施例の作用 上記構成の再生装置における動作を説明する。

まず、第１図において、磁気テープ１１から多素子ヘッ
ド１２によって再生されたシンボルは、各トラックごと
に復調回路１４_−１〜１４_−Ｎに送られる。各復調回路
１４_−１〜１４_−Ｎで復調された復調シンボルは、ブロ
ックナンバー及びコラムナンバーとともにマルチプレク
サ１６に送られる。マルチプレクサ１６は、１シンボル
の伝送期間内に全てのトラックを２度走査して、各復調
回路１４_−１〜１４_−Ｎが出力した復調シンボルをデー
タバス１７に順次送り出す。このマルチプレクサ１６
は、シンボル再生の際のスキューに拘わりなくトラック
の走査を行うので、送り出される復調シンボルは、ブロ
ック内での順序が前後するだけでなく、ブロックの境界
付近で所属するブロックを前後することになる。

データバス１７に送り出された復調シンボルは、時間軸
補正回路２１のＤＥＭ入力が“１”となる書込期間に順
次メモリ２０に書き込まれる。このメモリ２０への書き
込みの際の書込アドレスは、時間軸補正回路２１が決定
する。時間軸補正回路２１は、データバス１７上の復調
シンボルに対応するオフセット値とブロックナンバーと
によって書込アドレスを決定するので、マルチプレクサ
１６から送り出された順序とは関係なく本来の順序で復
調アドレスをメモリ２０上に配置することができる。

ＤＥＭ入力が“０”となる読出期間には、メモリ２０か
らデータバス１７上に復調シンボルが送り出され、これ
は出力制御回路２５を通してＰＣＭ信号として出力され
る。このメモリ２０の読み出しの際の読出アドレスを時
間軸補正回路２１が決定する。この読出アドレスは、予
め定められた順に決定されるので、復調シンボルを本来
の順序のままで読み出すことができる。

次に、第２図において、上記時間軸補正回路２１におけ
る書込アドレス及び読出アドレスの決定動作を説明す
る。ポインタ回路３１における第１フリップフロップ３
４に保持された第１書込基準アドレスに対して第２フリ
ップフロップ３５に保持された第２書込基準アドレスが
１０〔１６進数〕遅れているとする。また、第３フリッ
プフロップ３６に保持された読出基準アドレスは、第２
書込基準アドレスに対してさらに２０〔１６進数〕遅れ
ているとする。

ブロックの境界付近において、ＤＥＭ入力が“１”の書
込期間にＢＮ入力（ブロックナンバー）が“０”である
と、データバス１７には新しいブロックに所属する復調
シンボルが送り出されていることになるので、選択回路
３２により第１フリップフロップ３４の第１書込基準ア
ドレスが選択されて、アドレス決定回路３３の加算回路
３８に送られる。加算回路３８では、この第１書込基準
アドレスに切換回路３７から送られて来たオフセット値
を加算して、この結果を書込アドレスとして出力する。
オフセット値は、オフセット変換回路２３から供給され
たものであり、その復調シンボルのブロック内における
位置を示すので、メモリ２０への書き込み順序に関わり
なく、この書込アドレスにより復調シンボルを本来の順
に配置することができる。

ＤＥＭ入力が“１”である書込期間にＢＮ入力も“１”
であると、データバス１７には前のブロックに所属する
復調シンボルが送り出されていることになるので、選択
回路３２により第２フリップフロップ３５の第２書込基
準アドレスが選択されて、同様に加算回路３８でオフセ
ット値と加算され書込アドレスが出力される。このとき
の書込アドレスは、第１書込基準アドレスに対して１０
〔１６進数〕遅れた第２書込基準アドレスによって生成
されるので、新しいブロックの復調シンボルと混同され
ることはない。このため、ブロックの境界付近において
データバス１７上に送り出された復調シンボルの所属す
るブロックが前後しても、第１書込基準アドレスと第２
書込基準アドレスとを使い分けることにより、メモリ２
０上には本来の順序で復調シンボルを配置することがで
きる。

このようにして復調回路１４_−１〜１４_−Ｎで復調され
た復調シンボルが次々メモリ２０に書き込まれ、全ての
トラックの復調シンボルが新しいブロックに所属するも
のに変わると、ＳＹＮＣ群判定回路１５がＩＮＣ２入力
を“１”にする。すると、選択回路３２により第１フリ
ップフロップ３４のＱ出力が選択されるとともに切換回
路３７がＣＯＮＳＴ側に切り換わり、かつ、第２フリッ
プフロップ３５にクロック入力が入る。このため、加算
回路３８に第１書込基準アドレスと定数ＣＯＮＳＴが送
られ、その加算結果がクロック入力の立下りの際に第２
フリップフロップ３５にラッチされて第２書込基準アド
レスが更新される。定数ＣＯＮＳＴは、この場合−１０
〔１６進数〕に設定されているので、今度は、第２書込
基準アドレスが第１書込基準アドレスに対して−１０
〔１６進数〕進むことになる。そして、この第２書込基
準アドレスは、ブロックナンバー“１”が示す更に新し
いブロックに所属する復調シンボルの書込アドレスを生
成する際に選択されることになる。

全てのトラックの復調シンボルが更に新しいブロックに
所属するものに変わると、ＳＹＮＣ群判定回路１５は、
ＩＮＣ１入力を“１”にするので、今度は第１フリップ
フロップ３４の第１書込基準アドレスが更新されること
になる。以下同様にして第１書込基準アドレスと第２書
込基準アドレスとが１ブロックおきに交互に更新され、
書込アドレスを順次決定する。

ＤＥＭ入力が“０”の場合には、読出アドレスが決定さ
れる。即ち、ＤＥＭ入力が“０”になると、選択回路３
２により第３フリップフロップ３６の読出基準アドレス
が選択され、オフセット値とともに加算回路３８に送ら
れる。このときのオフセット値は、予め定められた順序
で出力制御回路２５から供給されるものである。加算回
路３８では、この読出基準アドレスとオフセット値とを
加算し、読出アドレスとして出力する。従って、読み出
しの際には、予め定められた順序でメモリ２０から復調
シンボルが読み出される。このメモリ２０からの読み出
しは、タイミング発生回路１９からのＤＥＭ入力により
一定速度で変動なく行われる。

１ブロックの復調シンボルが全て読み出されると、タイ
ミング発生回路１９がＩＮＣ３入力を“１”にする。す
ると、選択回路３２により第３フリップフロップ３６が
選択されるとともに切換回路３７がＣＯＮＳＴ側に切り
換わり、かつ、第３フリップフロップ３６にクロック入
力が入る。このため、加算回路３８に読出基準アドレス
と定数ＣＯＮＳＴが送られ、その加算結果がクロック入
力の立下りの際に第３フリップフロップ３６にラッチさ
れて読出基準アドレスが更新される。そして、ＤＥＭ入
力が“０”になると、新しいブロックの先頭から再び再
生シンボルの読み出しを開始する。この読出基準アドレ
スの更新も、タイミング発生回路１９からのＩＮＣ３入
力により一定周期で変動なく行われる。

この時間軸補正回路２１におけるエラー信号生成回路７
の動作を説明する。エラー信号生成回路７は、第３フリ
ップフロップ３６の読出基準アドレスと選択回路３２が
選択した第１書込基準アドレス又は第２書込基準アドレ
スとを減算回路８に入力する。減算回路８では、この読
出基準アドレスと第１書込基準アドレス又は第２書込基
準アドレスとの差を演算して、その結果をフリップフロ
ップ９に送る。フリップフロップ９は、ＤＥＭ入力が
“１”から“０”に立ち下がる度に減算回路８の演算結
果をラッチし内容を更新する。そのフリップフロップ９
のＱ出力が、時間軸補正回路２１におけるエラー信号Ｅ
ＲＲとして出力される。

このエラー信号ＥＲＲは、磁気テープ１１からの再生速
度が正常である限り、スキューの影響によりブロックの
境界付近で±１０〔１６進数〕の変動はあるが、平均す
れば常に２０〔１６進数〕のアドレス差を維持してい
る。しかしながら、再生速度が遅いと、第１書込基準ア
ドレス及び第２書込基準アドレスの更新周期が長くなる
ので、一定周期で更新される読出基準アドレスとの差が
開くことになる。また、再生速度が早くなると、第１書
込基準アドレス及び第２書込基準アドレスの更新周期が
短くなるので、一定周期に更新される読出基準アドレス
との差が縮まることになる。従って、このエラー信号Ｅ
ＲＲにより、磁気テープ１１からの再生速度の変動を検
出することができる。

上記エラー信号ＥＲＲは、時間軸補正回路２１からＤ／
Ａ変換器１に送られる。Ｄ／Ａ変換器１ではこれをアナ
ログ信号に変換し、オフセット調整回路２に送る。オフ
セット調整回路２は、この信号のレベルを２０〔１６進
数〕分だけ減じて誤差信号を生成する。誤差信号は、現
実のアドレス差と基準のアドレス差（２０〔１６進
数〕）との差を示す信号であり、その正負により進み遅
れを示し、その大きさにより進み遅れの程度を示すこと
ができる。オフセット調整回路２が生成した誤差信号
は、低域通過フィルタ３を介してキャプスタンサーボ回
路４に送られる。低域通過フィルタ３は、誤差信号の高
周波成分を除去して平均化するために挿入されたもので
ある。キャプスタンサーボ回路４では、この誤差信号に
基づいて、キャプスタンモータ５のサーボ制御量を補正
する。このため、キャプスタンサーボ回路４によるサー
ボ制御だけでは追随できない磁気テープ１１の伸び等に
よる再生速度の変動を、この誤差信号に基づく補正によ
り制御することができる。

上記サーボ制御の補正動作を第３図のタイムチャートに
基づいて説明する。なお、ここでは説明を簡単にするた
めに、トラックを４本しか設けていないものとする。

マルチプレクサ１６は、第１トラックから第４トラック
まで順次走査を繰り返して、復調回路１４_−１〜１４
_−４が復調した復調シンボルを次々にデータバス１７上
に送り出す。各トラックはスキューの影響によるずれが
生じているので、マルチプレクサ１６の走査により送り
出された復調シンボルは、ブロックの境界付近でブロッ
クが前後する場合がある。この復調シンボルが所属する
ブロックは、ブロックナンバーが“０”であるか“１”
であるかによって区別することができる。ブロックナン
バーの“０”が前のブロックを示す場合には、第１書込
基準アドレスＰ_１に基づいて前のブロックに所属する復
調シンボルの書込アドレスを決定することになる。この
ため、全トラックの復調シンボルが新しいブロックに所
属するものに変わると、この第１書込基準アドレスＰ_１
はもはや不要のものとなる。従って、新しいブロックの
中程と予測される付近でＩＮＣ１入力が“１”となり、
第１書込基準アドレスＰ_１は、更に新しいブロックに対
応するアドレスに更新される。第３図の例では、メモリ
２０上でアドレスの数値が大きい方から小さい方に向け
て書き込み及び読み出しを進めるので、“２ＤＥ０”で
あった第１書込基準アドレスＰ_１が“２ＤＣ０”に更新
される。この“２ＤＣ０”は、更新前の“２ＤＥ０”よ
りも２０〔１６進数〕進み、第２アドレスの“２ＤＤ
０”よりも１０〔１６進数〕進んだアドレスである。こ
の更新が行われた後、次のブロックの境界付近では、更
新後の第１書込基準アドレスＰ_１が新しいブロックに対
応し、第２書込基準アドレスＰ_２は前のブロックに対応
することになる。ここでまた、全トラックの復調シンボ
ルが新しいブロックに変わると、前のブロックに対応す
る第２書込基準アドレスＰ_２が不要となり、今度はこの
第２書込基準アドレスＰ_２が更新される。以下、この動
作を繰り返して、第１書込基準アドレスＰ_１と第２書込
基準アドレスＰ_２とがブロックおきに交互に更新され
る。

読出基準アドレス_３は、タイミング発生回路１９からの
ＩＮＣ３入力により一定周期で更新されるので、シンボ
ルの再生速度が読出速度に同期している場合には、ブロ
ックの境界付近で更新されることになる。また、再生速
度が読出速度より位相が進んでいる場合には、ブロック
の境界よりも遅い位置で更新され、再生速度が遅れてい
る場合には、ブロックの境界よりも速い位置で更新され
る。この読出基準アドレスＰ_３は、前のブロックに所属
する復調シンボルが全て読み出されてから更新され、新
しいブロックの読出アドレスもこの更新後の読出基準ア
ドレスＰ_３に基づいて決定されるので、１ブロックご
と、即ち１０〔１６進数〕ずつの更新となる。第３図に
示す例では、“２Ｅ００”から“２ＤＦ０１に、“２Ｄ
Ｆ０”から“２ＤＥ０”に、また、“２ＤＥ０）から
“２ＤＤ０”に更新されている。

エラー信号は、復調シンボルの書き込みの度に演算され
内容が更新されるものであり、その書き込みの際の書込
アドレスの基礎となった第１書込基準アドレスＰ_１又は
第２書込基準アドレスＰ_２と読出基準アドレスとの差を
示している。第３図の例では、再生速度の進み遅れが±
１ブロック以内なので、２０〔１６進数〕から±１０
〔１６進数〕の範囲で変動している。このエラー信号
は、再生速度が同期している場合には、ブロックの境界
付近でスキューの影響による±１０〔１６進数〕の僅か
な変動があるが、平均すれば２０〔１６進数〕となる。
従って、誤差信号は、平均すればほぼ零レベルとなり、
サーボ制御の補正は行われない。また、再生速度が進ん
でいる場合には、エラー信号が３０〔１６〕となる期間
が多くなり、誤差信号に進み成分（＋）が現れる。この
ため、サーボ制御は、磁気テープ１１の走行位置を遅ら
せるような補正を受ける。さらに、再生速度が遅れてい
る場合には、エラー信号が１０〔１６進数〕となる期間
が多くなり、誤差信号に遅れ成分（−）が現れる。この
ため、サーボ制御は、磁気テープ１１の走行位置を進ま
せるような補正を受ける。

（ｃ）実施例の効果 以上のように、本実施例では、磁気テープ１１からの再
生速度とメモリ２０からの読出速度とが所定間隔から±
１ブロック未満の微妙なずれを生じた場合に、このずれ
をエラー信号における２０〔１６進数〕から外れた期間
の多少により表現することができる。また、第３図では
示していないが、再生速度と読出速度とに所定間隔によ
り±１ブロック以上のずれが生じた場合には、エラー信
号が２０〔１６進数〕から±２０〔１６進数〕以上外れ
た数値となることは明かであり、このエラー信号が２０
〔１６進数〕から外れた数値の大きさにより±１ブロッ
ク以上の大きなずれを表現することができる。従って、
このエラー信号から２０〔１６進数〕分を減算しアナロ
グ信号の誤差信号を生成すれば、この誤差信号における
進み遅れ成分の大きさ（面積）によってサーボ制御を広
範囲にかつ正確に補正することができる。

〔発明の効果〕

本発明に係るマルチトラック方式のデジタル信号記録再
生装置におけるサーボ制御補正回路は、以上のように、
所定数のデジタル情報のシンボルからなるブロックを複
数のトラックに振り分けて記録した記録媒体から、各ト
ラック別に読み出されるシンボルをそれぞれ復調すると
共に各シンボル毎のブロック内の位置を示すオフセット
値を発生する複数の復調手段と、これら復調手段からパ
ラレルに入力されるシンボルをシリアルな信号列に変換
してメモリに送り出す変換手段と、この変換手段から送
り出される各シンボルに対し、書込アドレスを順次決定
してメモリに一旦記憶させると共に、メモリに記憶され
たシンボルを、一定周期で順次決定する読出アドレスに
従って読み出して出力させる時間軸補正回路とが設けら
れ、この時間軸補正回路は、隣合う２つのブロックにそ
れぞれ対応する２種の書込基準アドレスと読出基準アド
レスとを保持する基準アドレス保持手段と、メモリへの
書き込みを行うシンボルに対し、そのシンボルが所属す
るブロックに対応するいずれか一方の書込基準アドレス
とそのシンボルに対応する前記オフセット値とにより書
込アドレスを順次決定する書込アドレス決定手段と、上
記読出基準アドレスに基づいて読出アドレスを順次決定
する読出アドレス決定手段と、２種の書込基準アドレス
については、メモリへの１ブロックのシンボルの書き込
み完了後に１ブロックおきに交互に更新するとともに、
読出基準アドレスについては、１ブロックを読み出す度
に更新する基準アドレス更新手段とを備える一方、シン
ボルをメモリに書き込む度にその書込アドレスの基礎と
なる書込基準アドレスとその時の読出基準アドレスとの
アドレス差を演算するアドレス差演算手段と、上記アド
レス差を基準アドレス差と比較しその差を誤差信号とし
て出力する誤差信号発生手段と、上記誤差信号に基づい
て記録媒体の走行速度を補正するサーボ制御補正手段と
を有する構成である。

これにより、ブロック内での位相差はもとより、ブロッ
ク間での位相差を検出してフィードバックをかけること
ができるので、正確なテープ走行の制御を行うことがで
きる。しかも、この制御のための誤差信号を時間軸補正
回路から取り出した書込基準アドレスと読出基準アドレ
スとによって生成するので、装置や回路規模を大きくす
る必要がない。

【図面の簡単な説明】

第１図乃至第３図は本発明の一実施例を示すものであっ
て、第１図はマルチトラック方式によるＳ−ＤＡＴの再
生装置全体の回路構成図、第２図は時間軸補正回路の回
路構成図、第３図はサーボ制御補正回路の動作を示すタ
イムチャートである。 ２はオフセット調整回路（誤差信号発生手段）、４はキ
ャプスタンサーボ回路（サーボ制御補正手段）、７はエ
ラー信号生成回路（アドレス差演算手段）、８は減算回
路（アドレス差演算手段）、１１は磁気テープ（記録媒
体）、１４_−１〜１４_−Ｎは復調回路（復調手段）、１
６はマルチプレクサ（変換手段）、２０はメモリ、２１
は時間軸補正回路、３１はポインタ回路（基準アドレス
表示手段）、３２は選択回路（基準アドレス更新手
段）、３３はアドレス決定回路（書込アドレス決定手段
・読出アドレス決定手段）である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定数のデジタル情報のシンボルからなる
   ブロックを複数のトラックに振り分けて記録した記録媒
   体から、各トラック別に読み出されるシンボルをそれぞ
   れ復調すると共に各シンボル毎のブロック内の位置を示
   すオフセット値を発生する複数の復調手段と、 これら復調手段からパラレルに入力されるシンボルをシ
   リアルな信号列に変換してメモリに送り出す変換手段
   と、 この変換手段から送り出される各シンボルに対し、書込
   アドレスを順次決定してメモリに一旦記憶させると共
   に、メモリに記憶されたシンボルを、一定周期で順次決
   定する読出アドレスに従って読み出して出力させる時間
   軸補正回路とが設けられ、 この時間軸補正回路は、隣合う２つのブロックにそれぞ
   れ対応する２種の書込基準アドレスと読出基準アドレス
   とを保持する基準アドレス保持手段と、メモリへの書き
   込みを行うシンボルに対し、そのシンボルが所属するブ
   ロックに対応するいずれか一方の書込基準アドレスとそ
   のシンボルに対応する前記オフセット値とにより書込ア
   ドレスを順次決定する書込アドレス決定手段と、上記読
   出基準アドレスに基づいて読出アドレスを順次決定する
   読出アドレス決定手段と、２種の書込基準アドレスにつ
   いては、メモリへの１ブロックのシンボルの書き込み完
   了後に１ブロックおきに交互に更新するとともに、読出
   基準アドレスについては、１ブロックを読み出す度に更
   新する基準アドレス更新手段とを備える一方、 シンボルをメモリに書き込む度にその書込アドレスの基
   礎となる書込基準アドレスとその時の読出基準アドレス
   とのアドレス差を演算するアドレス差演算手段と、 上記アドレス差を基準アドレス差と比較しその差を誤差
   信号として出力する誤差信号発生手段と、 上記誤差信号に基づいて記録媒体の走行速度を補正する
   サーボ制御補正手段とを有することを特徴とするマルチ
   トラック方式のデジタル信号記録再生装置におけるサー
   ボ制御補正回路。