JPH06267991A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH06267991A
JPH06267991A JP5051664A JP5166493A JPH06267991A JP H06267991 A JPH06267991 A JP H06267991A JP 5051664 A JP5051664 A JP 5051664A JP 5166493 A JP5166493 A JP 5166493A JP H06267991 A JPH06267991 A JP H06267991A
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JP
Japan
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semiconductor layer
undoped
semiconductor
gaas
layer
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Hidetoshi Matsumoto
秀俊 松本
Masamitsu Yazawa
正光 矢沢
Takeyuki Hiruma
健之 比留間
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】 電界効果トランジスタにおいて寄生容量およ
び寄生抵抗を同時に低減する。 【構成】 コンタクト層６がチャネル層３の側面に接触
しバリア層４の側面に接触しない構造により、寄生容量
を低減する。 【効果】 寄生容量を幅１０μｍ当り１.５ｆＦまで低
減できた。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にIII−Ｖ族化合物半導体を用いた
ヘテロ接合電界効果トランジスタに用いるに好適な技術
に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）を高性
能化するためには、ゲート長Ｌｇの短縮に加えてゲート
・ドレイン間容量Ｃｇｄの低減とソース抵抗Ｒｓの低減
が必要である。
【０００３】Ｒｓを低減するためには、チャネル層とソ
ース電極間に形成されるコンタクト層の低抵抗化が必要
である。この際、コンタクト層のドーパント分布に注意
する必要がある。コンタクト層を従来良く用いられてい
るイオン打ち込み技術で形成すると、そのドーパント分
布はなだらかな裾を持ってしまう。そのため、打ち込み
エネルギーを上げたり打ち込みドーズ量を増やしたりし
てコンタクト層を低抵抗化しようとすると、今度はいわ
ゆる短チャネル効果という弊害が生じる。すなわち、Ｌ
ｇが短いＦＥＴのしきい電圧ばらつきが増大してしま
う。これは、コンタクト層のドーパント分布の裾がゲー
ト下のチャネル層まで及んでチャネル層のドーパント密
度を変えてしまうためである。従って、短チャネル効果
を引き起こさずにコンタクト層を低抵抗化するために
は、ドーパント分布の裾がより急峻なコンタクト層を用
いる必要がある。ドーパント分布の裾が急峻なコンタク
ト層の形成方法として、ＭＯＣＶＤ法やＭＯＭＢＥ法に
よる高濃度半導体層の選択成長技術が検討されている。
【０００４】選択成長技術でコンタクト層を形成した電
界効果トランジスタの従来例として、図２に示すような
方法がある。これは、ＡｌＧａＡｓ/ＧａＡｓヘテロ接
合ＦＥＴへの適用例である。ＭＯＣＶＤ法により選択成
長したドナー密度３×１０18/ｃｍ3の高濃度ｎ型ＧａＡ
ｓをコンタクト層６に用い、このコンタクト層６とｎ型
ＧａＡｓチャネル層３がアンドープＡｌＧａＡｓバリア
層４を介さずに直接接触する構造をとっている。これに
より、Ｒｓが１７ｍΩ・ｃｍ以下まで低減されている。
短チャネル効果はＬｇが０.２μｍ以下まで抑制されて
いる。
【０００５】
【発明が解決しようとする課題】上記従来例ではＲｓの
低減が達成されているが、それに加えてＣｇｄを低減で
きれば、さらに高性能のＦＥＴが実現できる。
【０００６】本発明の目的は、Ｒｓの低減と同時にＣｇ
ｄの低減が可能な半導体装置およびその製造方法を提供
するものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置を、
ＡｌＧａＡｓ/ＧａＡｓヘテロ接合ＦＥＴへの適用例で
説明する。その断面構造を図１に示した。
【０００８】本発明ではＲｓを低減するために、上記従
来例と同じく選択成長で形成したｎ型ＧａＡｓコンタク
ト層６を用い、このコンタクト層６とｎ型ＧａＡｓチャ
ネル層３がアンドープＡｌＧａＡｓバリア層４を介さず
に直接接触する構造を用いる。さらに本発明では、上記
従来例と異なりバリア層４の側面にはコンタクト層６が
接触しない構造を用いて、Ｃｇｄを低減する。
【０００９】本発明の半導体装置の製造方法を、ＡｌＧ
ａＡｓ/ＧａＡｓヘテロ接合ＦＥＴへの適用例で説明す
る。その作成工程を図３に示した。なお図３は、図１中
の長さＬが０μｍの場合の作成工程である。
【００１０】本発明の作成方法では、エッチングにより
露出したｎ型ＧａＡｓチャネル層３およびアンドープＡ
ｌＧａＡｓバリア層４の側面を酸化して表面酸化膜１０
を形成する工程、表面酸化膜１０のうちバリア層４の側
面に形成された部分を残したままチャネル層３の側面に
形成された部分を選択的に除去する工程、バリア層４の
側面に残った表面酸化膜１０をマスクとしてチャネル層
３の側面を含む領域に選択的にコンタクト層６を成長さ
せる工程を用いる。
【００１１】表面酸化膜１０を形成する工程では、空気
中にさらして自然酸化させてもオゾン処理などを用いて
酸化させても良い。表面酸化膜１０のうちチャネル層３
の側面に形成された部分を選択的に除去する工程では、
真空中で適当な温度に加熱する方法を用いることができ
る。一般に、半導体層の表面酸化膜が真空中での加熱に
より分解除去される温度(クリーニング温度)は、半導体
層の組成によって異なる。例えば、ＧａＡｓの表面酸化
膜は約５８０℃で分解するのに対してＡｌＧａＡｓの表
面酸化膜はＡｌ組成比が０.１の場合で６５０℃まで分
解しない。従って、５８０℃以上６５０℃以下の温度で
真空加熱することにより、表面酸化膜１０のうちＡｌＧ
ａＡｓバリア層４の側面に形成された部分を残したま
ま、ＧａＡｓチャネル層３の側面に形成された部分を除
去することができる。バリア層４の側面に残った表面酸
化膜１０をマスクとしてチャネル層３の側面を含む領域
に選択的にコンタクト層６を成長させる工程では、ＭＯ
ＭＢＥ法を用いることができる。
【００１２】
【作用】本発明の構造の作用を図４により説明する。
【００１３】ゲート・ドレイン間容量Ｃｇｄの主要な成
分は、いわゆるフリンジング容量と呼ばれる成分であ
る。これは、ゲート接合部の半導体層側に形成される空
乏層のうちゲート直下からはみ出した部分に対応する容
量成分である。従って、Ｃｇｄを低減するためには、ゲ
ート直下からはみだした領域での空乏層形成を抑えてや
れば良い。
【００１４】本発明および従来技術によるＦＥＴの構造
の要部を、それぞれ図４（ａ)および図４（ｂ)に示し
た。従来技術ではコンタクト層６がバリア層４の側面に
接触しているため、空乏層１１がバリア層４の側面まで
広がっている。これに対して本発明ではコンタクト層６
がバリア層４の側面に接触していないため、空乏層１１
はバリア層４の側面には広がらない。従って、ゲート直
下からはみだした領域の空乏層形成が抑えられ、Ｃｇｄ
が低減できる。
【００１５】Ｃｇｄの値は、図中の長さＬに依存する。
本発明および従来技術によるＦＥＴのＣｇｄを図４
（ｃ)に示した。ここで、バリア層４の厚さｔは１０ｎ
ｍである。この図から、本発明によりＣｇｄの低減が可
能であることが判る。また、本発明によるＣｇｄ低減効
果は長さＬが厚さｔの１０倍以下の場合に顕著であるこ
とが判る。
【００１６】本発明の構造は、前述の本発明の作成方法
により実現できる。
【００１７】
【実施例】
（実施例１）本発明の第一の実施例について図１を用い
て説明する。本実施例はＡｌＧａＡｓ/ＧａＡｓヘテロ
接合ＦＥＴへの適用例である。その作成方法を以下に示
す。ＭＢＥ法により、半絶縁性ＧａＡｓ基板１上にアン
ドープＧａＡｓ（６００ｎｍ）２，ｎ型ＧａＡｓ（Ｓｉ
濃度５×１０18/cm3，１０ｎｍ）３，アンドープＡｌＧ
ａＡｓ（Ａｌ組成０.３,１０ｎｍ）４を順次成長する。
【００１８】次に、アンドープＡｌＧａＡｓ４上にＷＳ
ｉ／Ｗ積層膜を被着し、所望の形状に加工して、ゲート
電極５を形成する。
【００１９】ＳｉＣｌ4ガスを用いたＥＣＲプラズマエ
ッチング法により、ゲート電極５の下部を除き、アンド
ープＡｌＧａＡｓ４をエッチング除去する。続いて、Ｓ
Ｆ6とＳｉＣｌ4の混合ガスを用いた反応性イオンエッチ
ング法によりｎ型ＧａＡｓ３およびアンドープＧａＡｓ
２を等方性エッチングし、アンドープＡｌＧａＡｓ４の
下側にアンダーカットを施す。
【００２０】エッチングにより露出したアンドープＧａ
Ａｓ２，ｎ型ＧａＡｓ３およびアンドープＡｌＧａＡｓ
４の表面をオゾン処理によって酸化し、表面酸化膜を形
成する。次に、ＭＯＭＢＥ装置内でＡｓを照射しながら
６００度に加熱して、アンドープＡｌＧａＡｓ４の表面
以外の表面酸化膜を選択的に除去する。続いてＭＯＭＢ
Ｅ法によりアンドープＧａＡｓ２とｎ型ＧａＡｓ３の表
面に選択的にｎ型ＧａＡｓ（Ｓｉ濃度５×１０18/cm3）
６を成長させる。
【００２１】リフトオフ法により、ｎ型ＧａＡｓ６上に
ＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソース電極７、ドレイン
電極８を形成し、４００度で合金化処理する。
【００２２】以上の工程で作成したＡｌＧａＡｓ/Ｇａ
Ａｓヘテロ接合ＦＥＴでは、Ｒｓが１７ｍΩ・ｃｍ、Ｃ
ｇｄが１.５ｐＦ／ｃｍの良好な特性が得られた。
【００２３】（実施例２）本発明の第二の実施例につい
て図５を用いて説明する。本実施例はＡｌＧａＡｓ/Ｉ
ｎＧａＡｓヘテロ接合ＦＥＴへの適用例である。その作
成方法を以下に示す。
【００２４】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンドープＧａＡｓ（６００ｎｍ）２，アンドープ
ＩｎＧａＡｓ（Ｉｎ組成０.２，１０ｎｍ）１２，アン
ドープＡｌＧａＡｓ（Ａｌ組成０.３,１０ｎｍ）４を順
次成長する。
【００２５】次に、アンドープＡｌＧａＡｓ４上にＷＳ
ｉ／Ｗ積層膜を被着し、所望の形状に加工して、ゲート
電極５を形成する。
【００２６】ＳｉＣｌ4ガスを用いたＥＣＲプラズマエ
ッチング法により、ゲート電極５をマスクに半導体層を
表面から３０ｎｍエッチングし、アンドープＡｌＧａＡ
ｓ４，アンドープＩｎＧａＡｓ１２およびアンドープＧ
ａＡｓ２の一部を除去する。エッチングにより露出した
アンドープＧａＡｓ２，アンドープＩｎＧａＡｓ１２お
よびアンドープＡｌＧａＡｓ４の表面をオゾン処理によ
って酸化し、表面酸化膜を形成する。次に、ＭＯＭＢＥ
装置内でＡｓを照射しながら６００度に加熱して、アン
ドープＡｌＧａＡｓ４の表面以外の表面酸化膜を選択的
に除去する。続いてＭＯＭＢＥ法によりアンドープＧａ
Ａｓ２とアンドープＩｎＧａＡｓ１２の表面に選択的に
ｎ型ＧａＡｓ（Ｓｉ濃度５×１０18/cm3）６を成長させ
る。
【００２７】リフトオフ法により、ｎ型ＧａＡｓ６上に
ＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソース電極７、ドレイン
電極８を形成し、４００度で合金化処理する。
【００２８】以上の工程で作成したＡｌＧａＡｓ/Ｇａ
Ａｓヘテロ接合ＦＥＴでは、Ｒｓが１７ｍΩ・ｃｍ、Ｃ
ｇｄが１.５ｐＦ／ｃｍの良好な特性が得られた。
【００２９】（実施例３）本発明の第三の実施例につい
て図６を用いて説明する。本実施例はＩｎＡｌＡｓ/Ｉ
ｎＧａＡｓヘテロ接合ＦＥＴへの適用例である。その作
成方法を以下に示す。
【００３０】ＭＢＥ法により、半絶縁性ＩｎＰ基板２１
上にアンドープＩｎＡｌＡｓ（Ｉｎ組成０.５，６００
ｎｍ）２２，アンドープＩｎＧａＡｓ（Ｉｎ組成０.
５，４０ｎｍ）２３，ｎ型ＩｎＡｌＡｓ（Ｉｎ組成０.
５,１０ｎｍ）２４を順次成長する。
【００３１】次に、ｎ型ＩｎＡｌＡｓ２４上にＷＳｉ／
Ｗ積層膜を被着し、所望の形状に加工して、ゲート電極
５を形成する。
【００３２】ＳｉＣｌ4ガスを用いたＥＣＲプラズマエ
ッチング法により、ゲート電極５をマスクに半導体層を
表面から３０ｎｍエッチングし、ｎ型ＩｎＡｌＡｓ２４
およびアンドープＩｎＧａＡｓ２３の一部を除去する。
【００３３】エッチングにより露出したアンドープＩｎ
ＧａＡｓ２３およびｎ型ＩｎＡｌＡｓ２４の表面をオゾ
ン処理によって酸化し、表面酸化膜を形成する。次に、
ＭＯＭＢＥ装置内でＡｓを照射しながら６００度に加熱
して、ｎ型ＩｎＡｌＡｓ２４の表面以外の表面酸化膜を
選択的に除去する。続いてＭＯＭＢＥ法によりアンドー
プＩｎＧａＡｓ２３の表面に選択的にｎ型ＩｎＧａＡｓ
（Ｉｎ組成０.５，Ｓｉ濃度１×１０19/cm3）２５を成
長させる。
【００３４】リフトオフ法により、ｎ型ＩｎＧａＡｓ２
５上にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソース電極７、ド
レイン電極８を形成し、４００度で合金化処理する。
【００３５】以上の工程で作成したＩｎＡｌＡｓ/Ｉｎ
ＧａＡｓヘテロ接合ＦＥＴでは、Ｒｓが１７ｍΩ・ｃ
ｍ、Ｃｇｄが１.５ｐＦ／ｃｍの良好な特性が得られ
た。
【００３６】（実施例４）本発明の第四の実施例につい
て図７を用いて説明する。本実施例はＡｌＧａＡｓ/Ｉ
ｎＧａＡｓヘテロ接合ＦＥＴへの適用例である。その作
成方法を以下に示す。
【００３７】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンドープＧａＡｓ（３００ｎｍ）２，ｐ型ＧａＡ
ｓ（Ｂｅ濃度３×１０16/cm3，３００ｎｍ）１３，アン
ドープＩｎＧａＡｓ（Ｉｎ組成０.２，１０ｎｍ）１
２，アンドープＡｌＧａＡｓ（Ａｌ組成０.３,１０ｎ
ｍ）４を順次成長する。アンドープＩｎＧａＡｓ１２中
には表面側から３ｎｍの位置にＳｉデルタドープ層（Ｓ
ｉシート濃度５×１０12/cm2）を設けた。
【００３８】次に、アンドープＡｌＧａＡｓ４上にＷＳ
ｉ／Ｗ積層膜を被着し、所望の形状に加工して、ゲート
電極５を形成する。
【００３９】ＳｉＣｌ4ガスを用いたＥＣＲプラズマエ
ッチング法により、ゲート電極５をマスクに半導体層を
表面から３０ｎｍエッチングし、アンドープＡｌＧａＡ
ｓ４，アンドープＩｎＧａＡｓ１２およびｐ型ＧａＡｓ
１３の一部を除去する。
【００４０】エッチングにより露出したｐ型ＧａＡｓ１
３，アンドープＩｎＧａＡｓ１２およびアンドープＡｌ
ＧａＡｓ４の表面をオゾン処理によって酸化し、表面酸
化膜を形成する。次に、ＭＯＭＢＥ装置内でＡｓを照射
しながら６００度に加熱して、アンドープＡｌＧａＡｓ
４の表面以外の表面酸化膜を選択的に除去する。続いて
ＭＯＭＢＥ法によりｐ型ＧａＡｓ１３とアンドープＩｎ
ＧａＡｓ１２の表面に選択的にｎ型ＧａＡｓ（Ｓｉ濃度
５×１０18/cm3）６を成長させる。
【００４１】次に、ＣＶＤ法によりウエハ全面にＳｉＯ
2膜を被着し、異方性ドライエッチングにより加工し
て、ゲート電極５およびアンドープＡｌＧａＡｓ４の側
面に、ＳｉＯ2側壁を形成する。
【００４２】ＳｉＣｌ4ガスを用いたＥＣＲプラズマエ
ッチング法により、ゲート電極５およびＳｉＯ2側壁を
マスクに半導体層を表面から８０ｎｍエッチングし、ｎ
型ＧａＡｓ６およびｐ型ＧａＡｓ１３の一部を除去す
る。続いてＭＯＭＢＥ法によりｐ型ＧａＡｓ１３とアン
ドープＩｎＧａＡｓ１２の表面にｎ型ＧａＡｓ（Ｓｉ濃
度５×１０18/cm3）１６を成長させる。
【００４３】リフトオフ法により、ｎ型ＧａＡｓ１６上
にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソース電極７、ドレイ
ン電極８を形成し、４００度で合金化処理する。
【００４４】次に、ＣＶＤ法によりウエハ全面にＳｉＯ
2膜を被着する。ホトレジストを用いて全面を平坦化し
た後、ホトレジストとＳｉＯ2のエッチング速度がほぼ
等しいドライエッチングによりエッチバックしてゲート
電極５の上面を露出させる。ホトレジストを除去した後
に全面にＡｌ膜を被着し、所望の形状に加工してゲート
電極５上にＡｌ層１５を形成する。
【００４５】以上の工程で作成したＡｌＧａＡｓ/Ｇａ
Ａｓヘテロ接合ＦＥＴでは、Ｒｓが１７ｍΩ・ｃｍ、Ｃ
ｇｄが１.５ｐＦ／ｃｍの良好な特性が得られた。
【００４６】（実施例５）本発明の第五の実施例につい
て図８を用いて説明する。本実施例はＡｌＧａＡｓ/Ｉ
ｎＧａＡｓヘテロ接合ＦＥＴへの適用例である。その作
成方法を以下に示す。
【００４７】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンドープＧａＡｓ（６００ｎｍ）２，アンドープ
ＩｎＧａＡｓ（Ｉｎ組成０.２，１０ｎｍ）１２，アン
ドープＡｌＧａＡｓ（Ａｌ組成０.７,１０ｎｍ）４を順
次成長する。
【００４８】次に、アンドープＡｌＧａＡｓ４上にＷＳ
ｉ／Ｗ積層膜を被着し、所望の形状に加工して、ゲート
電極５を形成する。
【００４９】ＳｉＣｌ4ガスを用いたＥＣＲプラズマエ
ッチング法により、ゲート電極５をマスクに半導体層を
表面から３０ｎｍエッチングし、アンドープＡｌＧａＡ
ｓ４，アンドープＩｎＧａＡｓ１２およびアンドープＧ
ａＡｓ２の一部を除去する。エッチングにより露出した
アンドープＧａＡｓ２，アンドープＩｎＧａＡｓ１２お
よびアンドープＡｌＧａＡｓ４の表面をオゾン処理によ
って酸化し、表面酸化膜を形成する。次に、ＭＯＭＢＥ
装置内でＡｓを照射しながら６００度に加熱して、アン
ドープＡｌＧａＡｓ４の表面以外の表面酸化膜を選択的
に除去する。続いてＭＯＭＢＥ法によりアンドープＧａ
Ａｓ２とアンドープＩｎＧａＡｓ１２の表面に選択的に
ｎ型ＧａＡｓ（Ｓｉ濃度５×１０18/cm3）６を成長させ
る。
【００５０】リフトオフ法により、ｎ型ＧａＡｓ６上に
ＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソース電極７、ドレイン
電極８を形成し、４００度で合金化処理する。
【００５１】以上の工程で作成したＡｌＧａＡｓ/Ｇａ
Ａｓヘテロ接合ＦＥＴでは、Ｒｓが１７ｍΩ・ｃｍ、Ｃ
ｇｄが１.５ｐＦ／ｃｍの良好な特性が得られた。
【００５２】
【発明の効果】本発明によれば、バリア層の側面にコン
タクト層が接触しない構造を用いる効果により寄生容量
が低減できる。その結果、高性能のヘテロ接合電界効果
トランジスタが実現できる。
【図面の簡単な説明】
【図１】本発明による電界効果トランジスタの断面図。
【図２】従来技術による電界効果トランジスタの断面
図。
【図３】本発明による電界効果トランジスタの作成工
程。
【図４】本発明による電界効果トランジスタ構造の効
果。
【図５】本発明による電界効果トランジスタの断面図。
【図６】本発明による電界効果トランジスタの断面図。
【図７】本発明による電界効果トランジスタの断面図。
【図８】本発明による電界効果トランジスタの断面図。
【符号の説明】
１…半絶縁性ＧａＡｓ基板、２…アンドープＧａＡｓ、
３…ｎ型ＧａＡｓ、４…アンドープＡｌＧａＡｓ、５…
ゲート電極、６…ｎ型ＧａＡｓ、７…ソース電極、８…
ドレイン電極、１０…表面酸化膜、１１…空乏層、１２
…アンドープＩｎＧａＡｓ、１３…ｐ型ＧａＡｓ、１４
…Ｓｉデルタドープ層、１５…Ａｌ、１６…ｎ型ＧａＡ
ｓ、１７…ｐ型ＧａＡｓ、２１…半絶縁性ＩｎＰ基板、
２２…アンドープＩｎＡｌＡｓ、２３…アンドープＩｎ
ＧａＡｓ、２４…ｎ型ＩｎＡｌＡｓ、２５…ｎ型ＩｎＧ
ａＡｓ。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】第一の半導体層と、第一の半導体層上に設
    けられた、電子親和力が第一の半導体層より小さい第二
    の半導体層と、第二の半導体層上に設けられたゲート電
    極とを有する電界効果トランジスタにおいて、ｎ型不純
    物を添加した第三の半導体層が第一の半導体層の両側に
    配置されてソースおよびドレイン電極に接続され、該第
    三の半導体層は第一の半導体層の側面に接触し、かつ、
    第二の半導体層の側面に接触しないことを特徴とする半
    導体装置。
  2. 【請求項２】第一の半導体層と、第一の半導体層上に設
    けられた、電子親和力とバンドギャップの和が第一の半
    導体層より小さい第二の半導体層と、第二の半導体層上
    に設けられたゲート電極とを有する電界効果トランジス
    タにおいて、ｐ型不純物を添加した第三の半導体層が第
    一の半導体層の両側に配置されてソースおよびドレイン
    電極に接続され、該第三の半導体層は第一の半導体層の
    側面に接触し、かつ、第二の半導体層の側面に接触しな
    いことを特徴とする半導体装置。
  3. 【請求項３】請求項１または２において、第一の半導体
    層がＧａＡｓであり第二の半導体層がＡｌＧａＡｓであ
    り第三の半導体層がＧａＡｓであることを特徴とする半
    導体装置。
  4. 【請求項４】請求項１または２において、第一の半導体
    層がＩｎＧａＡｓであり第二の半導体層がＡｌＧａＡｓ
    であり第三の半導体層がＩｎＧａＡｓであることを特徴
    とする半導体装置。
  5. 【請求項５】請求項１または２において、第一の半導体
    層がＩｎＧａＡｓであり第二の半導体層がＩｎＡｌＡｓ
    であり第三の半導体層がＩｎＧａＡｓであることを特徴
    とする半導体装置。
  6. 【請求項６】請求項１において、第一の半導体層にｎ型
    不純物を含むことを特徴とする半導体装置。
  7. 【請求項７】請求項１において、第二の半導体層にｎ型
    不純物を含むことを特徴とする半導体装置。
  8. 【請求項８】請求項２において、第一の半導体層にｐ型
    不純物を含むことを特徴とする半導体装置。
  9. 【請求項９】請求項２において、第二の半導体層にｐ型
    不純物を含むことを特徴とする半導体装置。
  10. 【請求項１０】エッチングにより第一および第二の半導
    体層の側面を露出する工程と、該露出表面を酸化して表
    面酸化膜を形成する工程と、第一の半導体層の側面の酸
    化膜を除去する工程と選択成長により第三の半導体層を
    形成する工程とを有することを特徴とする半導体装置の
    製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004503937A (ja) * 2000-06-12 2004-02-05 モトローラ・インコーポレイテッド ヘテロ構造電界効果トランジスタおよびその製造方法
JP2009194392A (ja) * 1997-11-28 2009-08-27 Qinetiq Ltd 電界効果トランジスタ

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877071A (en) * 1996-09-12 1999-03-02 Motorola, Inc. Masking methods during semiconductor device fabrication
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
US6982204B2 (en) * 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7901994B2 (en) * 2004-01-16 2011-03-08 Cree, Inc. Methods of manufacturing group III nitride semiconductor devices with silicon nitride layers
US7170111B2 (en) * 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
US7612390B2 (en) 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US9773877B2 (en) * 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US7432142B2 (en) * 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7084441B2 (en) 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US20060017064A1 (en) * 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US7709859B2 (en) * 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
US7355215B2 (en) * 2004-12-06 2008-04-08 Cree, Inc. Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies
US7161194B2 (en) * 2004-12-06 2007-01-09 Cree, Inc. High power density and/or linearity transistors
US11791385B2 (en) * 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US7465967B2 (en) * 2005-03-15 2008-12-16 Cree, Inc. Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions
US7626217B2 (en) * 2005-04-11 2009-12-01 Cree, Inc. Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
US8575651B2 (en) * 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
US7615774B2 (en) * 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
US7544963B2 (en) * 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
US9331192B2 (en) 2005-06-29 2016-05-03 Cree, Inc. Low dislocation density group III nitride layers on silicon carbide substrates and methods of making the same
US7709269B2 (en) 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
US8823057B2 (en) 2006-11-06 2014-09-02 Cree, Inc. Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
US8283699B2 (en) * 2006-11-13 2012-10-09 Cree, Inc. GaN based HEMTs with buried field plates
KR20090035872A (ko) * 2007-10-08 2009-04-13 삼성전자주식회사 전계 재생/기록 헤드와 그의 제조방법 및 전계 재생/기록헤드를 포함한 정보 저장 장치
US7915642B2 (en) * 2008-12-30 2011-03-29 Intel Corporation Apparatus and methods for forming a modulation doped non-planar transistor
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
CN113826212B (zh) * 2019-05-16 2023-02-17 苏州晶湛半导体有限公司 一种半导体结构的制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088350B2 (ja) * 1985-04-08 1996-01-29 日本電気株式会社 半導体装置
US4788156A (en) * 1986-09-24 1988-11-29 Microwave Technology, Inc. Subchannel doping to reduce short-gate effects in field effect transistors

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194392A (ja) * 1997-11-28 2009-08-27 Qinetiq Ltd 電界効果トランジスタ
JP2011049599A (ja) * 1997-11-28 2011-03-10 Qinetiq Ltd 電界効果トランジスタ
JP2004503937A (ja) * 2000-06-12 2004-02-05 モトローラ・インコーポレイテッド ヘテロ構造電界効果トランジスタおよびその製造方法

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