JPH06268176A

JPH06268176A - ダイナミック型ｒａｍおよびそのデータ処理システム

Info

Publication number: JPH06268176A
Application number: JP5050401A
Authority: JP
Inventors: Satoru Udagawa; 哲宇田川; Shunji Takekuma; 俊次武隈; Seiji Narui; 誠司成井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-11
Filing date: 1993-03-11
Publication date: 1994-09-22

Abstract

(57)【要約】（修正有）【目的】高集積化およびチップ面積の低減を図り、ア
クセス速度、信頼性、量産時のスループットを向上させ
たＤＲＡＭを実現させるとともに、大容量かつ小型、高
性能かつ高速アクセスを可能とする低コストなデータ処
理システムを実現する。【構成】ＲＡを用いてメモリアレイ領域における基板
をエッチングし、遷移領域にはＮ型ＤＷＥＬＬを形成
し、その上にＰＷＥＬＬを形成する。遷移領域において
は上記ＮＷＥＬＬおよびＰＷＥＬＬへ給電するための領
域１，２をそれぞれ設ける。又、周辺回路領域にはＰ型
ＤＷＥＬＬを形成し、その上にはＰＷＥＬＬとこれへ給
電するための領域、ＮＷＥＬＬとこれへ給電を行なうた
めの領域、ＰＷＥＬＬおよびＰＷＥＬＬへ給電するため
の領域を順に隣接させて形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はダイナミック型ＲＡＭに
関するものであり、特に高性能，高速なアクセスを要求
するダイナミック型ＲＡＭおよびそのダイナミック型Ｒ
ＡＭを主記憶メモリとしてデータ処理システムに応用す
ることによって有効な技術である。

【０００２】

【従来の技術】従来、半導体装置、特にダイナミックＲ
ＡＭ（以下ＤＲＡＭと記す）は、データ処理システムと
して要求される記憶容量の増大に伴いＤＲＡＭ自体の小
型化，高集積化，コストの低減が要求されている。この
ＤＲＡＭの高集積化においては、特にメモリセルにおい
てスタックド・トレンチ・キャパシタ（以下ＳＴＣと記
す）構造であるために高さ方向において集積化が進んで
いる。このため、上記メモリアレイ領域とワードドライ
バ等の周辺回路領域との高さ方向における段差が記憶容
量の増大に伴って大きくなり、特にホトリソグラフィー
工程においてフォーカスマージンがとれないため、チッ
プの寸法，解像ばらつきが大きくなるという問題点があ
る。そして、このＳＴＣを使用したメモリセルを有する
ＤＲＡＭにおいてこの問題点を解決する場合には、焦点
ずれを考慮してレイアウト時においてメモリセル領域の
レイアウトルールと比較して周辺回路領域のレイアウト
ルールをゆるくしなければならないため、チップ面積が
大きくなってしまうとともに量産時のスループットが低
下する。これらの問題点を解決するため、図２に示すよ
うな上記メモリアレイ領域において予め基板のエッチン
グを行い、周辺回路領域と比較して上記メモリアレイ領
域を掘り下げた構造にするリセスト・アレイ（以下ＲＡ
と示す）という技法が行われている。しかし、このＲＡ
によってＤＲＡＭを形成すると遷移領域がチップ面積の
うち大きな占有率を占め、活性領域が減少するため、素
子が形成できる領域が減少するという問題点がある。

【０００３】また、上記ＤＲＡＭにおいては、中央処理
装置（以下ＣＰＵと記す）等と接続し、データ処理シス
テムとして使用するために、高速アクセス動作が要求さ
れている。しかし、従来のＤＲＡＭは図３（ａ）の断面
構造の概略図，図３（ｂ）のレイアウト図に示すような
基板と１つの給電領域から給電を行なう方式が採られて
いた。以下にこのＤＲＡＭの構成について図に従って説
明する。ここで図３（ｂ）のレイアウト図には省略のた
めＬＯＣＯＳ酸化膜については示していない。図３
（ａ）に示すＤＲＡＭはＰ型シリコン基板（以下Ｐ−Ｓ
ｉ基板と記す）上にメモリアレイ領域にはＰ型埋込拡散
層（以下ＰＷＥＬＬと記す）が形成され、周辺回路領域
にはＮ型埋込拡散層（以下ＮＷＥＬＬと記す）が形成さ
れている。そして、上記メモリアレイ領域にはＮＭＯＳ
トランジスタおよびＳＴＣによってメモリセルが形成さ
れ、このＮＭＯＳトランジスタに関しては上記ＰＷＥＬ
Ｌ、つまり上記Ｐ−Ｓｉ基板から直接給電を行ってい
る。このため、上記Ｐ−Ｓｉ基板はトランスファＭＯＳ
トランジスタのリーク電流を抑えるということを考慮
し、基板電圧（以下Ｖ_BBと記す）を−２Ｖに固定する必
要がある。また、上記周辺回路領域にはＰＭＯＳトラン
ジスタおよび給電領域１，２が形成され、ＬＯＣＯＳ酸
化膜によって上記メモリアレイ領域と周辺回路領域とが
分離されるとともに、この給電領域１，２に電源電圧
（以下Ｖ_CCと記す）が供給される。このようにこのＤＲ
ＡＭにおいては基板に与えられる電位が固定されるとと
もに、ＰＷＥＬＬすなわち基板からＰＷＥＬＬへ電圧を
与えているため、Ｖ_BBの変動に伴いノイズが発生し、メ
モリセルにおける誤動作が生じやすくなるとともにアク
セス動作が遅くなる。また、図３（ｂ）に示すように、
このＤＲＡＭにおける給電領域は活性領域を使用してい
るため、チップ設計上不利であり、特に大容量のメモリ
においてはチップ全体における活性領域のうち多くの割
合の面積が占有されることになる。

【０００４】このような問題点を解決するため、高速ア
クセスを可能とするＤＲＡＭとして図４（ａ）の断面構
造の概略図，図４（ｂ）のレイアウト図に示すような周
辺回路領域における給電領域を２つにした給電方式が採
られている。以下このＤＲＡＭの構成について図に従っ
て説明する。ここで図４（ｂ）のレイアウト図には省略
のためＬＯＣＯＳ酸化膜については示していない。図４
（ａ）に示すＤＲＡＭは周辺回路領域においてＰ−Ｓｉ
基板上に従来の埋込拡散層よりも深い領域にＮ型埋込拡
散層（以下ＤＷＥＬＬと記す）が形成されている。そし
て、上記周辺回路領域においては上記ＤＷＥＬＬ上にＰ
ＷＥＬＬ１およびＮＷＥＬＬが形成され、上記ＰＷＥＬ
Ｌ１内にはＮＭＯＳトランジスタおよび給電領域１，上
記ＮＷＥＬＬにはＰＭＯＳトランジスタおよび給電領域
２が形成されている。また、メモリアレイ領域には上記
Ｐ−Ｓｉ基板上にＰＷＥＬＬ２が形成され、上記ＰＷＥ
ＬＬ２内にはＮＭＯＳトランジスタおよびＳＴＣが形成
され、上記それぞれのトランジスタはＬＯＣＯＳ酸化膜
によって分離されている。このように、周辺回路領域に
は給電領域が２つ設けられるため、上記周辺回路領域に
配置されている各回路ごとに必要とされる電圧を供給す
るための給電領域をそれぞれ設けることができるように
なる。ここで、この２つの給電領域１，２に供給する電
圧と高速アクセス動作との関係を図５に示す。このグラ
フはゲート長Ｌｇとしきい値電圧Ｖ_thとの関係をＶ_BBを
パラメータとして比較したものであるが、このＶ_BBに関
しては０Ｖと−２Ｖの場合について示している。ＤＲＡ
Ｍの設計においてこのゲート長Ｌｇは短チャンネル効果
を考慮して設定しなければならないが、量産時において
はしきい値電圧Ｖ_thが０．２Ｖの幅、つまりこのゲート
長Ｌｇは設計値と比較して０．１ミクロンの幅の誤差ま
で合格とされるとする。ここで、このグラフにおいて、
Ｖ_BB＝−２ＶのときとＶ_BB＝０Ｖのときで比較すると、
Ｖ_BB＝０Ｖの方が一定のゲート長Ｌｇの増加量に対して
のしきい値電圧Ｖ_thの増加量が少ない。このことから、
Ｖ_BB＝０Ｖのときの方が短チャンネル効果に強く、ま
た、しきい値電圧Ｖ_thが低いところまでゲート長を短く
することが可能となる。つまり、Ｖ_BB＝０Ｖを給電する
ことによって、しきい値電圧Ｖ_thのばらつきを減少さ
せ、トランジスタのスイッチング特性を向上させること
を可能とするため、メモリとして高速にアクセス動作を
することができるようになる。

【０００５】図４（ａ）は上述したような高速アクセス
動作を可能とするものでこのＤＲＡＭの給電は、まずメ
モリアレイ領域においては、ＰＷＥＬＬ２つまりＰ−Ｓ
ｉ基板から電位を供給する方式とされている。このた
め、しきい値電圧Ｖ_thを高くすることによってトランス
ファＭＯＳトランジスタのリーク電流を抑えるために上
記Ｐ−Ｓｉ基板に−２Ｖを供給する。また、周辺回路領
域においてはＮＷＥＬＬ内の給電領域２にＶ_CCを供給
し、ＰＷＥＬＬ１はその下部にＤＷＥＬＬが設けられて
いるために、Ｐ−Ｓｉ基板の電位とは関係なく給電領域
１より給電を行う。このため、給電領域１においてはド
レイン・ソース間電流を大きくして上記ＰＷＥＬＬ１内
のＮＭＯＳトランジスタのしきい値電圧Ｖ_thのばらつき
を減少させてトランジスタのスイッチングスピードを高
速にするために０Ｖを供給する。このように、上述した
ような給電方式をとることによってスイッチング特性・
アクセス速度が向上され、高速かつ高性能なＤＲＡＭが
実現できる。しかし、図４（ｂ）に示すように周辺回路
領域での給電領域の占有面積が増大するため、チップ面
積も増大するとともに、基板からメモリセルへ給電を行
っているために基板から発生するノイズによる誤動作が
発生しやすくなるという問題点がある。

【０００６】このように、近年のＤＲＡＭにおいては集
積度の向上においてはＲＡが検討され、高速アクセスの
実現においてはＤＷＥＬＬを設けた給電方式が採用され
ている。しかし、近年はＤＲＡＭを主記憶メモリとして
使用し、データ処理システムとして使用するために大容
量，高信頼性かつ低コスト・小型なＤＲＡＭのニーズが
高まっているため、ＤＲＡＭの集積度の向上，チップ面
積の低減およびアクセス速度の向上を実現することが不
可欠となる。また、上述したＲＡと周辺回路領域に２つ
の給電領域を設けたＤＲＡＭを形成する場合、信頼性お
よび性能，アクセス速度は向上するが、遷移領域を素子
形成領域として使用できないために、チップ面積が大き
くなるとともにコストも高くなるので、データ処理シス
テムとして利用することが困難である。

【０００７】

【発明が解決しようとする課題】本発明は、高集積化お
よびチップ面積の低減を図り、アクセス速度，信頼性，
量産時のスループットを向上させたＤＲＡＭを実現させ
るとともに、大容量かつ小型，高性能かつ高速アクセス
を可能とする低コストなデータ処理システムを実現する
ことを目的とする。

【０００８】

【課題を解決するための手段】ＲＡを用いてメモリアレ
イ領域における基板をエッチングし、遷移領域および上
記メモリアレイ領域にはＮ型ＤＷＥＬＬを形成し、上記
Ｎ型ＤＷＥＬＬ上にＰＷＥＬＬを形成する。さらに周辺
回路領域には上記基板上にＮＷＥＬＬ，ＰＷＥＬＬをそ
れぞれ形成し、遷移領域においては上記ＮＷＥＬＬおよ
びＰＷＥＬＬへ給電するための領域をそれぞれ設けると
ともに、周辺回路におけるＰＷＥＬＬへの給電は基板よ
り行う。あるいはＲＡを用いてメモリアレイ領域におけ
る基板をエッチングし、遷移領域の一部およびメモリア
レイにはＮ型ＤＷＥＬＬを形成し、該Ｎ型ＤＷＥＬＬ上
に上記ＰＷＥＬＬを形成するとともに該ＰＷＥＬＬに給
電するための領域を設ける。さらに周辺回路領域にはＰ
型ＤＷＥＬＬを形成し、上記Ｐ型ＤＷＥＬＬ上にはＰＷ
ＥＬＬおよび該ＰＷＥＬＬへ給電するための領域，ＮＷ
ＥＬＬおよび該ＮＷＥＬＬへ給電を行なうための領域，
ＰＷＥＬＬおよびＰＷＥＬＬへ給電するための領域を順
に隣接させて形成し、上記遷移領域およびＮ型ＤＷＥＬ
Ｌ上の一部には上記ＰＷＥＬＬと隣接させてＮＷＥＬＬ
および該ＮＷＥＬＬに給電するための領域を形成する。

【０００９】

【作用】ＤＲＡＭをＲＡにより形成することによって、
遷移領域を有効に活用できるので高集積化が図れ、量産
時のスループットが向上するとともに、メモリアレイ領
域のＰＷＥＬＬへの−２Ｖの給電を給電領域から行なう
ことにより基板からのノイズの影響を低減でき、メモリ
セルにおける誤動作が防止でき、周辺回路領域のＰＷＥ
ＬＬへの給電を０Ｖにすることによってスイッチング特
性が向上でき、高速アクセスが可能となる。また、主記
憶メモリとしてこのＤＲＡＭを応用することにより、メ
モリボードが小型となるため、大容量を要求されるシス
テムにおいても高速処理可能かつ高性能・低コストのデ
ータ処理システムが実現できる。

【００１０】

【実施例】（実施例１）図１に本発明のＤＲＡＭの断面
構造の要部概略図を示す。この断面構造は、図１１のレ
イアウト図のＡ０−Ａ１で切断した場合の断面構造を示
している。本発明のＤＲＡＭにおいては、Ｐ−Ｓｉ基板
がＲＡを用いてエッチングされ、メモリアレイ領域と周
辺回路領域とが分離されることによって形成されてい
る。そして、給電領域およびメモリアレイ領域にはＰ−
Ｓｉ基板上にＮ型拡散層であるＤＷＥＬＬが形成され
る。さらに、上記ＤＷＥＬＬ上にＰＷＥＬＬ２が形成さ
れ、上記ＰＷＥＬＬ２内にはメモリセルとしてＮＭＯＳ
トランジスタおよびＳＴＣが形成されている。ここで、
上記ＲＡによって生じた遷移領域は給電領域として使用
する。すなわち、このＰＷＥＬＬ２内には給電領域２が
形成されており、この給電領域２にはトランスファＭＯ
Ｓトランジスタのリーク電流を抑えるために、しきい値
電圧Ｖ_thを高く設定するため−２Ｖを供給している。ま
た、周辺回路領域にはＰＷＥＬＬ１およびＮＷＥＬＬが
形成されており、上記ＰＷＥＬＬ１内には、ＮＭＯＳト
ランジスタが形成され、上記ＮＷＥＬＬ内にはＰＭＯＳ
トランジスタが形成されるとともに前述した給電領域１
が形成され、この給電領域１にはＶ_CCが供給されてい
る。このＰＷＥＬＬ１における給電はＰ−Ｓｉ基板から
行っているが、上記Ｐ−Ｓｉ基板は上記ＮＭＯＳトラン
ジスタのスイッチングスピードを高速にするため、しき
い値電圧Ｖ_thを低くすることが必要となるので上記Ｐ−
Ｓｉ基板には０Ｖを供給する。また、以下のような構成
をもって同様の効果を得ることもできる。つまり、図６
に示すようにメモリアレイ領域に−２Ｖ，上記周辺回路
領域に０Ｖを供給するために、Ｐ−Ｓｉ基板に−２Ｖを
供給するとともに、上記Ｐ−Ｓｉ基板上にメモリアレイ
領域にＰＷＥＬＬ２が形成され、周辺回路領域にＤＷＥ
ＬＬが形成されるとともに、上記ＤＷＥＬＬ上にはＮＷ
ＥＬＬ，ＰＷＥＬＬ１がそれぞれ形成され、遷移領域に
は上記ＮＷＥＬＬへの給電領域が設けられ、上記給電領
域には電源電圧Ｖ_ccを供給するとともに、上記ＰＷＥＬ
Ｌ１には給電領域が設けられるとともに、上記給電領域
には０Ｖが供給される。

【００１１】また、図７にワード線を昇圧する場合に使
用される本発明の応用例について示す。この場合、基板
は特に限定されないが、一例として本実施例にはＮ型シ
リコン基板（以下Ｎ−Ｓｉと記す）を使用した場合につ
いて示す。このＮ−Ｓｉ基板に給電する電位は特に限定
されないが、一例として周辺回路領域のＰＭＯＳトラン
ジスタを駆動させるために電源電圧Ｖ_ccを供給するとし
て説明する。そして、メモリアレイ領域および遷移領域
の基板上にはＰＷＥＬＬ３を形成するとともに、上記遷
移領域には給電領域を形成し−２Ｖを供給する。さら
に、上記周辺回路領域には上記Ｎ−Ｓｉ基板上にＰ型Ｄ
ＷＥＬＬを形成し、上記Ｐ型ＤＷＥＬＬ上に図に示すよ
うにＰＷＥＬＬ１，ＮＷＥＬＬ１，ＰＷＥＬＬ２の順に
隣接させて形成し、上記ＰＷＥＬＬ２およびＰＷＥＬＬ
３と隣接させて、上記周辺回路領域および遷移領域にＮ
ＷＥＬＬ２を形成する。そして、上記ＮＷＥＬＬ２の遷
移領域には給電領域が形成されるとともに電源電圧Ｖ_cc
が供給され、上記ＰＷＥＬＬ２には給電領域が形成され
るとともに０Ｖが供給される。また、上記ＰＷＥＬＬ１
には給電領域が形成されるとともに０Ｖが供給される。
ここで、本実施例ではワード線を昇圧するために、上記
ＮＷＥＬＬ１には給電領域が設けられ、電源電圧Ｖ_ccあ
るいはそれよりも高電位ＶＣＨを供給する。このことに
よって、ＤＲＡＭの周辺回路領域のすべてのＮＷＥＬＬ
の拡散層電位をＶ_ccに固定することなく、電源電圧Ｖ_cc
以上の電位を加えることが可能となり、この拡散層のレ
イアウトの自由度も高くなる。また、図７にはＮ−Ｓｉ
基板を使用した場合について記載したが、本発明によれ
ば上記Ｎ−Ｓｉ基板の代わりにＰ−Ｓｉ基板を使用する
こともできる。この場合は、上記Ｐ型ＤＷＥＬＬを設け
ずに、上記遷移領域およびメモリアレイ領域であって、
上記ＰＷＥＬＬ３と上記ＮＷＥＬＬ２の一部の下方にＮ
型ＤＷＥＬＬを設ける。そして、上記Ｐ−Ｓｉ基板に供
給する電位については限定されず、所望の電位に固定す
ることができる。

【００１２】図８に本発明のＤＲＡＭの形成工程におけ
るＲＡを用いたＤＷＥＬＬを形成するまでのプロセスフ
ローの概略図を示す。図８（ａ）に示すようにＰ−Ｓｉ
基板上にホトリソグラフィーおよびドライエッチングに
よってメモリアレイ領域をエッチングし、上記メモリア
レイを形成するための領域と周辺回路を形成するための
領域とを遷移領域を介して分離する。そして、図８
（ｂ）に示すように表面酸化を行い、シリコン酸化膜
（以下ＳｉＯ₂膜と記す）を形成し、図８（ｃ）に示す
ようにシリコン窒化膜（以下Ｓｉ₃Ｎ₄膜と記す）を化学
気相法（以下ＣＶＤ法と記す）によって形成する。さら
に、図８（ｄ）に示すように上記Ｓｉ₃Ｎ₄膜上にレジス
トを塗布しホトリソグラフィーを行い、レジストのパタ
ーニングを行なう。そして、レジストをマスクとしてド
ライエッチングを行ない、Ｓｉ₃Ｎ₄膜のパターニングを
行なったあと図８（ｅ）に示すように上記Ｓｉ₃Ｎ₄膜を
マスクとして、ＤＷＥＬＬイオン打込みを行う。そし
て、図８（ｆ）に示すようにイオン打込みストッパーと
して表面酸化を行って、上記Ｓｉ₃Ｎ₄膜を除去し、ＤＷ
ＥＬＬを拡散させる。さらに、図８（ｇ）に示すように
ＳｉＯ₂膜を除去することにより、ＤＷＥＬＬを形成さ
せる。

【００１３】図９に本発明のＤＲＡＭの形成工程におけ
るＤＷＥＬＬ形成後からＮＷＥＬＬ，ＰＷＥＬＬ１，Ｐ
ＷＥＬＬ２を形成するまでのプロセスフローの概略図を
示す。まず、図９（ａ）に示すようにＤＷＥＬＬ上に表
面酸化を行いＳｉＯ₂膜を形成する。そして、図９
（ｂ）に示すように上記ＳｉＯ₂膜上にＣＶＤ法によっ
てＳｉ₃Ｎ₄膜を形成し、図９（ｃ）に示すようにレジス
トを塗布してホトリソグラフィーを行い、レジストのパ
ターニングを行なう。そしてレジストをマスクとしてド
ライエッチングを行ない、Ｓｉ₃Ｎ₄膜のパターニングを
行なう。その後、図９（ｄ）に示すように上記Ｓｉ₃Ｎ₄
膜をマスクとしてドライエッチングを行い、上記ＳｉＯ
₂膜をエッチングするとともにチャネルイオン打込みを
行う。さらに、図９（ｅ）に示すようにイオン打込みス
トッパーとして表面酸化を行いＳｉＯ₂膜を形成し、そ
の後上記Ｓｉ₃Ｎ₄膜を除去する。そして、図９（ｆ）に
示すようにＰＷＥＬＬ１，２のイオン打込みを行い、図
９（ｇ）に示すように上記ＮＷＥＬＬ，ＰＷＥＬＬ１，
ＰＷＥＬＬ２の拡散を行った上、図９（ｈ）に示すよう
に上記ＳｉＯ₂膜をドライエッチングし、除去すること
によってＤＷＥＬＬ上にＮＷＥＬＬ，ＰＷＥＬＬ１，Ｐ
ＷＥＬＬ２を形成する。

【００１４】図１０に本発明のＤＲＡＭの形成工程にお
けるＮＷＥＬＬ，ＰＷＥＬＬ形成後からメモリセルを形
成するまでのプロセスフローの概略図を示す。まず、図
１０（ａ）に示すように上記ＰＷＥＬＬ１，ＮＷＥＬ
Ｌ，ＰＷＥＬＬ２上に表面酸化を行い、ＳｉＯ₂膜を形
成した後ＣＶＤ法によってＳｉ₃Ｎ₄膜を形成する。そし
て、図１０（ｂ）に示すようにレジストを塗布した後ホ
トリソグラフィーを行い、レジストのパターニングを行
なう。このレジストをマスクとしてドライエッチングを
行ない、Ｓｉ₃Ｎ₄膜のパターニングを行なったあと、図
１０（ｃ）に示すように上記Ｓｉ₃Ｎ₄膜をマスクとして
ドライエッチングを行なってＳｉＯ₂膜をパターニング
する。さらに、図１０（ｄ）に示すようにアイソレーシ
ョンのストッパー用のＰ＋を打ち込んだあと熱酸化をし
てＬＯＣＯＳ酸化膜を形成し、ＳｉＯ₂およびＳｉ₃Ｎ₄
マスクを除去する。その後、しきい値電圧Ｖ_thを制御す
るためにチャネルイオン打ち込みを行なう。そして、図
１０（ｅ）に示すようにＣＶＤ法によってＳｉＯ₂上に
ｐｏｌｙ−Ｓｉを形成し、ホトリソグラフィーおよびド
ライエッチングを行うことによってゲート電極を形成す
る。さらに、図１０（ｆ）に示すように遷移領域に設け
られた２つの給電領域にそれぞれＮ−，Ｐ−を打ち込
み、図１０（ｇ）に示すようにＣＶＤ法によってゲート
部にＳｉＯ₂膜を形成した後、エッチバックを行いＬｉ
ｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ（以下ＬＤＤと記
す）を形成する。そして、上記ゲート電極をマスクにし
てＮ＋およびＰ＋を打ち込みトランジスタの不純物拡散
層を形成する。そして、図１０（ｈ）に示すように従来
の方法でＳＴＣを形成する。また、特に図には記載して
いないが従来の方法で，層間絶縁膜，コンタクトホー
ル，配線層を形成することによって本発明のＤＲＡＭを
形成する。このプロセスにおいては、ＲＡ技法によって
メモリセルを形成しているために、ホトリソグラフィー
における焦点ずれ等が防止でき、量産時のスループット
が向上できる。

【００１５】図１１に本発明のＤＲＡＭのレイアウトの
要部概略図を示す。このレイアウトにおいては、図４
（ｂ）の従来活性領域に設けられていた給電領域が遷移
領域に設けられているとともに、遷移領域およびメモリ
アレイ領域にＲＡが形成されている。このため、給電領
域を小さくできるためチップ面積を大幅に縮小できると
ともに効率的なレイアウト設計をすることが可能とな
る。

【００１６】図１２に本発明のＤＲＡＭの機能ブロック
図を示す。このＤＲＡＭにおいて、ワードドライバ等メ
モリアレイ以外の機能ブロックは図１０に示した周辺回
路領域と対応している。次にこのＤＲＡＭのデータ書き
込み・読み出し動作について説明する。まず、メモリセ
ルへのデータ書き込み動作は入出力回路Ｉ／Ｏに外部か
らデータが入力され、その後ライト・イネーブル信号Ｗ
ＥＢがＬｏｗになることによってスイッチＳＷがＯＦＦ
し、メインアンプＭＡとの接続が遮断される。一方、中
央処理装置ＣＰＵから発生されたクロック信号としての
ロウ・アドレス・ストローブ信号ＲＡＳＢ，カラム・ア
ドレス・ストローブ信号ＣＡＳＢおよび外部より指定さ
れたアドレス信号がアドレスバッファＡＤＢに入力され
る。そして、ＹデコーダＹＤＣＲを介してビット線ＢＬ
を選択し、さらにトランスファＭＯＳトランジスタのゲ
ート電極に電圧を印加することによって上記トランスフ
ァＭＯＳトランジスタをＯＮさせデータを転送し、セン
スアンプＳＡによって入力データを増幅する。一方、ア
ドレスバッファＡＤＢに入力されたアドレス信号は上記
したクロック信号と同期してプリデコードされ、Ｘデコ
ーダＸＤＣＲを介してワード線ＷＬを選択し、ワードド
ライバＷＬＤＲＩＶＥによって信号が増幅され、指定し
たアドレスのメモリセルに外部より入力されたデータを
書き込んでいる。また、メモリセルからのデータの読み
出し動作について以下に説明する。上記中央処理装置Ｃ
ＰＵから発生されたクロック信号ＲＡＳＢ，ＣＡＳＢお
よび外部より指定されたアドレス信号がアドレスバッフ
ァＡＤＢに入力される。一方、ライト・イネーブル信号
ＷＥＢがＨｉｇｈレベルとなり、スイッチＳＷがＯＮす
ることによって、上記トランスファＭＯＳトランジスタ
とメインアンプＭＡとが接続される。そして、Ｙデコー
ダＹＤＣＲを介してビット線ＢＬを選択するとともにト
ランスファＭＯＳトランジスタをＯＮさせ、出力バッフ
ァＯＢをＯＮさせる。また、一方上記アドレスバッファ
ＡＤＢに入力されたアドレス信号はプリデコードされ、
Ｘデコーダに入力されることによってワード線ＷＬを選
択するとともにワードドライバＷＬｄｒｉｖｅによって
その信号は増幅される。このことによって、外部から指
定されたアドレスにおけるメモリセルから蓄積データが
読み出され、そのデータはビット線ＢＬから上記トラン
スファＭＯＳトランジスタを介して読み出される。そし
て、上記スイッチＳＷがＯＮされているために、メイン
アンプＭＡにて上記データが増幅され、上記出力バッフ
ァＯＢから入出力回路Ｉ／Ｏからデータが読み出され
る。このようにして、本発明のＤＲＡＭからデータの読
み出しおよび本発明のＤＲＡＭへのデータの書き込みが
行われる。本発明のＤＲＡＭはメモリセルにおいてデー
タの反転等の誤動作が起こりにくく、また、周辺回路に
おいてはスイッチング特性が向上するためにアクセス速
度が速くなるとともに、チップの大半を占める周辺回路
の占有面積が著しく減少できる。

【００１７】（実施例２）図１３に本発明のＤＲＡＭを
適用したメモリシステムの機能ブロック図を示す。この
システムは、ＤＲＡＭＩＣＡＲＲＡＹ及び中央処理
装置ＣＰＵと上記ＤＲＡＭと、中央処理装置ＣＰＵとを
インターフェースするためのインターフェース回路Ｉ／
Ｆにより構成されている。このＤＲＡＭＩＣＡＲＲ
ＡＹは実装された状態の本発明の複数のＤＲＡＭにより
構成されている。まず、このＤＲＡＭシステムと中央処
理装置ＣＰＵとの間の入出力信号について説明する。中
央処理装置ＣＰＵにより形成されるアドレス信号Ａ０〜
Ａｋは本発明のＤＲＡＭのアドレスを選択する。そし
て、リフレッシュ指示信号ＲＥＦＧＲＮＴは本発明のＤ
ＲＡＭのメモリ情報をリフレッシュさせる制御信号であ
る。ライトイネーブル信号ＷＥＢは、本発明のＤＲＡＭ
におけるデータの読み出し及び書込み制御信号である。
また、メモリ起動信号ＭＳは本発明のＤＲＡＭのメモリ
動作を開始させる制御信号である。そして、データバス
における入出力データＤ１〜ＤＢは中央処理装置ＣＰＵ
とＤＲＡＭ間で伝送される。さらに、リフレッシュ要求
信号ＲＥＦＲＥＱは本発明のＤＲＡＭのメモリ情報のリ
フレッシュを要求する制御信号である。上記インターフ
ェース回路Ｉ／Ｆにおいて、ロウアドレスレシーバーＲ
ＡＲは上記中央処理装置ＣＰＵから送出されるアドレス
信号Ａ０〜Ａｋのうち、アドレス信号Ａ０〜Ａｉを受信
し、本発明のＤＲＡＭの動作にあったタイミングのアド
レス信号に変換する。そして、カラムアドレスレシーバ
ーＣＡＲは上記アドレス信号Ａ０〜Ａｋのうち、アドレ
ス信号Ａｉ＋１〜ＡＪを受信する。そして、本発明のＤ
ＲＡＭの動作にあったタイミングのアドレス信号に変換
する。また、上記アドレスレシーバーＡＤＲは上記アド
レス信号のうちＡ０〜Ａｋのうちアドレス信号Ａｊ＋１
〜Ａｋを受信する。そしてさらに、本発明のＤＲＡＭの
動作にあったタイミングのアドレス信号に変換する。デ
コーダＤＣＲによって本発明のＤＲＡＭのチップを選択
するためのチップ選択制御信号（以下ＣＳ１〜ＣＳｍと
記す）を送出させる。ＲＡＳコントロール回路ＲＡＳ−
ＣＮＴＲＬは、本発明のＤＲＡＭ動作にあったタイミン
グのチップ選択信号及びロウアドレス取り込み用信号を
送出させる。アドレスマルチプレクサＡＤＭＰＸは上記
アドレス信号Ａ０〜ＡｉならびにＡｉ＋１〜Ａｊを時系
列的に多重化して本発明のＤＲＡＭに送出する。データ
バスドライバＤＢＤは上記中央処理装置ＣＰＵと本発明
のＤＲＡＭとの間のデータの入出力が上記ＷＥＢ信号に
より切り換えられる。コントロール回路ＣＮＴＲＬは上
記アドレスマルチプレクサＡＤＭＰＸ，ＲＡＳコントロ
ール回路ＲＡＳ−ＣＮＴＲＬ，データバスドライバＤＢ
Ｄ，本発明のＤＲＡＭ等を制御する信号を送出する。

【００１８】次にこのＤＲＡＭシステム内におけるアド
レス信号の働きを説明する。上記中央処理装置ＣＰＵか
ら送出されるアドレス信号Ａ０〜ＡｋはこのＤＲＡＭシ
ステム内でアドレス信号Ａ０〜Ａｊとアドレス信号Ａｊ
＋１〜Ａｋの２つの機能に分離される。すなわち、アド
レス信号Ａ０〜Ａｊは本発明のＤＲＡＭの各チップ内の
メモリマトリクスのロウ系とカラム系のアドレス信号と
して使用される。つまり、アドレス信号Ａ０〜Ａｉは本
発明のＤＲＡＭのＩＣチップアレイのロウ選択に、Ａｉ
＋１〜ＡｊをＩＣチップアレイのカラム選択に割り当て
るように設計されている。

【００１９】次にこのＤＲＡＭシステム内における回路
動作を説明する。まず、アドレス信号Ａ０〜Ａｉ、Ａｉ
＋１〜ＡｊはそれぞれロウアドレスレシーバーＲＡＲ，
カラムアドレスレシーバーＣＡＲを介してアドレスマル
チプレクサＡＤＭＰＸに印加される。そして、上記アド
レスマルチプレクサＡＤＭＰＸにおいて、ＲＡＳｂＢ信
号があるレベルになるとロウアドレス信号Ａ０〜Ａｉが
送出され、本発明のＤＲＡＭにおけるアドレス端子に印
加される。このとき、カラムアドレス信号Ａｉ＋１〜Ａ
ｊは上記アドレスマルチプレクサＡＤＭＰＸから送出さ
れないようになっている。次にＲＡＳｂＢ信号が上記と
逆レベルになるとカラムアドレス信号Ａｉ＋１〜Ａｊが
上記アドレスマルチプレクサＡＤＭＰＸから送出され、
上記アドレス端子に印加される。このとき、ロウアドレ
ス信号Ａ０〜Ａｉは上記アドレスマルチプレクサＡＤＭ
ＰＸから送出されないようになっている。このようにし
て上記アドレス信号Ａ０〜ＡｉおよびＡｉ＋１〜Ａｊは
ＲＡＳｂＢ信号のレベルにより時系列的に本発明のＤＲ
ＡＭのアドレス端子に印加される。また、チップ選択信
号Ａｊ＋１〜ＡｋはデコーダＤＣＲを通して主として本
発明のＤＲＡＭ内のチップを選択する。そして、チップ
選択信号ＣＳ１〜ＣＳｍに変換され、チップ選択用信号
及びロウアドレス取り込み用信号として使われる。

【００２０】次に、本発明のＤＲＡＭの各行におけるチ
ップ内のアドレスの設定動作を説明する。まず、ロウア
ドレス信号Ａ０〜Ａｉが本発明のＤＲＡＭのすべてのＩ
Ｃチップのアドレス端子に印加される。その後、ＲＡＳ
１Ｂ〜ＲＡＳｍＢ信号のうち、１つの信号例えばＲＡＳ
１Ｂ信号があるレベルになると最上段のＢ個のＩＣが選
択されると仮定する。このとき、上記ＩＣ（ＩＣ１１，
ＩＣ１２，・・・，ＩＣ１Ｂ）チップ内のメモリマトリ
クスアレイのロウアドレスに上記ロウアドレス信号Ａ０
〜ＡｉがＲＡＳ１Ｂ信号よりも前に上記ＩＣに印加され
る。この理由はＲＡＳ１Ｂ信号が上記ロウアドレス信号
Ａ０〜Ａｉよりも前に印加されると、ロウアドレス信号
以外の信号を取り込む可能性があるからである。次にカ
ラムアドレス信号Ａｉ＋１〜Ａｊが本発明のＤＲＡＭの
すべてのＩＣチップのアドレス端子に印加される。その
後、ＲＡＳ１Ｂ信号から遅延したＣＡＳＢ信号があるレ
ベルになると上記最上段のｎＭ，Ｂ個のＩＣチップ内の
メモリマトリクスアレイのカラムアドレスに上記カラム
アドレス信号Ａｉ＋１〜Ａｊが取り込まれる。ここで、
上記カラムアドレス信号Ａｉ＋１〜ＡｊがＣＡＳＢ信号
よりも前に上記ＩＣに印加される理由は上記理由と同様
である。また、ＣＡＳＢ信号の働きは、ロウアドレス信
号Ａ０〜Ａｉあるいはカラムアドレス信号Ａｉ＋１〜Ａ
ｊのどちらの信号を送っているかを区分することにあ
る。以上の動作により、本発明におけるＤＲＡＭの最上
段ｎＭ，Ｂ個のチップ内アドレスが設定される。また、
本発明のＤＲＡＭの最上段を除くＩＣはＲＡＳ２Ｂ〜Ｒ
ＡＳｍＢ信号がＲＡＳ１Ｂのレベルと逆レベルのため選
択されないようになっている。

【００２１】次に上記設定されたアドレスにおけるデー
タの書込み動作及び読み出し動作を説明する。データの
書込み動作及び読み出し動作は上記ＷＥＢ信号のハイレ
ベルまたはロウレベルによって決定されるように設計さ
れている。データの書込み動作は、上記ＷＥＢ信号があ
るレベルのときに上記設定されたアドレスに中央処理装
置ＣＰＵからのデータＤＩ１〜ＤＩＢが印加されること
によって行なわれる。読み出し動作は上記ＷＥＢ信号が
上記と逆レベルのときに書込みを完了している上記それ
ぞれのアドレスのデータＤｏ１〜ＤｏＢがＢビットで出
力されることによって行なわれる。コントロール回路Ｃ
ＮＴＲＬは上記中央処理装置ＣＰＵからの命令信号すな
わちＲＥＦＧＲＮＴ信号，ＷＥＢ信号，ＭＳ信号を受
け、ＣＡＳＢ信号，ＲＡＳａＢ信号，ＲＡＳｂＢ信号，
ＷＥＢ信号をそれぞれ送出する。これらの送出されるコ
ントロール信号の働きを説明する。ＣＡＳＢ信号は、ロ
ウアドレス信号Ａ０〜Ａｉあるいはカラムアドレス信号
Ａｉ＋１〜Ａｊのどちらが本発明のＤＲＡＭ内の各チッ
プに送出されているかを区分するための信号及びＩＣチ
ップのカラムアドレス信号を取り込むための信号であ
る。ＲＡＳａＢ信号は、ＣＳ１〜ＣＳｍ信号をタイミン
グを合わせて本発明のＤＲＡＭ内のＩＣチップアレイに
供給するための信号である。ＷＥＢ信号は本発明のＤＲ
ＡＭ内のＩＣチップ内のメモリセルからのデータの読み
出し及びメモリセルへのデータの書込みを決定するため
の信号である。ＲＡＳｂＢ信号はアドレスマルチプレク
サＡＤＭＰＸからロウアドレス信号Ａ０〜Ａｉ及びカラ
ムアドレス信号Ａｉ＋１〜Ａｊを時系列多重化信号に変
換するための切り換えタイミング信号である。そして、
さらにＲＡＳＢ（ＲＡＳＢ１〜ＲＡＳＢｍ）信号の１つ
が選択されたとき、上記アドレスマルチプレクサＡＤＭ
ＰＸからはロウアドレス信号Ａ０〜Ａｉが出力されてい
るように、ロウアドレス信号Ａ０〜Ａｉとカラムアドレ
ス信号Ａｉ＋１〜Ａｊの切り換え時期をＲＡＳａＢ信号
から遅延させた信号にしている。

【００２２】次に上記ＷＥＢ信号とデータバスドライバ
ＤＢＤの関係を説明する。コントロール回路ＣＮＴＲＬ
から送出されたＷＥＢ信号は本発明のＤＲＡＭ及びデー
タバスドライバＤＢＤに印加される。例えば、上記ＷＥ
Ｂ信号が高レベルのとき、読み出しモードとなり、本発
明のＤＲＡＭのデータが出力され、データバスドライバ
ＤＢＤを介して中央処理装置ＣＰＵへ送出される。この
とき、入力データはＷＥＢ信号によりＤＢＤから本発明
のＤＲＡＭに取り込まないように制御されている。ま
た、上記ＷＥＢ信号が低レベルのとき、書込みモードと
なり、本発明のＤＲＡＭのデータ入力端子に中央処理装
置ＣＰＵから入力データが上記データバスドライバＤＢ
Ｄを介して印加され、設定されたアドレスにデータが書
き込まれる。このとき本発明のＤＲＡＭのデータ出力は
上記ＷＥＢ信号により上記データバスドライバＤＢＤか
ら出力されないように制御されている。

【００２３】このように、ＤＲＡＭＩＣＡＲＲＡＹ
には本発明のＤＲＡＭが複数構成されているが、本発明
のＤＲＡＭはチップ面積が小さいため、ＤＲＡＭシステ
ムに適用することによって非常に小型なメモリボードが
実現できる。また、このＤＲＡＭシステムでは中央処理
装置ＣＰＵ等ＤＲＡＭ外部回路とのアクセス動作が高速
になり、データ処理が高速化される。

【００２４】（実施例３）図１４に本発明のＤＲＡＭを
主記憶メモリとして適用したときのコンピュータシステ
ムの機能ブロック図を示す。このコンピュータシステム
は、情報機器としての中央処理装置ＣＰＵ，上記システ
ム内に構築したＩ／Ｏバス，ＢＵＳＵｎｉｔ，主記憶
メモリや拡張メモリなど高速メモリをアクセスするメモ
リ制御ユニットＭｅｍｏｒｙＣｏｎｔｒｏｌｌＵｎ
ｉｔ、主記憶メモリとしての本発明のＤＲＡＭ，基本制
御プログラムが格納されたＲＯＭ、先端にキーボードが
接続されたキーボードコントローラＫＢＤＣ等によって
構成される。さらに、表示アダプタとしてのＤｉｓｐｌ
ａｙａｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄ
ｉｓｐｌａｙａｄａｐｔｅｒの先端にはディスプレイ
が接続されている。そして、上記Ｉ／Ｏバスにはパラレ
ルポートＰａｒａｌｌｅｌＰｏｒｔＩ／Ｆ，マウス等
のシリアルポートＳｅｒｉａｌＰｏｒｔＩ／Ｆ、フ
ロッピーディスクドライブＦＤＤ、上記Ｉ／Ｏバスより
のＨＤＤＩ／Ｆに変換するバッファコントローラＨＤＤ
ｂｕｆｆｅｒが接続される。また、上記メモリ制御ユ
ニットＭｅｍｏｒｙＣｏｎｔｒｏｌＵｎｉｔからの
バスと接続されて拡張ＲＡＭ及び本発明の主記憶メモリ
としてのＤＲＡＭが接続されている。ここで、このコン
ピュータシステムの動作について説明する。電源が投入
されて、動作を開始するとまず上記中央処理装置ＣＰＵ
は、上記ＲＯＭを上記Ｉ／Ｏバスを通してアクセスし、
初期診断、初期設定を行なう。そして、補助記憶装置か
らシステムプログラムを主記憶メモリとしての本発明の
ＤＲＡＭにロードする。また、上記中央処理装置ＣＰＵ
は、上記Ｉ／Ｏバスを通してＨＤＤコントローラにＨＤ
Ｄをアクセスするものとして動作する。そして、システ
ムプログラムのロードが終了すると、ユーザの処理要求
に従い、処理を進めていく。なお、ユーザは上記Ｉ／Ｏ
バス上のキーボードコントローラＫＢＤＣや表示アダプ
タＤｉｓｐｌａｙａｄａｐｔｅｒにより処理の入出力
を行ないながら作業を進める。そして、必要に応じてパ
ラレルポートＰａｒａｌｌｅｌＰｏｒｔＩ／Ｆ、シ
リアルポートＳｅｒｉａｌＰｏｒｔＩ／Ｆに接続さ
れた入出力装置を活用する。また、本体上の主記憶メモ
リとしての本発明のＤＲＡＭでは主記憶容量が不足する
場合は、拡張ＲＡＭにより主記憶を補う。また、図には
ハードディスクドライブＨＤＤとして記載したが、フラ
ッシュメモリを用いたフラッシュファイルに置き換える
ことも可能である。ここで、このコンピュータシステム
は本発明のＤＲＡＭを適用しているために、ＤＲＡＭの
アクセス動作を補いデータ転送を高速にするために従来
上記中央処理装置ＣＰＵと接続されたバス上に設けてい
たキャッシュメモリが不要となる。このため、データ処
理システム全体として小型になると共に、コストが大幅
に低減できる。

【００２５】

【発明の効果】ＤＲＡＭの高集積化およびアクセス動作
の高速化，高信頼度化、量産時のスループットが向上す
るとともにノイズの影響を低減でき、メモリセルにおけ
る誤動作が防止できる。また、小型・大容量・高速処理
可能かつ高性能・低コストのデータ処理システムが実現
できる。

【図面の簡単な説明】

【図１】本発明のＤＲＡＭの断面構造の要部概略図。

【図２】従来のＲＡを使用して形成したＤＲＡＭの断面
構造の要部概略図を示す。

【図３】基板およびＮＷＥＬＬより給電を行う方式のＤ
ＲＡＭの断面構造およびそのレイアウトの要部概略図。

【図４】メモリアレイは基板から給電を行い、周辺回路
領域はＮＷＥＬＬ，ＰＷＥＬＬから給電を行う方式のＤ
ＲＡＭの断面構造およびそのレイアウトの要部概略図。

【図５】Ｖ_BBをパラメータとしたゲート長としきい値電
圧との関係を示す図。

【図６】本発明のＤＲＡＭの給電方式を用いた別の断面
構造の要部概略図。

【図７】本発明のＤＲＡＭの給電方式を用いて周辺回路
に高電位を供給する場合の断面構造の要部概略図。

【図８】本発明のＤＲＡＭの形成工程におけるＲＡを用
いたＤＷＥＬＬを形成するまでのプロセスフローの概略
図。

【図９】本発明のＤＲＡＭの形成工程におけるＤＷＥＬ
Ｌ形成後からＮＷＥＬＬ，ＰＷＥＬＬ１，ＰＷＥＬＬ２
を形成するまでのプロセスフローの概略図。

【図１０】本発明のＤＲＡＭの形成工程におけるＮＷＥ
ＬＬ，ＰＷＥＬＬ形成後からメモリセルを形成するまで
のプロセスフローの概略図

【図１１】本発明のＤＲＡＭのレイアウトの概略図。

【図１２】本発明のＤＲＡＭの機能ブロックの要部概略
図。

【図１３】本発明のＤＲＡＭを適用したメモリシステム
の機能ブロック図。

【図１４】本発明のＤＲＡＭを主記憶メモリとして適用
したコンピュータシステムの機能ブロック図。

【符号の説明】

ＡＤＢ・・・アドレスバッファ，ＭＡ・・・メインアンプ，Ｄ
ＣＲ・・・デコーダ，ＳＷ・・・スイッチ，ＯＢ・・・出力バッ
ファ，ＷＬ・・・ワード線，ＢＬ・・・ビット線，ＳＡ・・・セ
ンスアンプ，Ｉ／Ｏ・・・入出力回路，ＣＰＵ・・・中央処理
装置、Ｉ／Ｆ・・・インターフェース回路、ＲＡＲ・・・ロウ
アドレスレシーバー、ＣＡＲ・・・カラムアドレスレシー
バー、ＡＤＲ・・・アドレスレシーバー、ＤＣＲ・・・デコー
ダ、ＲＡＳ−ＣＮＴＲＬ・・・ＲＡＳコントロール回路、
ＣＮＴＲＬ・・・コントロール回路、ＤＢＤ・・・データバス
ドライバ、ＲＥＦＲＥＱ・・・リフレッシュ要求信号、Ｍ
Ｓ・・・メモリ起動信号、ＲＥＧＲＮＴ・・・リフレッシュ指
示信号、ＡＤＭＰＸ・・・アドレスマルチプレクサ、ＤＰ・
・・ディスプレイ、ＦＤＤ・・・フロッピーディスクドライ
ブ、ＦＤ・・・フロッピーディスク、ｆｉｌｅＭ・・・ファ
イルメモリ、ＫＢ・・・キーボード、ＫＢＤＣ・・・キーボー
ドコントローラ、ＨＤＤ・・・ハードディスクドライブ、
ｍａｉｎＭ・・・主記憶メモリ。

Claims

【特許請求の範囲】

【請求項１】メモリアレイ領域と周辺回路領域を有する
ダイナミック型ＲＡＭにおいて、上記メモリアレイ領域
の基板表面は上記周辺回路領域の基板表面よりも低く形
成されてなるとともに上記メモリアレイ領域と上記周辺
回路領域との間には傾斜部を有する遷移領域を有し、上
記メモリアレイ領域および上記遷移領域の一部には第１
半導体領域が形成されてなり、上記周辺回路領域および
上記遷移領域の一部には上記第１半導体領域と隣接して
第２半導体領域が形成されてなるとともに、上記周辺回
路領域において上記第２半導体領域と隣接して第１半導
体領域と同一導電型の第３半導体領域が形成されてな
り、上記第１半導体領域であって上記遷移領域の基板も
しくは上記第３半導体領域の基板に第１給電領域を有
し、上記第２半導体領域には第２給電領域を有し、上記
第１給電領域には上記基板とは異なる電位を供給すると
ともに上記第２給電領域には電源電圧を供給することを
特徴とするダイナミック型ＲＡＭ。
【請求項２】上記第１給電領域がメモリアレイ領域にあ
る場合は−２Ｖを供給し、上記第１給電領域が周辺回路
領域にある場合は０Ｖを供給することを特徴とする特許
請求の範囲第１項記載のダイナミック型ＲＡＭ。
【請求項３】メモリアレイ領域と周辺回路領域を有する
ダイナミック型ＲＡＭにおいて、上記メモリアレイ領域
の基板表面は上記周辺回路領域の基板表面よりも低く形
成されてなるとともに上記メモリアレイ領域と上記周辺
回路領域との間には傾斜部を有する遷移領域を有し、上
記メモリアレイ領域には第１半導体領域が形成されてな
り、上記周辺回路領域の一部および上記遷移領域には上
記第１半導体領域と隣接して第２半導体領域が形成され
てなるとともに、上記周辺回路領域において上記第２半
導体領域と隣接して上記第１半導体領域と同一導電型の
第３半導体領域が形成されてなり、上記第３半導体領域
と隣接して上記第２半導体領域と同一導電型の第４半導
体領域が形成されてなり、上記第４半導体領域と隣接し
て上記第１半導体領域および上記第３半導体領域と同一
導電型の第５半導体領域が形成されてなり、上記第１半
導体領域であって上記遷移領域の基板に−２Ｖを供給す
るとともに、上記第２半導体領域であって上記遷移領域
の基板に電源電圧を供給し、上記第３半導体領域及び上
記第５半導体領域に０Ｖを供給すると共に、上記第４半
導体領域に電源電圧或いは該電源電圧よりも高い電位の
電圧を供給することを特徴とするダイナミック型ＲＡ
Ｍ。
【請求項４】バスと、周辺装置制御部と、主記憶メモリ
およびその制御部と、バックアップメモリとしてのＳＲ
ＡＭおよびその制御部と、内部回路に電源を供給するた
めの電源供給部と、プログラムが格納されたＲＯＭと、
ＶＲＡＭを含む表示系と、上記各メモリを制御するため
の信号を形成することによって上記各メモリの動作タイ
ミング制御を行う中央処理装置によって構成されるデー
タ処理システムであって、上記周辺装置制御部は外部記
憶装置および入力装置と接続されていると共に、上記表
示系は出力装置と接続されることによって上記表示系内
の記憶情報の表示を行い、上記主記憶メモリはメモリア
レイ領域と周辺回路領域を有するダイナミック型ＲＡＭ
であって、上記メモリアレイ領域の基板表面は上記周辺
回路領域の基板表面よりも低く形成されてなるとともに
上記メモリアレイ領域と上記周辺回路領域との間には傾
斜部を有する遷移領域を有し、上記メモリアレイ領域お
よび上記遷移領域の一部には第１半導体領域が形成され
てなり、上記周辺回路領域および上記遷移領域の一部に
は上記第１半導体領域と隣接して第２半導体領域が形成
されてなるとともに、上記周辺回路領域において上記第
２半導体領域と隣接して第１半導体領域と同一導電型の
第３半導体領域が形成されてなり、上記第１半導体領域
であって上記遷移領域の基板もしくは上記第３半導体領
域の基板に第１給電領域を有し、上記第２半導体領域に
は第２給電領域を有し、上記第１給電領域には上記基板
とは異なる電位を供給するとともに上記第２給電領域に
は電源電圧を供給するものであることを特徴とするデー
タ処理装置。
【請求項５】バスと、周辺装置制御部と、主記憶メモリ
およびその制御部と、バックアップメモリとしてのＳＲ
ＡＭおよびその制御部と、内部回路に電源を供給するた
めの電源供給部と、プログラムが格納されたＲＯＭと、
ＶＲＡＭを含む表示系と、上記各メモリを制御するため
の信号を形成することによって上記各メモリの動作タイ
ミング制御を行う中央処理装置によって構成されるデー
タ処理システムであって、上記周辺装置制御部は外部記
憶装置および入力装置と接続されていると共に、上記表
示系は出力装置と接続されることによって上記表示系内
の記憶情報の表示を行い、上記主記憶メモリはメモリア
レイ領域と周辺回路領域を有するダイナミック型ＲＡＭ
であって、上記メモリアレイ領域の基板表面は上記周辺
回路領域の基板表面よりも低く形成されてなるとともに
上記メモリアレイ領域と上記周辺回路領域との間には傾
斜部を有する遷移領域を有し、上記メモリアレイ領域に
は第１半導体領域が形成されてなり、上記周辺回路領域
の一部および上記遷移領域には上記第１半導体領域と隣
接して第２半導体領域が形成されてなるとともに、上記
周辺回路領域において上記第２半導体領域と隣接して上
記第１半導体領域と同一導電型の第３半導体領域が形成
されてなり、上記第３半導体領域と隣接して上記第２半
導体領域と同一導電型の第４半導体領域が形成されてな
り、上記第４半導体領域と隣接して上記第１半導体領域
および上記第３半導体領域と同一導電型の第５半導体領
域が形成されてなり、上記第１半導体領域であって上記
遷移領域の基板に−２Ｖを供給するとともに、上記第２
半導体領域であって上記遷移領域の基板に電源電圧を供
給し、上記第３半導体領域及び上記第５半導体領域に０
Ｖを供給すると共に、上記第４半導体領域に電源電圧或
いは該電源電圧よりも高い電位の電圧を供給するもので
あること特徴とするデータ処理装置。