JPH06268207A - 絶縁ゲート型電力用半導体素子 - Google Patents
絶縁ゲート型電力用半導体素子Info
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- JPH06268207A JPH06268207A JP5049533A JP4953393A JPH06268207A JP H06268207 A JPH06268207 A JP H06268207A JP 5049533 A JP5049533 A JP 5049533A JP 4953393 A JP4953393 A JP 4953393A JP H06268207 A JPH06268207 A JP H06268207A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
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Abstract
(57)【要約】
【目的】オン抵抗の増加を招かずに寄生サイリスタのラ
ッチアップを防止できる絶縁ゲート型電力用半導体素子
を提供すること。 【構成】Ｐ+ 型エミッタ層３に接したＮ型ベース層１
と、Ｎ型ベース層１に接したＰ型ベース層２と、Ｐ型ベ
ース層２の表面に設けられたＮ+ 型エミッタ層４と、Ｐ
型ベース層２の表面に設けられたＰ+ 型不純物拡散層１
０と、Ｐ+ 型不純物拡散層１０の表面の一部からＰ型ベ
ース層２の表面にまたがって設けられたＮ+ 型不純物拡
散層５と、Ｎ+ 型不純物拡散層５とＮ+ 型エミッタ層４
との間のＰ型ベース層２上にゲート絶縁膜６を介して設
けられたゲート電極７と、Ｎ+ 型不純物拡散層５に設け
られたカソード電極８と、Ｐ+ 型エミッタ層３に設けら
れたアノード電極９とを有し、Ｎ+ 型不純物拡散層５内
にＰ+ 型不純物拡散層１０およびカソード電極８に接す
るのＰ+ 型不純物拡散層１２が設けられていることを特
徴とする。
ッチアップを防止できる絶縁ゲート型電力用半導体素子
を提供すること。 【構成】Ｐ+ 型エミッタ層３に接したＮ型ベース層１
と、Ｎ型ベース層１に接したＰ型ベース層２と、Ｐ型ベ
ース層２の表面に設けられたＮ+ 型エミッタ層４と、Ｐ
型ベース層２の表面に設けられたＰ+ 型不純物拡散層１
０と、Ｐ+ 型不純物拡散層１０の表面の一部からＰ型ベ
ース層２の表面にまたがって設けられたＮ+ 型不純物拡
散層５と、Ｎ+ 型不純物拡散層５とＮ+ 型エミッタ層４
との間のＰ型ベース層２上にゲート絶縁膜６を介して設
けられたゲート電極７と、Ｎ+ 型不純物拡散層５に設け
られたカソード電極８と、Ｐ+ 型エミッタ層３に設けら
れたアノード電極９とを有し、Ｎ+ 型不純物拡散層５内
にＰ+ 型不純物拡散層１０およびカソード電極８に接す
るのＰ+ 型不純物拡散層１２が設けられていることを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子に係
り、特に絶縁ゲート型電力用半導体素子に関する。
り、特に絶縁ゲート型電力用半導体素子に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。
【０００３】高耐圧素子の一つとして従来よりＥＳＴ
（Emitter Switched Tyhristor）と呼ばれる絶縁ゲート
型電力用半導体素子が知られている（B.J.Baliga,Proce
eding.of 1990 Ineternational Symposium on Power Se
miconductor Devices &ICs p.117-121）。図７は、従来
のＥＳＴの構造を示す図、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＦ−Ｆ´断面図を示
している。
（Emitter Switched Tyhristor）と呼ばれる絶縁ゲート
型電力用半導体素子が知られている（B.J.Baliga,Proce
eding.of 1990 Ineternational Symposium on Power Se
miconductor Devices &ICs p.117-121）。図７は、従来
のＥＳＴの構造を示す図、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＦ−Ｆ´断面図を示
している。
【０００４】このＥＳＴは、Ｎ型ベース層８１と、この
Ｎ型ベース層８１の一方の表面に形成され、不純物濃度
が高いＰ+ 型エミッタ層８３と、Ｎ型ベース層８１の他
方の表面に選択的に形成されたＰ型ベース層８２と、こ
のＰ型ベース層８２の表面に選択的に形成され、不純物
濃度が高いＮ+ 型エミッタ層８４とを有している。これ
ら半導体層８１，８３，８２，８４によりＰＮＰＮサイ
リスタ構造が形成されている。更に、Ｐ型ベース層８２
の表面には不純物濃度が高いＰ+ 型不純物拡散層９１が
選択され、このＰ+ 型不純物拡散層９１の表面の一部か
らＰ型ベース層８２の表面にかけては不純物濃度が高い
Ｎ+ 型不純物拡散層８５が選択的に形成されている。
Ｎ型ベース層８１の一方の表面に形成され、不純物濃度
が高いＰ+ 型エミッタ層８３と、Ｎ型ベース層８１の他
方の表面に選択的に形成されたＰ型ベース層８２と、こ
のＰ型ベース層８２の表面に選択的に形成され、不純物
濃度が高いＮ+ 型エミッタ層８４とを有している。これ
ら半導体層８１，８３，８２，８４によりＰＮＰＮサイ
リスタ構造が形成されている。更に、Ｐ型ベース層８２
の表面には不純物濃度が高いＰ+ 型不純物拡散層９１が
選択され、このＰ+ 型不純物拡散層９１の表面の一部か
らＰ型ベース層８２の表面にかけては不純物濃度が高い
Ｎ+ 型不純物拡散層８５が選択的に形成されている。
【０００５】また、Ｎ+ 型エミッタ層８４とＮ+ 型不純
物拡散層８５と間のＰ型ベース層８２上にはゲート絶縁
膜８６を介してゲート電極８７が配設されている。更
に、Ｐ型エミッタ層８３の表面にはアノード電極８９が
配設され、そして、Ｎ+ 型不純物拡散層８５およびＰ+
型不純物拡散層９１にコンタクトするカソード電極８８
がゲート絶縁膜９０を介してゲート電極８７と隣接して
配設されている。
物拡散層８５と間のＰ型ベース層８２上にはゲート絶縁
膜８６を介してゲート電極８７が配設されている。更
に、Ｐ型エミッタ層８３の表面にはアノード電極８９が
配設され、そして、Ｎ+ 型不純物拡散層８５およびＰ+
型不純物拡散層９１にコンタクトするカソード電極８８
がゲート絶縁膜９０を介してゲート電極８７と隣接して
配設されている。
【０００６】このように構成されたＥＳＴをターンオン
するには、アノード電極８９，カソード電極８８にそれ
ぞれ正電圧，負電圧を印加した状態で、ゲート電極８７
に正電圧を印加する。
するには、アノード電極８９，カソード電極８８にそれ
ぞれ正電圧，負電圧を印加した状態で、ゲート電極８７
に正電圧を印加する。
【０００７】このような電圧が印加されると、ゲート電
極８７の下部のＰ型ベース層８２の表面にＮ型チャネル
が形成され、Ｎ+ 型エミッタ層８４とカソード電極８８
とが短絡される。この状態にて、図示はされていない
が、例えば、ｐ型ベース層８２の端部に設けられたオン
用ＭＯＳＦＥＴによりトリガ電圧を与えると、Ｎ+ 型エ
ミッタ層８４からＮ型ベース層８１に電子が注入され、
Ｐ+ 型エミッタ層８３からＰ型ベース層８２に正孔が注
入される。このような電子，正孔の流れによって半導体
層８１，８３，８２，８４で構成されたサイリスタがタ
ーンオンする。一方、ターンオフにするには、ゲート電
極８７に負電圧を印加して上記Ｎ型チャネルを消滅さ
せ、Ｎ+ 型エミッタ層８４への電子の供給を遮断すれば
良い。しかしながら、この種のＥＳＴには次のような問
題があった。
極８７の下部のＰ型ベース層８２の表面にＮ型チャネル
が形成され、Ｎ+ 型エミッタ層８４とカソード電極８８
とが短絡される。この状態にて、図示はされていない
が、例えば、ｐ型ベース層８２の端部に設けられたオン
用ＭＯＳＦＥＴによりトリガ電圧を与えると、Ｎ+ 型エ
ミッタ層８４からＮ型ベース層８１に電子が注入され、
Ｐ+ 型エミッタ層８３からＰ型ベース層８２に正孔が注
入される。このような電子，正孔の流れによって半導体
層８１，８３，８２，８４で構成されたサイリスタがタ
ーンオンする。一方、ターンオフにするには、ゲート電
極８７に負電圧を印加して上記Ｎ型チャネルを消滅さ
せ、Ｎ+ 型エミッタ層８４への電子の供給を遮断すれば
良い。しかしながら、この種のＥＳＴには次のような問
題があった。
【０００８】素子内の正孔は、ターンオフの際に、Ｎ+
型不純物拡散層８５の下部のＰ+ 型不純物拡散層９１を
通ってカソード電極８８から素子外に排出される。この
ような正孔の流れ（ホール電流）によりＰ+ 型不純物拡
散層９１に電圧降下が生じるため、Ｐ+ 型不純物拡散層
９１の電位がＮ+ 型不純物拡散層８５のそれより高くな
る。このため、メインのサイリスタがオフ状態であって
も、Ｎ+ 型不純物拡散層８５からＮ型ベース層８１に電
子が注入され、半導体層８１，８３，８５，９１で構成
された寄生サイリスタがラッチアップし、アノード・カ
ソード間に電流が流れ続けるという問題があった。
型不純物拡散層８５の下部のＰ+ 型不純物拡散層９１を
通ってカソード電極８８から素子外に排出される。この
ような正孔の流れ（ホール電流）によりＰ+ 型不純物拡
散層９１に電圧降下が生じるため、Ｐ+ 型不純物拡散層
９１の電位がＮ+ 型不純物拡散層８５のそれより高くな
る。このため、メインのサイリスタがオフ状態であって
も、Ｎ+ 型不純物拡散層８５からＮ型ベース層８１に電
子が注入され、半導体層８１，８３，８５，９１で構成
された寄生サイリスタがラッチアップし、アノード・カ
ソード間に電流が流れ続けるという問題があった。
【０００９】このような寄生サイリスタのラッチアップ
は、Ｎ+ 型不純物拡散層８５のチャネル方向の寸法を小
さくすれば、Ｎ+ 型不純物拡散層８５の下部におけるＰ
型ベース層８２の電圧降下が小さくなるので防止でき
る。しかしながら、この場合、Ｎ+ 型不純物拡散層８５
とカソード電極８８とのコンタクト面積が小さくなるの
で、オン抵抗が大きくなるという問題があった。
は、Ｎ+ 型不純物拡散層８５のチャネル方向の寸法を小
さくすれば、Ｎ+ 型不純物拡散層８５の下部におけるＰ
型ベース層８２の電圧降下が小さくなるので防止でき
る。しかしながら、この場合、Ｎ+ 型不純物拡散層８５
とカソード電極８８とのコンタクト面積が小さくなるの
で、オン抵抗が大きくなるという問題があった。
【００１０】
【発明が解決しようとする課題】上述の如く、従来のＥ
ＳＴにあっては、ターンオフの際に、Ｎ+ 型不純物拡散
層の下部のｐ+ 型不純物拡散層に電圧降下が生じる結
果、寄生サイリスタがラッチアップし、オフ駆動ができ
なくなるという問題があった。この問題を解決するため
に、Ｎ+ 型不純物拡散層のチャネル方向の寸法を小さく
するという手法が提案されたが、この場合、Ｎ+ 型不純
物拡散層とカソード電極８８とのコンタクト面積が小さ
くなり、オン抵抗が大きくなるという問題があった。
ＳＴにあっては、ターンオフの際に、Ｎ+ 型不純物拡散
層の下部のｐ+ 型不純物拡散層に電圧降下が生じる結
果、寄生サイリスタがラッチアップし、オフ駆動ができ
なくなるという問題があった。この問題を解決するため
に、Ｎ+ 型不純物拡散層のチャネル方向の寸法を小さく
するという手法が提案されたが、この場合、Ｎ+ 型不純
物拡散層とカソード電極８８とのコンタクト面積が小さ
くなり、オン抵抗が大きくなるという問題があった。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン抵抗の増加を招か
ずに寄生サイリスタのラッチアップを防止できる絶縁ゲ
ート型電力用半導体素子を提供することにある。
ので、その目的とするところは、オン抵抗の増加を招か
ずに寄生サイリスタのラッチアップを防止できる絶縁ゲ
ート型電力用半導体素子を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲート型電力用半導体素子は、１導
電型エミッタ層に接した第２導電型ベース層と、この第
２導電型ベース層に接した第１導電型ベース層と、この
第１導電型ベース層の表面に選択的に形成された第２導
電型エミッタ層と、この第２導電型エミッタ層とは別に
前記第１導電型ベース層の表面に選択的に形成された第
１の第１導電型半導体層と、この第１の第１導電型半導
体層の表面の一部から、前記第２導電型エミッタ層側の
前記第１導電型ベース層の表面にまたがって形成された
第２導電型半導体層と、この第２導電型半導体層と前記
第２導電型エミッタ層との間の前記第１導電型ベース層
上にゲート絶縁膜を介して設けられたゲート電極と、こ
のゲート電極と電気的に分離され、前記第２導電型半導
体層に設けられた第１の主電極と、前記第１導電型エミ
ッタ層に設けられた第２の主電極とを有する絶縁ゲート
型電力用半導体素子において、前記第２導電型半導体層
内に設けられ、且つ前記第１の第１導電型半導体層およ
び前記第１の主電極に接した第２の第１導電型半導体
層、並びに前記第２導電型エミッタ層内に設けられ、且
つ前記第１導電型ベース層および前記第１の主電極に接
続した第２の第１導電型半導体層の少なくとも一方の前
記第２の第１導電型半導体層を有することを特徴とする
めに、本発明の絶縁ゲート型電力用半導体素子は、１導
電型エミッタ層に接した第２導電型ベース層と、この第
２導電型ベース層に接した第１導電型ベース層と、この
第１導電型ベース層の表面に選択的に形成された第２導
電型エミッタ層と、この第２導電型エミッタ層とは別に
前記第１導電型ベース層の表面に選択的に形成された第
１の第１導電型半導体層と、この第１の第１導電型半導
体層の表面の一部から、前記第２導電型エミッタ層側の
前記第１導電型ベース層の表面にまたがって形成された
第２導電型半導体層と、この第２導電型半導体層と前記
第２導電型エミッタ層との間の前記第１導電型ベース層
上にゲート絶縁膜を介して設けられたゲート電極と、こ
のゲート電極と電気的に分離され、前記第２導電型半導
体層に設けられた第１の主電極と、前記第１導電型エミ
ッタ層に設けられた第２の主電極とを有する絶縁ゲート
型電力用半導体素子において、前記第２導電型半導体層
内に設けられ、且つ前記第１の第１導電型半導体層およ
び前記第１の主電極に接した第２の第１導電型半導体
層、並びに前記第２導電型エミッタ層内に設けられ、且
つ前記第１導電型ベース層および前記第１の主電極に接
続した第２の第１導電型半導体層の少なくとも一方の前
記第２の第１導電型半導体層を有することを特徴とする
【００１３】ここで、上記第２導電型半導体層内に設け
られた第２の第１導電型半導体層は、第１の第１導電型
半導体層と同一のものでも良いし、また、第１の第１導
電型半導体層とは別の第２の第１導電型半導体層であっ
ても良い。同様に、上記第２導電型エミッタ層内に設け
られた第２の第１導電型半導体層は、第１導電型ベース
層と同一のものでも良いし、また、第１導電型ベース層
とは別の第２の第１導電型半導体層であっても良い。
られた第２の第１導電型半導体層は、第１の第１導電型
半導体層と同一のものでも良いし、また、第１の第１導
電型半導体層とは別の第２の第１導電型半導体層であっ
ても良い。同様に、上記第２導電型エミッタ層内に設け
られた第２の第１導電型半導体層は、第１導電型ベース
層と同一のものでも良いし、また、第１導電型ベース層
とは別の第２の第１導電型半導体層であっても良い。
【００１４】また、上記第２導電型半導体層内に設けら
れた第２の第１導電型半導体層は、単数でも複数でも良
い。同様に、上記第２導電型エミッタ層内に設けられた
第２の第１導電型半導体層も、単数でも複数でも良い。
れた第２の第１導電型半導体層は、単数でも複数でも良
い。同様に、上記第２導電型エミッタ層内に設けられた
第２の第１導電型半導体層も、単数でも複数でも良い。
【００１５】
【作用】本発明の絶縁ゲート型電力用半導体素子は、第
１の第１導電型半導体層および第１の主電極と接した第
２の第１導電型半導体層、並びに第２導電型エミッタ層
内に設けられ、且つ第１導電型ベース層および第１の主
電極に接続した第２の第１導電型半導体層の少なくとも
一方の第２の第１導電型半導体層を備えている。すなわ
ち、第２導電型半導体層は第２の第１導電型半導体層に
より複数の領域に分けられるか、又は第２導電型エミッ
タ層は第２の第１導電型半導体層により複数の領域に分
けられるか、又は第２導電型半導体層および第２導電型
エミッタ層は第１導電型半導体層により複数の領域に分
けられる。
１の第１導電型半導体層および第１の主電極と接した第
２の第１導電型半導体層、並びに第２導電型エミッタ層
内に設けられ、且つ第１導電型ベース層および第１の主
電極に接続した第２の第１導電型半導体層の少なくとも
一方の第２の第１導電型半導体層を備えている。すなわ
ち、第２導電型半導体層は第２の第１導電型半導体層に
より複数の領域に分けられるか、又は第２導電型エミッ
タ層は第２の第１導電型半導体層により複数の領域に分
けられるか、又は第２導電型半導体層および第２導電型
エミッタ層は第１導電型半導体層により複数の領域に分
けられる。
【００１６】ここで、第２導電型半導体層が第２の第１
導電型半導体層により複数の領域に分けられている場合
には、ターンオフ時における個々の領域の第２導電型半
導体層の下部の第１の第１導電型半導体層内におけるキ
ャリア（第１導電型エミッタ層の多数キャリア）の走行
距離は、いずれも第２の第１導電型半導体層が無い従来
の場合のそれに比べて小さいものとなる。
導電型半導体層により複数の領域に分けられている場合
には、ターンオフ時における個々の領域の第２導電型半
導体層の下部の第１の第１導電型半導体層内におけるキ
ャリア（第１導電型エミッタ層の多数キャリア）の走行
距離は、いずれも第２の第１導電型半導体層が無い従来
の場合のそれに比べて小さいものとなる。
【００１７】このため、第１の主電極と第２導電型半導
体層とのコンタクト面積を大きくしても、ターンオフ時
における個々の領域の第２導電型半導体層の下部の第１
の第１導電型半導体層の電圧降下は、いずれも第２の第
１導電型半導体層が無い従来の場合のそれに比べて小さ
いものとなる。
体層とのコンタクト面積を大きくしても、ターンオフ時
における個々の領域の第２導電型半導体層の下部の第１
の第１導電型半導体層の電圧降下は、いずれも第２の第
１導電型半導体層が無い従来の場合のそれに比べて小さ
いものとなる。
【００１８】したがって、オン抵抗の増加を招くこと無
く、第１導電型エミッタ層，第２導電型ベース層，第１
導電型ベース層および第１の第１導電型半導体層で構成
された寄生サイリスタのラッチアップを防止できる。
く、第１導電型エミッタ層，第２導電型ベース層，第１
導電型ベース層および第１の第１導電型半導体層で構成
された寄生サイリスタのラッチアップを防止できる。
【００１９】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００２０】図１は、本発明の第１の実施例に係るＥＳ
Ｔの構造を示す図であり、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＡ−Ａ´断面図を示
している。
Ｔの構造を示す図であり、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＡ−Ａ´断面図を示
している。
【００２１】図中、１はＮ型ベース層１（第２導電型ベ
ース層）を示しており、このＮ型ベース層１の一方の表
面には不純物濃度が高いＰ+ 型エミッタ層３（第１導電
型エミッタ層）が接し、このＰ+ 型エミッタ層３にはア
ノード電極９（第２の主電極）が設けられている。ま
た、Ｎ型ベース層１の他方の表面にはＰ型ベース層２
（第１導電型ベース層）が接しており、このＰ型ベース
層２の表面には不純物濃度が高いＮ+ 型エミッタ層４
（第２導電型エミッタ層）が選択的に形成されている。
更に、不純物濃度が高いＰ+ 型不純物拡散層１０（第１
の第１導電型半導体層）がＰ型ベース層２の表面にＮ+
型エミッタ層４と別に選択的に形成されている。
ース層）を示しており、このＮ型ベース層１の一方の表
面には不純物濃度が高いＰ+ 型エミッタ層３（第１導電
型エミッタ層）が接し、このＰ+ 型エミッタ層３にはア
ノード電極９（第２の主電極）が設けられている。ま
た、Ｎ型ベース層１の他方の表面にはＰ型ベース層２
（第１導電型ベース層）が接しており、このＰ型ベース
層２の表面には不純物濃度が高いＮ+ 型エミッタ層４
（第２導電型エミッタ層）が選択的に形成されている。
更に、不純物濃度が高いＰ+ 型不純物拡散層１０（第１
の第１導電型半導体層）がＰ型ベース層２の表面にＮ+
型エミッタ層４と別に選択的に形成されている。
【００２２】上記Ｐ+ 型不純物拡散層１０の表面の一部
からＰ型ベース層２の表面にかけては不純物濃度が高い
Ｎ+ 型不純物拡散層５（第２導電型半導体層）が選択的
に形成され、このＮ+ 型不純物拡散層５内にはＰ+ 型不
純物拡散層１０およびカソード電極８（第１の主電極）
に接する複数の不純物濃度が高いＰ+ 型不純物拡散層１
２（第２の第１導電型半導体層）が設けられている。す
なわち、カソード電極８はＮ+ 型不純物拡散層５にコン
タクトするとともに、Ｐ+ 型不純物拡散層１２を介して
Ｐ+ 型不純物拡散層１０にもコンタクトしている。
からＰ型ベース層２の表面にかけては不純物濃度が高い
Ｎ+ 型不純物拡散層５（第２導電型半導体層）が選択的
に形成され、このＮ+ 型不純物拡散層５内にはＰ+ 型不
純物拡散層１０およびカソード電極８（第１の主電極）
に接する複数の不純物濃度が高いＰ+ 型不純物拡散層１
２（第２の第１導電型半導体層）が設けられている。す
なわち、カソード電極８はＮ+ 型不純物拡散層５にコン
タクトするとともに、Ｐ+ 型不純物拡散層１２を介して
Ｐ+ 型不純物拡散層１０にもコンタクトしている。
【００２３】更に、図１（ｂ）に示すように、Ｐ+ 型不
純物拡散層１２により分けられた個々の領域のＮ+ 型不
純物拡散層５のチャネル方向の寸法Ｌは、ホール電流に
よって生じる個々のＮ+ 型不純物拡散層５の下部のＰ+
型不純物拡散層１０の電圧降下が、Ｐ+ 型不純物拡散層
１０とＮ+ 型不純物拡散層５とで形成されるＰＮ接合の
ビルトイン電圧よりも小さくなるように選ばれている。
また、Ｎ+ 型不純物拡散層５のチャネル方向の寸法は、
ゲート電極７から離れほど小さくする。
純物拡散層１２により分けられた個々の領域のＮ+ 型不
純物拡散層５のチャネル方向の寸法Ｌは、ホール電流に
よって生じる個々のＮ+ 型不純物拡散層５の下部のＰ+
型不純物拡散層１０の電圧降下が、Ｐ+ 型不純物拡散層
１０とＮ+ 型不純物拡散層５とで形成されるＰＮ接合の
ビルトイン電圧よりも小さくなるように選ばれている。
また、Ｎ+ 型不純物拡散層５のチャネル方向の寸法は、
ゲート電極７から離れほど小さくする。
【００２４】このようなＰ+ 型不純物拡散層１２は、例
えば、Ｐ+ 型不純物拡散層１０を形成した後、Ｎ型不純
物をＰ+ 型不純物拡散層１０に選択的に拡散して形成し
たり、Ｐ+ 型不純物拡散層１０を形成し、更に、このＰ
+ 型不純物拡散層１０の表面全体にＮ+ 型不純物拡散層
５を形成した後、Ｐ型不純物をＮ+ 型不純物拡散層５に
選択的に拡散して形成しても良い。すなわち、Ｐ+ 型不
純物拡散層１２とＰ+ 型不純物拡散層１０とはもともと
同じものであっても良いし、別工程で形成されたもので
あっても良い。
えば、Ｐ+ 型不純物拡散層１０を形成した後、Ｎ型不純
物をＰ+ 型不純物拡散層１０に選択的に拡散して形成し
たり、Ｐ+ 型不純物拡散層１０を形成し、更に、このＰ
+ 型不純物拡散層１０の表面全体にＮ+ 型不純物拡散層
５を形成した後、Ｐ型不純物をＮ+ 型不純物拡散層５に
選択的に拡散して形成しても良い。すなわち、Ｐ+ 型不
純物拡散層１２とＰ+ 型不純物拡散層１０とはもともと
同じものであっても良いし、別工程で形成されたもので
あっても良い。
【００２５】また、Ｎ+ 型エミッタ層４とＮ+ 型不純物
拡散層５との間のＰ型ベース層２上にはゲート絶縁膜６
を介してゲート電極７が配設されている。このゲート電
極７は絶縁膜１１によりカソード電極と電気的に分離さ
れている。
拡散層５との間のＰ型ベース層２上にはゲート絶縁膜６
を介してゲート電極７が配設されている。このゲート電
極７は絶縁膜１１によりカソード電極と電気的に分離さ
れている。
【００２６】このように構成されたＥＳＴをターンオン
するには、アノード電極９，カソード電極８にそれぞれ
正電圧，負電圧を印加した状態で、ゲート電極７に正電
圧を印加する。
するには、アノード電極９，カソード電極８にそれぞれ
正電圧，負電圧を印加した状態で、ゲート電極７に正電
圧を印加する。
【００２７】このような電圧が印加されると、ゲート電
極７の下部のＰ型ベース層２の表面にＮ型チャネルが形
成され、Ｎ+ 型エミッタ層４とカソード電極８とが短絡
される。この状態にて、図示はされていないが、例え
ば、ｐ型ベース層２の端部に設けられたオン用ＭＯＳＦ
ＥＴによりトリガ電圧を与えると、Ｎ+ 型エミッタ層４
からＮ型ベース層１に電子が注入され、Ｐ+ 型エミッタ
層３からＰ型ベース層２に正孔が注入される。
極７の下部のＰ型ベース層２の表面にＮ型チャネルが形
成され、Ｎ+ 型エミッタ層４とカソード電極８とが短絡
される。この状態にて、図示はされていないが、例え
ば、ｐ型ベース層２の端部に設けられたオン用ＭＯＳＦ
ＥＴによりトリガ電圧を与えると、Ｎ+ 型エミッタ層４
からＮ型ベース層１に電子が注入され、Ｐ+ 型エミッタ
層３からＰ型ベース層２に正孔が注入される。
【００２８】このような電子，正孔の流れによって、Ｐ
+ 型エミッタ層３，Ｎ型ベース層１およびＰ型ベース層
２で構成されたトランジスタと、Ｎ型ベース層１，Ｐ型
ベース層２およびＮ型エミッタ層４で構成されたトラン
ジスタとが互いのコレクタ電流を増幅し合う結果、半導
体層１，２，３，４で構成されたサイリスタがターンオ
ンする。
+ 型エミッタ層３，Ｎ型ベース層１およびＰ型ベース層
２で構成されたトランジスタと、Ｎ型ベース層１，Ｐ型
ベース層２およびＮ型エミッタ層４で構成されたトラン
ジスタとが互いのコレクタ電流を増幅し合う結果、半導
体層１，２，３，４で構成されたサイリスタがターンオ
ンする。
【００２９】一方、ターンオフにするには、ゲート電極
７に負電圧を印加して上記Ｎ型チャネルを消滅させ、Ｎ
+ 型エミッタ層４への電子の供給を遮断すれば良い。こ
のとき、素子内に蓄積されていた正孔は、Ｎ+ 型不純物
拡散層５下部のＰ+ 型不純物拡散層１０を通った後、Ｐ
+ 型不純物拡散層１２を通ってカソード電極８から素子
外に排出される。
７に負電圧を印加して上記Ｎ型チャネルを消滅させ、Ｎ
+ 型エミッタ層４への電子の供給を遮断すれば良い。こ
のとき、素子内に蓄積されていた正孔は、Ｎ+ 型不純物
拡散層５下部のＰ+ 型不純物拡散層１０を通った後、Ｐ
+ 型不純物拡散層１２を通ってカソード電極８から素子
外に排出される。
【００３０】ここで、個々の領域のＮ+ 型不純物拡散層
５のチャネル方向の寸法Ｌは、上述した条件の寸法に選
んであるので、Ｐ+ 型不純物拡散層１０内にホール電流
が流れても、Ｎ+ 型不純物拡散層５からＮ型ベース層１
に電子が注入されることはない。このため、ターンオフ
時に半導体層１，３，５，１０で構成された寄生サイリ
スタがラッチアップし、アノード・カソード間に電流が
流れ続けるという問題は生じない。
５のチャネル方向の寸法Ｌは、上述した条件の寸法に選
んであるので、Ｐ+ 型不純物拡散層１０内にホール電流
が流れても、Ｎ+ 型不純物拡散層５からＮ型ベース層１
に電子が注入されることはない。このため、ターンオフ
時に半導体層１，３，５，１０で構成された寄生サイリ
スタがラッチアップし、アノード・カソード間に電流が
流れ続けるという問題は生じない。
【００３１】また、個々の領域のＮ+ 型不純物拡散層５
とカソード電極８とのコンタクト面積は小さいものとな
るが、全体としては大きいものとなるので、Ｎ+ 型不純
物拡散層５とカソード電極８とのコンタクト抵抗が増加
するという問題は生じない。以上述べたように本実施例
によれば、Ｎ+ 型不純物拡散層５内にカソード電極８お
よびＰ+ 型不純物拡散層１０に接するＰ+ 型不純物拡散
層１２を設けて、各領域のＮ+ 型不純物拡散層５のチャ
ネル方向の寸法を従来より短くすることにより、コンタ
クト抵抗の増加を招くこと無く、寄生サイリスタのラッ
チアップを防止できる。なお、本実施例では、Ｐ+ 型不
純物拡散層１０を設けたがＰ+ 型不純物拡散層１２の分
布を適当に選ぶことにより省くことも可能である。
とカソード電極８とのコンタクト面積は小さいものとな
るが、全体としては大きいものとなるので、Ｎ+ 型不純
物拡散層５とカソード電極８とのコンタクト抵抗が増加
するという問題は生じない。以上述べたように本実施例
によれば、Ｎ+ 型不純物拡散層５内にカソード電極８お
よびＰ+ 型不純物拡散層１０に接するＰ+ 型不純物拡散
層１２を設けて、各領域のＮ+ 型不純物拡散層５のチャ
ネル方向の寸法を従来より短くすることにより、コンタ
クト抵抗の増加を招くこと無く、寄生サイリスタのラッ
チアップを防止できる。なお、本実施例では、Ｐ+ 型不
純物拡散層１０を設けたがＰ+ 型不純物拡散層１２の分
布を適当に選ぶことにより省くことも可能である。
【００３２】図２は、本発明の第２の実施例に係るＥＳ
Ｔの構造を示す図であり、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＢ−Ｂ´断面図を示
している。なお、以下の実施例で参照する図において、
図１のＥＳＴと対応する部分には図１と同一符号を付
し、詳細な説明は省略する。
Ｔの構造を示す図であり、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＢ−Ｂ´断面図を示
している。なお、以下の実施例で参照する図において、
図１のＥＳＴと対応する部分には図１と同一符号を付
し、詳細な説明は省略する。
【００３３】本実施例のＥＳＴが先の実施例のそれと主
として異なる点は、Ｎ+ 型不純物拡散層５でなく、Ｎ+
型エミッタ層４内に不純物濃度が高いＰ+ 型不純物拡散
層１３を設けたことにある。また、カソード電極８はＮ
+ 型エミッタ層４側まで延在しており、更に、この延在
したカソード電極８はＮ+ 型エミッタ層４にコンタクト
しないようにＰ+ 型不純物拡散層１３上に開口部が形成
された絶縁膜を介してＰ+ 型不純物拡散層１３にコンタ
クトしている。
として異なる点は、Ｎ+ 型不純物拡散層５でなく、Ｎ+
型エミッタ層４内に不純物濃度が高いＰ+ 型不純物拡散
層１３を設けたことにある。また、カソード電極８はＮ
+ 型エミッタ層４側まで延在しており、更に、この延在
したカソード電極８はＮ+ 型エミッタ層４にコンタクト
しないようにＰ+ 型不純物拡散層１３上に開口部が形成
された絶縁膜を介してＰ+ 型不純物拡散層１３にコンタ
クトしている。
【００３４】このように構成されたＥＳＴによれば、タ
ーンオフ時における正孔の排出経路は、Ｐ+ 型エミッタ
層３，Ｎ型ベース層１，Ｐ+ 型不純物拡散層１０，カソ
ード電極８という従来の排出経路の他に、Ｐ+ 型エミッ
タ層３，Ｎ型ベース層１，Ｐ型ベース層２，Ｐ+ 型不純
物拡散層１３，カソード電極８という排出経路が追加さ
れる。
ーンオフ時における正孔の排出経路は、Ｐ+ 型エミッタ
層３，Ｎ型ベース層１，Ｐ+ 型不純物拡散層１０，カソ
ード電極８という従来の排出経路の他に、Ｐ+ 型エミッ
タ層３，Ｎ型ベース層１，Ｐ型ベース層２，Ｐ+ 型不純
物拡散層１３，カソード電極８という排出経路が追加さ
れる。
【００３５】したがって、本実施例によれば、新たな排
出経路が増えた分だけＰ+ 型不純物拡散層１０に流れる
正孔の量が減少するので、ターンオフ時およびターンオ
ン時におけるＮ+ 型不純物拡散層５の下部のＰ+ 型不純
物拡散層１０の電圧降下が小さくなり、寄生サイリスタ
のラッチアップが起こり難くなる。また、オン状態のと
きは、新たな排出経路により、Ｎ+ 型エミッタ層４の下
部のＮ型ベース層１およびＰ型ベース層２中の正孔の密
度が高くなるので、オン抵抗が小さくなる。
出経路が増えた分だけＰ+ 型不純物拡散層１０に流れる
正孔の量が減少するので、ターンオフ時およびターンオ
ン時におけるＮ+ 型不純物拡散層５の下部のＰ+ 型不純
物拡散層１０の電圧降下が小さくなり、寄生サイリスタ
のラッチアップが起こり難くなる。また、オン状態のと
きは、新たな排出経路により、Ｎ+ 型エミッタ層４の下
部のＮ型ベース層１およびＰ型ベース層２中の正孔の密
度が高くなるので、オン抵抗が小さくなる。
【００３６】図３は、本発明の第３の実施例に係るＥＳ
Ｔの構造を示す図であり、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＣ−Ｃ´断面図を示
している。
Ｔの構造を示す図であり、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＣ−Ｃ´断面図を示
している。
【００３７】本実施例のＥＳＴは図１のＥＳＴと図２の
ＥＳＴとを組み合わせたものとなっている。すなわち、
Ｎ+ 型不純物拡散層５，Ｎ+ 型エミッタ層４内にそれぞ
れＰ+ 型不純物拡散層１２，１３が設けられている。
ＥＳＴとを組み合わせたものとなっている。すなわち、
Ｎ+ 型不純物拡散層５，Ｎ+ 型エミッタ層４内にそれぞ
れＰ+ 型不純物拡散層１２，１３が設けられている。
【００３８】このように構成されたＥＳＴによれば、素
子内の電流密度が高くなって、Ｐ型ベース層２中を横方
向に流れるホール電流が増加した場合でも、Ｎ+ 型不純
物拡散層５からＮ型ベース層１への電子注入を招かずに
カソード電極８にホール電流を流すことができ、寄生サ
イリスタのラッチアップ耐量を大幅に増大させることが
可能となる。
子内の電流密度が高くなって、Ｐ型ベース層２中を横方
向に流れるホール電流が増加した場合でも、Ｎ+ 型不純
物拡散層５からＮ型ベース層１への電子注入を招かずに
カソード電極８にホール電流を流すことができ、寄生サ
イリスタのラッチアップ耐量を大幅に増大させることが
可能となる。
【００３９】図４は、本発明の第４の実施例に係るＥＳ
Ｔの構造を示す図であり、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＤ−Ｄ´断面図を示
している。
Ｔの構造を示す図であり、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＤ−Ｄ´断面図を示
している。
【００４０】本実施例のＥＳＴは図２のＥＳＴの一部を
変形したのもので、ゲート絶縁膜６とＮ型ベース層１と
の距離を縮めた例である。本実施例のＥＳＴによれば、
図２のＥＳＴに比べて、Ｐ型ベース層２中を横方向に流
れるホール電流が減少するので、寄生サイリスタのラッ
チアップ耐量が大きくなる。
変形したのもので、ゲート絶縁膜６とＮ型ベース層１と
の距離を縮めた例である。本実施例のＥＳＴによれば、
図２のＥＳＴに比べて、Ｐ型ベース層２中を横方向に流
れるホール電流が減少するので、寄生サイリスタのラッ
チアップ耐量が大きくなる。
【００４１】図５は、本発明の第５の実施例に係るＥＳ
Ｔの構造を示す図であり、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＥ−Ｅ´断面図を示
している。
Ｔの構造を示す図であり、同図（ａ）は平面図を示し、
同図（ｂ）は同図（ａ）のＥＳＴのＥ−Ｅ´断面図を示
している。
【００４２】本実施例のＥＳＴは図４のＥＳＴの一部を
変形したのもので、ゲート絶縁膜６とＮ型ベース層１と
が接している例である。本実施例のＥＳＴによれば、図
４のＥＳＴに比べて、Ｐ型ベース層２中を横方向に流れ
るホール電流が更に減少するので、寄生サイリスタのラ
ッチアップ耐量がより大きくなる。図６は、本発明の第
６の実施例に係るＩＧＢＴの構造を示す図である。本実
施例のＩＧＢＴが従来のそれと異なる点は、図２のＥＳ
Ｔの場合と同様に、Ｎ型エミッタ層４内にＰ+ 型不純物
拡散層１３が設けられてることにある。
変形したのもので、ゲート絶縁膜６とＮ型ベース層１と
が接している例である。本実施例のＥＳＴによれば、図
４のＥＳＴに比べて、Ｐ型ベース層２中を横方向に流れ
るホール電流が更に減少するので、寄生サイリスタのラ
ッチアップ耐量がより大きくなる。図６は、本発明の第
６の実施例に係るＩＧＢＴの構造を示す図である。本実
施例のＩＧＢＴが従来のそれと異なる点は、図２のＥＳ
Ｔの場合と同様に、Ｎ型エミッタ層４内にＰ+ 型不純物
拡散層１３が設けられてることにある。
【００４３】このように構成されたＩＧＢＴによれば、
チャネル総長の減少やチャネル抵抗を招かずに、Ｎ+ 型
エミッタ層４，Ｐ型ベース層２およびＮ型ベース層１で
構成された寄生トランジスタのラッチアップを防止でき
る。
チャネル総長の減少やチャネル抵抗を招かずに、Ｎ+ 型
エミッタ層４，Ｐ型ベース層２およびＮ型ベース層１で
構成された寄生トランジスタのラッチアップを防止でき
る。
【００４４】
【発明の効果】以上詳述したように本発明によれば、第
２導電型半導体層内に設けられ、第１の第１導電型半導
体層および第１の主電極に接した第２の第１導電型半導
体層によって、第１の主電極と第２導電型半導体層との
コンタクト面積の低下を招くこと無く、ターンオフ時に
おける第２導電型半導体層の下部の第１の第１導電型半
導体層の電圧降下を小さくできるので、オン抵抗の増加
を招くこと無く寄生サイリスタのラッチアップの防止で
きる。
２導電型半導体層内に設けられ、第１の第１導電型半導
体層および第１の主電極に接した第２の第１導電型半導
体層によって、第１の主電極と第２導電型半導体層との
コンタクト面積の低下を招くこと無く、ターンオフ時に
おける第２導電型半導体層の下部の第１の第１導電型半
導体層の電圧降下を小さくできるので、オン抵抗の増加
を招くこと無く寄生サイリスタのラッチアップの防止で
きる。
【図１】本発明の第１の実施例に係るＥＳＴの構造を示
す図。
す図。
【図２】本発明の第２の実施例に係るＥＳＴの構造を示
す図。
す図。
【図３】本発明の第３の実施例に係るＥＳＴの構造を示
す図。
す図。
【図４】本発明の第４の実施例に係るＥＳＴの構造を示
す図。
す図。
【図５】本発明の第５の実施例に係るＥＳＴの構造を示
す図。
す図。
【図６】本発明の第６の実施例に係るＩＧＢＴの構造を
示す図。
示す図。
【図７】従来のＥＳＴの構造を示す図。
１…Ｎ型ベース層（第２導電型ベース層） ２…Ｐ型ベース層（第１導電型ベース層） ３…Ｐ+ 型エミッタ層（第１導電型エミッタ層） ４…Ｎ+ 型エミッタ層（第２導電型エミッタ層） ５…Ｎ+ 型不純物拡散層（第２導電型半導体層） ６…ゲート絶縁膜 ７…ゲート電極 ８…カソード電極（第１の主電極） ９…アノード電極（第２の主電極） １０…Ｐ+ 型半導体層（第１の第１導電型半導体層） １１…絶縁膜 １２，１３…Ｐ+ 型半導体層（第２の第１導電型半導体
層）
層）
Claims (1)
- 【請求項１】第１導電型エミッタ層に接した第２導電型
ベース層と、 この第２導電型ベース層に接した第１導電型ベース層
と、 この第１導電型ベース層の表面に選択的に形成された第
２導電型エミッタ層と、 この第２導電型エミッタ層とは別に前記第１導電型ベー
ス層の表面に選択的に形成された第１の第１導電型半導
体層と、 この第１の第１導電型半導体層の表面の一部から、前記
第２導電型エミッタ層側の前記第１導電型ベース層の表
面にまたがって形成された第２導電型半導体層と、 この第２導電型半導体層と前記第２導電型エミッタ層と
の間の前記第１導電型ベース層上にゲート絶縁膜を介し
て設けられたゲート電極と、 このゲート電極と電気的に分離され、前記第２導電型半
導体層に設けられた第１の主電極と、 前記第１導電型エミッタ層に設けられた第２の主電極と
を有する絶縁ゲート型電力用半導体素子において、 前記第２導電型半導体層内に設けられ、且つ前記第１の
第１導電型半導体層および前記第１の主電極に接した第
２の第１導電型半導体層、並びに前記第２導電型エミッ
タ層内に設けられ、且つ前記第１導電型ベース層および
前記第１の主電極に接続した第２の第１導電型半導体層
の少なくとも一方の前記第２の第１導電型半導体層を有
することを特徴とする絶縁ゲート型電力用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049533A JPH06268207A (ja) | 1993-03-10 | 1993-03-10 | 絶縁ゲート型電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049533A JPH06268207A (ja) | 1993-03-10 | 1993-03-10 | 絶縁ゲート型電力用半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268207A true JPH06268207A (ja) | 1994-09-22 |
Family
ID=12833807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5049533A Pending JPH06268207A (ja) | 1993-03-10 | 1993-03-10 | 絶縁ゲート型電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268207A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713904B1 (ko) * | 2001-06-29 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| CN109887992A (zh) * | 2018-12-10 | 2019-06-14 | 章美云 | 一种金属氧化物半导体关断晶闸管及其制作方法 |
-
1993
- 1993-03-10 JP JP5049533A patent/JPH06268207A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713904B1 (ko) * | 2001-06-29 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| CN109887992A (zh) * | 2018-12-10 | 2019-06-14 | 章美云 | 一种金属氧化物半导体关断晶闸管及其制作方法 |
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