JPH06268279A - ヘテロ接合ホール素子 - Google Patents

Abstract

(57)【要約】 【目的】 ヘテロ接合ホール素子の高感度化を簡便な方
法で達成する。 【構成】 ヘテロ界面での半導体感磁部層のキャリア濃
度を感磁部層内部より増加させる。 【効果】 感磁部層の電子移動度が向上し、簡便に高感
度ヘテロ接合ホール素子が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】ヒ化ガリウム（ＧａＡｓ）とヒ化
アルミニウム・ガリウム（ＡｌＧａＡｓ）、或はまたＧ
ａＩｎＡｓとＩｎＰなどから成る半導体異種接合（ヘテ
ロ接合）を具 備してなるヘテロ接合ホール素子に係わ
り、特にその素子の母体材料となる結晶 層の電子移動
度を向上させ、もってホール素子の感度を上昇させる方
法に関する。

【０００２】

【従来の技術】磁界を検知し、その強度に応じて電気信
号を発生する、いわゆる磁電変換素子の一つとしてホー
ル（Ｈａｌｌ）素子が知られている。このホール素子は
磁場を印加した際に、ホール素子を構成する半導体内の
電子の運動によって発生するホール（Ｈａｌｌ）電圧を
被検知量とする一種の磁気センサーであり、回転、位置
検出センサー等として産業界の広範囲に亘り利用されて
いる。

【０００３】ホール素子用の半導体材料としてはシリコ
ン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの元素半導体の
他、アンチモン化インジウム（ＩｎＳｂ）、ヒ化インジ
ウム（ＩｎＡｓ）やヒ化ガリウム（ＧａＡｓ）等の元素
周期律表の第 族に属する元素と同じく第Ｖ族に属する
二つの元素を化合させてなる III−Ｖ族２元化合物半導
体も使用される。

【０００４】しかし、従来の化合物半導体からなるホー
ル素子を見れば、用いる半導体の物性に依ってホール素
子の特性上に一長一短が存在する。例えば、ＧａＡｓか
ら成るホール素子はＧａＡｓ半導体のバンドギャップが
比較的大きい事により素子特性の温度変化は少ないもの
の、逆に電子移動度が多少低いため積感度はＩｎＳｂか
ら成るホール素子に比較して低いという欠点がある。一
方、ＩｎＳｂホール素子はＩｎＳｂ半導体のバンドギャ
ップが低いため特性の温度変化は大きいが、高い積感度
が得られる利点を有している。

【０００５】最近では、自動車エンジンの精密な回転制
御等、高温環境下に於ける精密センシング技術の必要性
が高まり、高いホール電圧を出力する能力を有し、且つ
温度による素子特性の変化を低く抑制した新たな高性能
ホール素子が要望されるに至っている。ここで、ホール
電圧は半導体材料のホール（Ｈａｌｌ）係数に依存し、
ホール係数が大きい程ホール電圧の出力能力は高い。ま
た、このホール係数は半導体材料の移動度に比例して増
加する。従って、高いホール出力電圧を得るには、即ち
高感度なホール素子を得るには高い電子移動度を発現す
る半導体材料を使用する必要がある。

【０００６】このため、産業界からの高性能ホール素子
の要望と相まって半導体材料の物性面からの検討も進
み、極く最近では従来と同様の III−Ｖ族化合物半導体
でも三種類の元素を混合させてなるヒ化ガリウム・イン
ジウム（ＧａＩｎＡｓ）三元混晶とリン化インジウム
（ＩｎＰ）から構成されるヘテロ接合を具備した材料を
高感度ホール素子の材料として応用する試みもなされて
いる（奥山 忍他、１９９２年秋季第５３回応用物理学
会学術講演会予稿集Ｎｏ．３（応用物理学会発行）、１
６ａ−ＳＺＣ−１６、１０７８頁）。この新たなＧａＩ
ｎＡｓホール素子は特性の温度変化も比較的小さく、且
つまた室温での電子移動度が極めて高いために優れた積
感度を有する。以下、ヘテロ接合ホール素子の一例とし
てこのＧａＩｎＡｓヘテロ接合ホール素子を挙げ、本発
明に説明を加える。

【０００７】この様なＧａＩｎＡｓホール素子は、通常
Ｆｅを適量、添加してなる高抵抗の半絶縁性ＩｎＰ単結
晶基板上に成長させたＧａ_X Ｉｎ_1-X Ａｓ（x は混晶比
（組成比）を表す。）膜を感磁部として構成される。し
かしながら、単にＧａ_X Ｉｎ_1-X Ａｓ膜をＦｅ添加Ｉｎ
Ｐ単結晶基板上に堆積させただけではこのＧａ_X Ｉｎ
_1-X Ａｓ膜に高移動度が安定的に付与されるとは限らな
い。それは主に、基板として利用する高抵抗ＩｎＰ単結
晶中に含有されるＦｅ不純物が、当該ＩｎＰ単結晶上に
所望のＧａ_X Ｉｎ_1-X Ａｓ膜をエピタキシャル成長させ
るべく或る高温の成長環境下に曝した際に、ＩｎＰ単結
晶基板側より成長しつつあるＧａ_X Ｉｎ_{1- X} Ａｓ膜の内
部へ熱拡散することに起因している。即ち、Ｆｅ不純物
がいわゆる電子トラップ（trap）として働き、電子の移
動を妨げるために移動度の向上を阻害するからである。
これを防止する目的で通常は、高抵抗の例えば、ＩｎＰ
層をバッファ（buffer）層（緩衝層）としてＧａ_X Ｉｎ
_1-X Ａｓ感磁部膜とＩｎＰ基板との中間に挿入し、Ｉｎ
Ｐ基板結晶中の不純物なり或はまた結晶欠陥なりの感磁
部層への伝幡を低減し、電子移動度を上昇させる試みも
なされている。

【０００８】しかし、この様なＩｎＰ結晶からなるバッ
ファ層を高抵抗のＩｎＰ結晶上に設けても、安定的にＧ
ａ_X Ｉｎ_1-X Ａｓ感磁部層の電子移動度を向上させるに
至っていないのが現状である。ＧａＩｎＡｓ感磁部層に
高移動度特性を安定的に付与するには、例えば基板とし
て使用するＦｅ添加半絶縁性ＩｎＰ単結晶内のＦｅ濃度
を或る範囲に規定し、その条件を満たす基板のみを使用
することも考えられ、且つまたフレームレス（flameles
s ）原子吸光分光分析法や高周波誘導アルゴンプラズマ
分光分析法などの微量定量分析手法によるＦｅ不純物の
定量分析結果を基に、所望のＦｅ濃度を有するＩｎＰ半
絶縁性基板を適宣選択すれば良いが、基板結晶中のＦｅ
不純物の分析や基板結晶の選択分別の操作のための工程
を付与しなければなず、工程の複雑さを伴うのも事実で
ある。

【０００９】一方、半絶縁性ＩｎＰ結晶基板中に添加さ
れてなるＦｅ不純物の量に対応して、ＩｎＰ結晶層をバ
ッファ層として利用する場合にあってはこのＦｅ濃度の
大小に応じてバッファ層の膜厚を適宣増減させれば良い
と考えられる。しかし、これまた煩雑な操作であり、Ｇ
ａＩｎＡｓ感磁部層の電子移動度の低下の防止を目的と
して、当該ＧａＩｎＡｓ結晶層へのＩｎＰ基板側から拡
散してくるＦｅ不純物の混入量を一定にせんがために、
ＩｎＰ基板結晶毎にバッファ層の層厚を変化させるのは
容易なことではなく、ＧａＩｎＡｓホール素子の高感度
化のためにＧａＩｎＡｓ感磁部層が具備すべき電子移動
度を基準にした良品収率から判断しても、安定して良品
収率を上昇させ得る方法とはなり得ていないのが現状で
ある。

【００１０】係る事態を克服し、ＧａＩｎＡｓ感磁部層
の電子移動度を向上させるべく、ＧａＩｎＡｓ感磁部結
晶層の電子移動度に強く影響を与える因子につき鋭意検
討を加えた結果、当該電子移動度はヘテロ接合界面近傍
のキャリア濃度の分布に極めて大きく左右されることを
見出し、本発明に至ったものである。

【００１１】

【発明が解決しようとする課題】煩雑な操作や工程を伴
わずに、ヘテロ接合ホール素子の母体材料となるヘテロ
接合結晶層の高移動度化を達成する新たな手法を提供す
る。

【００１２】

【課題を解決するための手段】バンドギャップを異にす
る半導体材料から成るヘテロ接合材料に於いて、バンド
ギャップの小さい半導体材料のキャリア濃度をバンドギ
ャップの大きい半導体層のそれよりも大きくし、且つバ
ンドギャップの小さい結晶層のキャリア濃度をヘテロ界
面でその内部のキャリア濃度に比較し高く設定すること
により、ヘテロ接合材料に高い電子移動度を付与するこ
とができる。

【００１３】以下、上述と同じくＧａＩｎＡｓ／ＩｎＰ
ヘテロ接合ホール素子を例にしてより詳細に説明する。
通常、ＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子の形
成に当たっては、半絶縁性を有する高抵抗のＩｎＰ単結
晶基板が使用される。実用上は比抵抗が１０⁶ Ω・ｃｍ
以上のＩｎＰ単結晶を基板を用いるのが一般的であり、
これらの結晶は液体封止チョクラルスキー（Liquid Enc
apsulated Czochralski;ＬＥＣ）法や、最近ではＶＢ
（Vertical Bridgman）法と称される垂直ブリッジマン
法等により容易に製作できる。また、Ｆｅ添加ＩｎＰ単
結晶中のＦｅ不純物が結晶層の電子移動度等の電気的特
性に与える悪影響が懸念される場合にあっては、ＩｎＰ
単結晶を塩酸等により溶解し、純水などで定溶とし原子
吸光分光分析法や高周波誘導アルゴンプラズマ分光分析
法などの湿式機器分析法、或は２次イオン質量分析法な
ど固体機器分析法等によりＦｅ不純物の濃度を定量分析
し、所望のＦｅ濃度を有する結晶を選択すれば事足り
る。従って、本発明に係わるＧａＩｎＡｓ／ＧａＩｎＡ
ｓホール素子の実現に必要な、Ｆｅ濃度がある程度の範
囲にあるＩｎＰ基板結晶の入手に支障を来す恐れはな
い。

【００１４】このＩｎＰ単結晶基板上にＩｎＰ層とｎ形
Ｇａ_X Ｉｎ_1-X Ａｓ層とを堆積しヘテロ接合を形成する
が、これらのエピタキシャル層の積層順序に制限はな
く、ＩｎＰ単結晶基板上に先ずＩｎＰ層を成長させ、然
る後ＧａＩｎＡｓを堆積させても良く、これとは逆の順
序で堆積させても差し支えはない。しかし、通常は感磁
部とするＧａＩｎＡｓ層の電子移動度を少なからず向上
させるために、ＩｎＰ単結晶基板からのＦｅ不純物のＧ
ａＩｎＡｓエピタキシャル成長層への拡散の抑制などを
期して、先ずＩｎＰ単結晶基板上にＩｎＰをバッファ
（buffer）層として堆積するのが一般的である。このバ
ッファ層を設けることにより結晶欠陥等のエピタキシャ
ル成長層への伝幡を抑制するなどの効果を生じるため、
ＧａＩｎＡｓ層の電子移動度をいたずらに低下させずに
ＧａＩｎＡｓホール素子の高感度特性を保持できるなど
の利点を招く。

【００１５】上記のＩｎＰバッファ層並びにＧａＩｎＡ
ｓ層の成長方法には、特に制限はなく、液相エピタキシ
ャル成長法（Liquid Phase Epitaxial；ＬＰＥ法）、分
子線エピタキシャル成長法（Molecular Beam Eptaxial
；ＭＢＥ法）や有機金属熱分解気相成長法、いわゆる
ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxial;Ｍ
ＯＣＶＤ法とかＯＭＶＰＥ法とも呼ばれる場合もあ
る。）、或はまたＭＯＶＰＥとＭＢＥ双方の複合させた
ＭＯ・ＭＢＥ法などが適用できると考えられる。しか
し、現状では蒸気圧が比較的高いリン（Ｐ）を含むＩｎ
Ｐ等の半導体薄膜の成長にはＭＢＥ法よりも化学量論的
な組成制御性の観点からもっぱらＭＯＶＰＥ法が多用さ
れており、特にＩｎの出発原料として結合価が１価のシ
クロペンタジエニルインジウム（Ｃ₅ Ｈ₅ Ｉｎ）を使用
するＭＯＶＰＥ法では、従来困難とされていた常圧（大
気圧）下に於いても高品位のＩｎＰ並びにＧａＩｎＡｓ
などを得ることができる。また、ＩｎＰ層をＭＯＶＰＥ
法で成長させ、Ｐを含まないＧａ_XＩｎ_1-X Ａｓ層はＭ
ＢＥ法で成長させるなど層毎に成長方法を異にしても支
障は無く、一つの成長法で当該ヘテロ接合を形成する各
層を設ける必要はなく、層毎に成長方法を異にしても良
いのは勿論である。

【００１６】また、前記Ｇａ_X Ｉｎ_1-X Ａｓの混晶比ｘ
については、０．３７≦ｘ≦０．５７とするのが望まし
い。何故ならばＩｎＰに格子整合するＧａ_X Ｉｎ_1-X Ａ
ｓの混晶比ｘ＝0.47 から混晶比がずれるに伴い、Ｇａ
_X Ｉｎ_1-X ＡｓとＩｎＰとの格子定数の差、即ち格子不
整合度も顕著となり、多量の結晶欠陥等を誘発し結晶性
の低下を招くばかりか電子移動度の低下等の電気的特性
をも悪化させ、ホール素子の特性上積感度の改善に多大
な支障を来すからである。

【００１７】更に、上記の感磁部層となるｎ形Ｇａ_X Ｉ
ｎ_1-X Ａｓ結晶層は、ＩｎＰ結晶層とのヘテロ界面に向
かう深さ方向にキャリア濃度を上昇させる。この様なキ
ャリア濃度の分布を形成するのは比較的容易で、例えば
ＩｎＰ結晶の成長後に当該Ｇａ_X Ｉｎ_1-X Ａｓ結晶層を
成長するに当りｎ形のドーパントとなる硫黄（元素記号
Ｓ）やシリコン（元素記号Ｓｉ）などを含有してなるド
ーピングガスの成長系への添加量を、ドーピングガスの
流量を時間的に変化せしめることにより達成し得る。

【００１８】また、上記のドーピングガスの成長系への
添加流量は変化させずに、Ｇａ_X Ｉｎ_1-X Ａｓ結晶層の
成長の初期にＧａやＩｎの III族元素を含む原料ガスの
供給量に対するＶ族元素であるＡｓを含む原料ガスの供
給量の比率、いわゆるＶ／III 比を漸次変化させてもキ
ャリア濃度分布を保有させることができる。具体的には
例えばＧａ源として使用するトリメチルガリム（trimet
yl gallium：（ＣＨ₃）₃ Ｇａ）とＩｎ源とするＣ₅ Ｈ₅
Ｉｎの供給量の総計に対するアルシン（ＡｓＨ₃ ）の
供給比率を適宣変化させれば良い。このＶ／III 比を高
比率側から低比率側へと変化させるか、或は逆に低比率
側から高比率側に変化させるかは、アンドープ（無添
加）状態でのバックグランドの成長層の伝導形、キャリ
ア濃度、ドーピング時のドーピング効率等の種々の因子
を勘案して決定すれば良い。更にドーピングを施さない
アンドープ状態でＧａＩｎＡｓ結晶層が既に適当な電子
濃度を保有している場合にあっては、何もドーピング操
作を実施せずにＶ／III 比を適宣変化させキャリア濃度
に分布を持たせることも可能である。

【００１９】また、Ｇａ_X Ｉｎ_1-X Ａｓ結晶層とＩｎＰ
結晶層との界面に於けるキャリア濃度は、基本的にはＧ
ａ_X Ｉｎ_1-X Ａｓ結晶層の表面のそれを上回っていれば
良いが、表面でのキャリア濃度の２倍から２０倍程度に
増加させると電子移動度の顕著な向上が果たせる。

【００２０】次に、本発明に係わる上記Ｇａ_X Ｉｎ_1-X
Ａｓ層の膜厚については特段の制限はない。但し、ホー
ル素子の実際の製作に当たっては素子間を電気的に絶縁
するため、メサエッチングと称する特定領域の結晶層を
除去するための工程が一般的に採用されるが、この際素
子間絶縁のためにメサエッチングにより除去すべき導電
性を呈する層の膜厚、とりもなおさずエピタキシャル成
長層の全体的な厚みが増すと必然的にメサエッチングに
要する時間の増大を伴い、結晶方位に因るエッチング量
並びにエッチング形状に顕著な差異を生じさせる。この
ことがしいては、ホール素子の重要な特性の一つである
不平衡率の増大をもたらし、素子特性の高品位化を妨げ
ると共に良品素子収率の低下を招く。従って、本発明に
記すヘテロ構造を構成するにあたっては、その構成要素
であるＧａ_X Ｉｎ_1-X Ａｓ層やＩｎＰ層のの合計の膜厚
をおおよそ５μｍより薄く設定すると好結果が得られ
る。

【００２１】上述の如く、ＩｎＰ単結晶基板上に成長さ
せたＧａＩｎＡｓ感磁部層及びＩｎＰバッファ層から構
成されてなるヘテロ接合エピタキシャルウエハを母体材
料とし、ＧａＩｎＡｓホール素子を製作した。この製作
に当たっては公知のフォトリソグラフィ技術、エッチン
グ技術等の加工技術を駆使し、先ずホール素子としての
機能を発揮するＧａＩｎＡｓ感磁部層並びにＩｎＰ層に
いわゆるメサ（ｍｅｓａ）エッチングを施し、当該素子
機能領域をメサ状に加工する。このメサ構造を得る方法
につきここで説明を加えるに、先ず当該母体材料の最表
面であるＧａ_XＩｎ1 -xＡｓ層の表面に一般的なフォト
レジスト材を塗布し、その後、通常のフォトリソグラフ
ィー技術により入力用並びに出力用電極の形成領域のみ
の該レジスト材を残存させ、それ以外の領域にあるレジ
スト材は剥離除去する。然る後、無機酸を用いてＧａＩ
ｎＡｓ感磁部層及びＩｎＰバッファ層をエッチングによ
り除去する。このエッチングにより電極形成部及び感磁
部領域はそれらの領域を垂直方向の断面から見れば台形
状、いわゆるメサ形状か、結晶の軸方向に依っては逆台
形状いわゆる逆メサ状の台地（メサ）として残存する。
このメサエッチングにより電極形成部並びに感磁部領域
からなる素子機能部の電気的絶縁性を確保できる。しか
し、当該メサエッチングについては成長層の全厚が５μ
ｍを超えると上記の如く結晶軸（結晶方位）に基づくエ
ッチング形状の差異が顕著となり、これにより、ホール
素子の特性の一つである不平衡電圧の増加を招き、もっ
て不平衡率の悪化をもたらす。よって、前述の様に当該
ホール素子の製作に供するエピタキシャル成長層の全体
の膜厚は、概ね５μｍ以下に設定した方が不平衡率を増
大させないという点で好都合である。

【００２２】メサエッチングを施した後、入力用並びに
出力用電極を形成する。この形成に当たってはメサエッ
チイングされたウエハの表面全体に一般のフォトレジス
ト材を塗布する。然る後、電極を形成すべき領域を公知
のフォトリソグラフィー法によりパターニング（patter
ning）して入・出力電極を形成する領域に在るフォトレ
ジスト材のみを剥離除去し、直下に存在するＧａＩｎＡ
ｓ感磁部層表面を露出させる。

【００２３】次に電極材料となす金（Ａｕ）・ゲルマニ
ウム（Ｇｅ）合金を当該加工を施したレジスト材上に真
空蒸着する。ここでは電極材料としてＡｕ・Ｇｅ合金を
使用したが、電極材料としては別段これに限定されるこ
とはなく、他の金属材料であっても勿論差し支えはな
い。更に、レジスト材を剥離するのと併行していわゆる
リフトオフ（lift off）法を利用して、当該レジスト材
上に被着された素子製作上不要の合金膜を除去する。ち
なみに電極の形状は長方形や多角形、円形でも、或はま
た楕円形などであっても支障はない。

【００２４】次に公知のプラズマＣＶＤ法により絶縁性
を有する二酸化珪素（ＳｉＯ₂ ）を堆積させ、ウエハ表
面を被覆する。本発明では一般的なＳｉＯ₂ を絶縁被覆
膜として採用したが、他の絶縁性を有する膜、例えば窒
化珪素（ＳｉＮ）などであっても良い。次に、上記の如
く製作されたＳｉＯ₂ 絶縁膜を一般的なレジスト材で被
覆する。然る後、電極部と個々の素子に分離する、いわ
ゆるダイシング（dicing）のために必要なダイシングラ
インを形成するための位置に相当する部分のレジスト材
を、公知のフォトリソグラフィー技術によるパターニン
グ法を利用して除去し、直下のＳｉＯ₂ 絶縁膜を露出さ
せる。更に、露出したＳｉＯ₂ 絶縁膜をフッ化水素酸
（化学式ＨＦ）に浸し、当該部分のＳｉＯ₂ 絶縁膜を溶
解し除去する。これにより入・出力電極の表面とダイシ
ング ラインの形成部にあってはＧａＩｎＡｓ層表面を
露出させる。

【００２５】実際に個々の素子に分離するにあっては、
ダイシング ラインに相当する部分に露出しているＧａ
ＩｎＡｓ層を、適当な無機酸を利用しエッチング除去す
れば良い。然る後、ＧａＩｎＡｓ層の直下にあるＩｎＰ
層を無機酸により除去する。通常は、更にエッチングを
進行させＩｎＰ単結晶基板の表層部の一部迄除去する。
この様にするのはダイシングに使用するスクライバー
（sucriber）やブレード（brade ）などが、素子の分離
の際にエピタキシャル成長層やヘテロ界面に機械的な損
傷を与えるのを予め低減するためである。

【００２６】本発明に係る新たなＧａＩｎＡｓホール素
子の電気的主要特性、特に積感度につき従来のＧａＩｎ
Ａｓホール素子のそれらと比較した。ここで言う従来の
ホール素子とはＧａＩｎＡｓ感磁部層内のキャリア濃度
プロファイルが、同層の表面側よりＩｎＰ結晶層のヘテ
ロ界面に至る迄ほぼ平坦であり、ヘテロ界面で特にキャ
リア濃度に変化を持たせていないウエハからなるホール
素子を指す。但し、従来例と言えどもキャリア濃度の深
さ方向の分布を異にするのみで、その他の結晶層の厚さ
等の構成要素は同一である。双方を比較結果した結果、
ホール素子の優劣を決定付ける重要な特性である積感度
に関し顕著な差異が認められ、本発明に因る新規なＧａ
ＩｎＡｓホール素子に於いては格段の積感度の向上が果
たされた。この原因を従来例との材料面からの比較検討
により探るに、高い電子移動度を発現させんがためにＧ
ａＩｎＡｓ／ＩｎＰヘテロ界面近傍に於てキャリア濃度
に分布を保有させたために因るものと判断される。

【００２７】

【作用】ＧａＩｎＡｓ感磁部層内のキャリア濃度に分布
を付けることにより、当該感磁部層の電子移動度を向上
させる作用を有し、もって簡便な高感度のＧａＩｎＡｓ
ホール素子を提供する。

【００２８】

【実施例】以下、本発明を実施例をＧａＩｎＡｓ／Ｉｎ
Ｐヘテロ接合ホール素子を例にして具体的に説明する。
図１は本発明に係わるＧａＩｎＡｓ／ＩｎＰヘテロ構造
ホール素子の模式的な平面図の一例を示す。また、図２
は図１に掲げるホール素子の破線Ａ−Ａ’に沿う垂直方
向の断面模式図である。当該ヘテロ接合を形成するにあ
たっては、基板として鉄（Ｆｅ）を添加してなる面方位
が（１００）の半絶縁性のＩｎＰ単結晶（１０１）を使
用した。該ＩｎＰ単結晶の（１０１）厚さは約３５０μ
ｍであった。図１で（１０２）は結晶基板（１０１）上
にＣ₅ Ｈ₅ ＩｎをＩｎ源とする常圧（大気圧）のＭＯＣ
ＶＤ法で成長させた、膜厚が約１００ｎｍの無添加（ア
ンドープ）ＩｎＰエピタキシャル結晶層である。バッフ
ァ層とするＩｎＰ層（１０２）は温度６１０℃にて成長
させた。更に、ＩｎＰバッファ層（１０２）上に、混晶
比が０．４７で、約４００ｎｍの膜厚を有するｎ形のＧ
ａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（１０３）を上記
の常圧ＭＯＣＶＤ成長法を利用して設けた。この感磁部
層となるＧａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（１０
３）の成長温度もＩｎＰ層（１０２）と同じく６１０℃
であり上記のＩｎＰ層（１０２）及びｎ形ＧａＩｎＡｓ
層（１０３）のキャリア濃度は各々、２×１０¹⁵ｃｍ^-3
及び２×１０¹⁶ｃｍ^-3であった。尚、このＧａＩｎＡｓ
層（１０３）のキャリア濃度は、周期律表の第VI族に属
する硫黄（Ｓ）を故意に添加する、いわゆるドーピング
により達成したもので、且つＩｎＰ層（１０２）と当該
ＧａＩｎＡｓ層（１０３）とのヘテロ界面近傍でのＧａ
ＩｎＡｓ層（１０３）のキャリア濃度は、上記の表面で
のキャリア濃度である２×１０¹⁶ｃｍ^-3の４倍にあたる
８×１０¹⁶ｃｍ^-3となる様にドーピング量を変化させ
た。ＧａＩｎＡｓ層（１０３）の表面側からＩｎＰ層
（１０２）とのヘテロ界面を経てＩｎＰ単結晶基板（１
０１）に至る係るキャリア濃度の分布を、図３に従来例
のそれと対比させて示す。

【００２９】この様なキャリア濃度の分布を持つウエハ
の電子移動度は、室温に於いて１１、０００ｃｍ² ／Ｖ
・ｓであった。一方、従来例の平坦なキャリア濃度プロ
ファイルを有するウエハのそれは約８，０００ｃｍ² ／
V ・s であった。

【００３０】この様な構造のウエハを公知のフォトリソ
グラフィー法並びにエッチング法を駆使して、先ずホー
ル素子の機能を発揮する素子機能部領域を台形状に残存
させるメサエッチングを施し、感磁部等を含むメサ領域
（１０４）を形成した。然る後、フォトレジスト材でウ
エハ表面を覆い、パターニング、レジスト剥離、リフト
オフ等の工程を経て、入力用並びに出力用電極となるＧ
ｅを１３wt％含有してなるＡｕ・Ｇｅ合金を、約６００
ｎｍの厚さに真空蒸着してオーミック性入・出力電極
（１０５）を形成した。これらの電極（１０５）の形状
は全て同一で、平面は長辺が約２００μｍで短辺が約７
０μｍの長方形となっている。

【００３１】更にウエハ全面を一旦プラズマＣＶＤ法に
よるＳｉＯ₂ 絶縁膜（１０６）で被覆した。ＳｉＯ₂ 膜
（１０６）の厚さは約３００ｎｍとした。次に当該絶縁
膜（１０６）上にフォトレジスト材を塗布し、フォトリ
ソグラフィー、パターニング各工程等を経て入・出力用
電極（１０５）の表面を露出させた。個々のホール素子
に分離するためのダイシングライン（１０７）を形成し
た。然る後、ダイシングライン（１０７）に沿ってスク
ライブを施し、個々の素子（チップ）に分離した。この
チップ化に際しては、ＩｎＰ単結晶基板（１０１）の裏
面の一部をエッチング除去することにより当該基板の厚
さを初期厚さ３５０μｍから約１３０μｍの厚さとし、
スクライブを容易ならしめた。

【００３２】スクライビングによるチップ化後、チップ
を極く一般的な金属フレームにマウント（mount ）し、
超音波ボンデング法によりリード線の一端をパッド電極
にボンデングし、リード線の他端を金属フレームに付随
してなるリード端子に結線した。然る結線操作の後、当
該ホール素子をエポキシ樹脂で囲繞しモールドした。

【００３３】上述の如く作成したホール素子を電気的な
特性評価した。特性上の比較を行うため従来のＧａＩｎ
Ａｓホール素子の特性も評価した。ここで、従来のホー
ル素子とはウエハの積層構造は同一であって、キャリア
濃度の分布がヘテロ界面方向に分布を呈しない、ほぼ平
坦なプロファイルを有しているウエハからなるＧａＩｎ
Ａｓホール素子を言う。特性を比較した結果の中で、特
にホール素子の感度に関して本発明のホール素子と従来
のホール素子とでは、顕著な差異が認められた。本発明
に基づくホール素子にあっては、得られる感度は従来の
ホール素子に比し約２０％程上昇していた。この上昇率
は、電子移動度の増加と極めて良い一致を示し、本発明
がホール素子の母体材料の電子移動度を向上させ、しい
てはホール素子の感度を上昇させる結果をもたらしてい
ることが確認された。尚、上述の実施例に於いてはＧａ
ＩｎＡｓ／ＩｎＰヘテロ接合ホール素子を例にしてその
効果を示したが、この様な効果はＧａＡｓ／ＡｌＧａＡ
ｓ、ＧａＩｎＡｓ／ＡｌＩｎＡｓヘテロ接合ホール素子
についても発揮し得る。

【００３４】

【発明の効果】ヘテロ接合を構成する半導体感磁部層の
キャリア濃度の分布に新たな制限を加えることにより、
当該感磁部層の電子移動度の向上を果たせ、もって簡便
にヘテロ接合ホール素子の高感度化を達成できる効果を
もたらす。

【図面の簡単な説明】

【図１】本発明に係わるＧａＩｎＡｓホール素子の平面
の概略図である。

【図２】図１に掲げる平面模式図の破線Ａ−Ａ’に沿う
断面の模式図である。

【図３】本発明並びに従来例のＧａＩｎＡｓホール素子
の母体材料のキャリア濃度の深さ方向の分布を示す図で
ある。

【符号の説明】

（１０１） ＩｎＰ半絶縁性単結晶基板 （１０２） アンドープＩｎＰバッファ層 （１０３） 混晶比０．４７のＧａ_0.47Ｉｎ_0.53Ａｓ感
磁部層 （１０４） メサ状に加工された素子機能部領域 （１０５） オーミック性入力・出力電極 （１０６） ＳｉＯ₂ 絶縁膜 （１０７） ダイシングライン

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体単結晶基板上に第一の半導体結晶
   層と第一の半導体層よりも大きなバンドギャップを有
   し、且つ第一の半導体層より低いキャリア濃度を有する
   第二の半導体結晶層からなるヘテロ接合を具備し、当該
   ヘテロ界面近傍で該第一の半導体層のキャリア濃度を他
   の部分よりも高くしたことを特徴とするヘテロ接合ホー
   ル素子。
2. 【請求項２】 上記第一の半導体結晶層がヒ化ガリウム
   ・インジウム（ＧａＩｎＡｓ）結晶層であり、上記第二
   の半導体結晶層がリン化インジウム（ＩｎＰ）結晶層で
   あることをを特徴とする請求項１に記載のヘテロ接合ホ
   ール素子。