JPH06268507A - 入力回路 - Google Patents
入力回路Info
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- JPH06268507A JPH06268507A JP5049591A JP4959193A JPH06268507A JP H06268507 A JPH06268507 A JP H06268507A JP 5049591 A JP5049591 A JP 5049591A JP 4959193 A JP4959193 A JP 4959193A JP H06268507 A JPH06268507 A JP H06268507A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 入力信号の変化による入力インピーダンスの
変化を小さく抑えたまま電流利得を１に近づけることが
できる入力回路を提供することを目的とする。 【構成】 端子２は入力回路の入力端子である。端子２
には、MP1 のゲート、ドレイン、さらにMP2 のソースが
共通接続されている。MP1 のソースは電圧源 VDD（端子
１０）に接続される。MP2 のゲートは可変電圧源 VB1を
介して電圧源 VDD（端子１０）に接続される。MP2 のド
レイン端子は第１の（電流）出力端子（端子４）とされ
る。また、端子２は入力端子であるとともに第２の（電
圧）出力端子とされる。
変化を小さく抑えたまま電流利得を１に近づけることが
できる入力回路を提供することを目的とする。 【構成】 端子２は入力回路の入力端子である。端子２
には、MP1 のゲート、ドレイン、さらにMP2 のソースが
共通接続されている。MP1 のソースは電圧源 VDD（端子
１０）に接続される。MP2 のゲートは可変電圧源 VB1を
介して電圧源 VDD（端子１０）に接続される。MP2 のド
レイン端子は第１の（電流）出力端子（端子４）とされ
る。また、端子２は入力端子であるとともに第２の（電
圧）出力端子とされる。
Description
【０００１】
【産業上の利用分野】本発明は、伝送線路を介してＬＳ
Ｉ間の信号伝送を行う入力回路に関する。
Ｉ間の信号伝送を行う入力回路に関する。
【０００２】
【従来の技術】大型計算機や通信システム等の要求か
ら、システムを構成するＬＳＩの高速化、高集積化、低
消費電力化が望まれている。現在のところ、これらの要
求をすべて満たすプロセスは見当たらず、機能によりプ
ロセスを選定し、システムを実現している。
ら、システムを構成するＬＳＩの高速化、高集積化、低
消費電力化が望まれている。現在のところ、これらの要
求をすべて満たすプロセスは見当たらず、機能によりプ
ロセスを選定し、システムを実現している。
【０００３】ＣＭＯＳプロセスを考えた場合、低消費電
力、高密度集積の点で優れた特性を示しており、また最
近の微細化技術の進歩により内部ゲートの動作も高速化
されている。しかし、ＣＭＯＳのインターフェースはバ
イポーラ（特にここでＥＣＬ（エミッタカップルドロジ
ック））に比べ、素子自体の電流駆動能力が小さいこと
やインピーダンス整合をとらない伝送系であるため、Ｌ
ＳＩ相互間の信号伝送の速度が小さい。したがって、大
規模なシステムを構成する場合、インタフェースの動作
速度の限界によりシステムの動作速度が制限される。イ
ンタフェース速度を上げるため、入出力を並列展開する
手段も考えられるが、並列展開を行った分、基板上の配
線等が増大し、実装面積が大きくなることは避けるれな
い。
力、高密度集積の点で優れた特性を示しており、また最
近の微細化技術の進歩により内部ゲートの動作も高速化
されている。しかし、ＣＭＯＳのインターフェースはバ
イポーラ（特にここでＥＣＬ（エミッタカップルドロジ
ック））に比べ、素子自体の電流駆動能力が小さいこと
やインピーダンス整合をとらない伝送系であるため、Ｌ
ＳＩ相互間の信号伝送の速度が小さい。したがって、大
規模なシステムを構成する場合、インタフェースの動作
速度の限界によりシステムの動作速度が制限される。イ
ンタフェース速度を上げるため、入出力を並列展開する
手段も考えられるが、並列展開を行った分、基板上の配
線等が増大し、実装面積が大きくなることは避けるれな
い。
【０００４】ＥＣＬプロセスは、回路内部動作が高速で
あることや受端でインピーダンス整合をとった入出力イ
ンタフェースを用いているため高速伝送を実現できる利
点をもつが、集積度はＣＭＯＳに比べ小さく、一般に消
費電力も大きい。
あることや受端でインピーダンス整合をとった入出力イ
ンタフェースを用いているため高速伝送を実現できる利
点をもつが、集積度はＣＭＯＳに比べ小さく、一般に消
費電力も大きい。
【０００５】入出力をＥＣＬで構成し、論理回路をＣＭ
ＯＳで実現するＢＩＣＭＯＳプロセスはＥＣＬとＣＭＯ
Ｓの利点を生かしたもので、高速、高集積、低消費電力
に向くと考えられる。しかし、単独プロセスよりも製造
行程が複雑になり、コストが高いことや、高速、高集
積、低消費電力に関して、単独プロセス以上の性能は望
めない。
ＯＳで実現するＢＩＣＭＯＳプロセスはＥＣＬとＣＭＯ
Ｓの利点を生かしたもので、高速、高集積、低消費電力
に向くと考えられる。しかし、単独プロセスよりも製造
行程が複雑になり、コストが高いことや、高速、高集
積、低消費電力に関して、単独プロセス以上の性能は望
めない。
【０００６】以上を鑑み、本発明者等は低消費電力、高
集積に向くＣＭＯＳを用いて、インピーダンス整合を考
慮にいれた図７乃至図８に示すような高速入力回路を既
に提案している（特願平２−３２５２０４）。
集積に向くＣＭＯＳを用いて、インピーダンス整合を考
慮にいれた図７乃至図８に示すような高速入力回路を既
に提案している（特願平２−３２５２０４）。
【０００７】図７は単一極性のＭＯＳＦＥＴを用いた入
力回路を示す。なお、以下の説明ではNMOS FETをMNと表
し、PMOS FETをMPと表すこととする。
力回路を示す。なお、以下の説明ではNMOS FETをMNと表
し、PMOS FETをMPと表すこととする。
【０００８】図７において、 Ii1、 Ii2はそれぞれ論理
値 H、L に対応する電流を供給する電流源であり、スイ
ッチSWにより電流源 Ii1、 Ii2のどちらかが端子 100に
接続される。
値 H、L に対応する電流を供給する電流源であり、スイ
ッチSWにより電流源 Ii1、 Ii2のどちらかが端子 100に
接続される。
【０００９】入力回路は伝送線路TRを介して端子 100と
接続される。入力回路において、MN100 のソース端子 1
01は電流源 I100 を介して負電源 VSS（端子０）に接続
されるとともに、伝送線路TRを介して端子 100に接続さ
れる。MN100 のゲート端子102 は、抵抗 R101 、 R100
を介して正電圧源 VDD（端子１０）、負電圧源 VSS（端
子０）にそれぞれ接続される。MN100 のドレイン端子 1
03は出力端子であり、図では省略しているが、例えば、
カレントミラー回路を介して論理回路に入力される。
接続される。入力回路において、MN100 のソース端子 1
01は電流源 I100 を介して負電源 VSS（端子０）に接続
されるとともに、伝送線路TRを介して端子 100に接続さ
れる。MN100 のゲート端子102 は、抵抗 R101 、 R100
を介して正電圧源 VDD（端子１０）、負電圧源 VSS（端
子０）にそれぞれ接続される。MN100 のドレイン端子 1
03は出力端子であり、図では省略しているが、例えば、
カレントミラー回路を介して論理回路に入力される。
【００１０】次に、入力信号を電流とした場合について
本回路の動作を説明する。スイッチSWにより、電流源 I
i1が端子 100に接続された場合、電流源 Ii1の電流 IH
は伝送線路TRを介し、電流源 I100 に吸い込まれる。MN
100 には電流源 I100 の電流IB1から電流源 Ii1の電流
IH の差分、 IB1-IH が流れる。したがって、端子 103
には信号 IH が伝達される。
本回路の動作を説明する。スイッチSWにより、電流源 I
i1が端子 100に接続された場合、電流源 Ii1の電流 IH
は伝送線路TRを介し、電流源 I100 に吸い込まれる。MN
100 には電流源 I100 の電流IB1から電流源 Ii1の電流
IH の差分、 IB1-IH が流れる。したがって、端子 103
には信号 IH が伝達される。
【００１１】この回路の入力端子からみたインピーダン
スzin は近似的に以下の式で表される。
スzin は近似的に以下の式で表される。
【００１２】 zin = （ほぼ）1/gm, MN100 (式１) ただし、gm, MN100 はMN100 の相互コンダクタンスであ
る。
る。
【００１３】ここで、gm ,MN100 は 1/( IMN100 ) 1/2
と比例関係にある。
と比例関係にある。
【００１４】ただし、 IMN100 はMN100 に流れる電流で
ある。
ある。
【００１５】したがって、入力インピーダンスは、MN
100 の寸法と電流源 I100 の電流 IB1を調整することで
所望の値とすることが可能となる。しかし入力インピー
ダンスはMN100 に流れる電流を IMN100 とすると近似的
には、入力インピーダンスは (IMN100 ) 1/2 の逆数に
比例することになり、電流依存性が大きい。
100 の寸法と電流源 I100 の電流 IB1を調整することで
所望の値とすることが可能となる。しかし入力インピー
ダンスはMN100 に流れる電流を IMN100 とすると近似的
には、入力インピーダンスは (IMN100 ) 1/2 の逆数に
比例することになり、電流依存性が大きい。
【００１６】次に、入力インピーダンスの電流依存性を
小さくした回路構成を図８に示す。電流源 Ii1、 Ii2に
関しては図７と同じである。入力回路は伝送線路TRを介
して端子 100と接続される。端子 111は入力回路の入力
端子であり、MN111 、MP111の共通接続されたソース端
子である。MN111 のゲート端子112 は、電圧源 V110の
陰極側に接続され、電圧源 V110 の陽極側は正電源 VDD
（端子１０）に接続される。MN100 のドレイン端子は正
電源 VDD（端子１０）に接続される。電圧源 V111 は端
子112 を正側に、端子113 を負側にそれぞれ接続され
る。さらにMP111のゲート端子は端子113 に接続され、
ドレイン端子114 は入力回路の出力端子とされる。
小さくした回路構成を図８に示す。電流源 Ii1、 Ii2に
関しては図７と同じである。入力回路は伝送線路TRを介
して端子 100と接続される。端子 111は入力回路の入力
端子であり、MN111 、MP111の共通接続されたソース端
子である。MN111 のゲート端子112 は、電圧源 V110の
陰極側に接続され、電圧源 V110 の陽極側は正電源 VDD
（端子１０）に接続される。MN100 のドレイン端子は正
電源 VDD（端子１０）に接続される。電圧源 V111 は端
子112 を正側に、端子113 を負側にそれぞれ接続され
る。さらにMP111のゲート端子は端子113 に接続され、
ドレイン端子114 は入力回路の出力端子とされる。
【００１７】この回路の入力インピーダンスはMN111 と
MP111 の並列インピーダンスとなる。近似的には以下の
式となる。
MP111 の並列インピーダンスとなる。近似的には以下の
式となる。
【００１８】 zin = 1/(gm,MN111 +gm,MP111 ) (式２) ただし、gm ,MN111 はMN111 の相互コンダクタンス、gm
,MP111 はMP111 の相互コンダクタンスである。
,MP111 はMP111 の相互コンダクタンスである。
【００１９】つまり、この入力回路では、MN111 とMP
111 は相補的に動作するため、図７の入力回路に比べ、
入力インピーダンスの電流源依存性を小さくできる。
111 は相補的に動作するため、図７の入力回路に比べ、
入力インピーダンスの電流源依存性を小さくできる。
【００２０】この回路は例えば正電源をグランドとし、
入出力をＥＣＬレベルに合わせようとした場合に有効で
ある。MN111 から出力を取り出せないのは、上の条件の
場合、直線的な動作を確保するためである。
入出力をＥＣＬレベルに合わせようとした場合に有効で
ある。MN111 から出力を取り出せないのは、上の条件の
場合、直線的な動作を確保するためである。
【００２１】本回路の動作は図７に示した回路と同様で
あるが、入力電流の一部がMN111 を介して正電源 V
DD（端子１０）に流れるため、入力端子から出力端子ま
での電流利得はほぼ1/2 程度となる。したがって、本回
路はインピーダンス整合はとり易いが電流利得が従来に
比べ約1/2 になってしまうという欠点をもつ。
あるが、入力電流の一部がMN111 を介して正電源 V
DD（端子１０）に流れるため、入力端子から出力端子ま
での電流利得はほぼ1/2 程度となる。したがって、本回
路はインピーダンス整合はとり易いが電流利得が従来に
比べ約1/2 になってしまうという欠点をもつ。
【００２２】
【発明が解決しようとする課題】このように図７に示し
た入力回路は、入力インピーダンスを所望の値に調整す
ることができるが、入力インピーダンスの電流依存性が
大きいという欠点がある。また、図８に示した入力回路
は、入力インピーダンスを所望の値に調整することがで
き、しかも入力インピーダンスの電流依存性が小さい
が、電流利得が従来に比べ約1/2 になるという欠点があ
る。
た入力回路は、入力インピーダンスを所望の値に調整す
ることができるが、入力インピーダンスの電流依存性が
大きいという欠点がある。また、図８に示した入力回路
は、入力インピーダンスを所望の値に調整することがで
き、しかも入力インピーダンスの電流依存性が小さい
が、電流利得が従来に比べ約1/2 になるという欠点があ
る。
【００２３】本発明は、このような問題を解決するため
になされたもので、入力信号の変化による入力インピー
ダンスの変化を小さく抑え、低電圧動作を確保したま
ま、電流利得を１に近づけることができる入力回路を提
供することを目的とする。
になされたもので、入力信号の変化による入力インピー
ダンスの変化を小さく抑え、低電圧動作を確保したま
ま、電流利得を１に近づけることができる入力回路を提
供することを目的とする。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、伝送線路を介して出力側と接続され
る入力回路において、前記伝送線路に接続された入力端
子と、この入力端子にドレイン端子とゲート端子が接続
された前記第１のトランジスタと、この第１のトランジ
スタと同じ極性であって、前記入力端子にソース端子が
接続された第２のトランジスタと、前記第１のトランジ
スタのソース端子に接続された第１の電圧源と、前記第
２のトランジスタのゲート端子に接続された第２の電圧
源と、前記第２のトランジスタのドレイン端子に接続さ
れた第１の出力端子とを具備した入力回路であって、前
記入力端子を第２の出力端子としたことを特徴とする。
に、第１の発明は、伝送線路を介して出力側と接続され
る入力回路において、前記伝送線路に接続された入力端
子と、この入力端子にドレイン端子とゲート端子が接続
された前記第１のトランジスタと、この第１のトランジ
スタと同じ極性であって、前記入力端子にソース端子が
接続された第２のトランジスタと、前記第１のトランジ
スタのソース端子に接続された第１の電圧源と、前記第
２のトランジスタのゲート端子に接続された第２の電圧
源と、前記第２のトランジスタのドレイン端子に接続さ
れた第１の出力端子とを具備した入力回路であって、前
記入力端子を第２の出力端子としたことを特徴とする。
【００２５】また、第２の発明は、上記の入力回路にお
いて、第２の電圧源の電位を検出し、この電位と予め定
められた参照電位との比較により、第２の電圧源の電位
を所定の電位に保持するよう制御する回路をさらに具備
する。
いて、第２の電圧源の電位を検出し、この電位と予め定
められた参照電位との比較により、第２の電圧源の電位
を所定の電位に保持するよう制御する回路をさらに具備
する。
【００２６】
【作用】本回路はトランジスタに流れる電流とトランジ
スタのサイズ（寸法）とを決定することで、入力インピ
ーダンスと入力電位とを設定できるので、高速な入力回
路を実現できる。
スタのサイズ（寸法）とを決定することで、入力インピ
ーダンスと入力電位とを設定できるので、高速な入力回
路を実現できる。
【００２７】さらに本回路においては、低電圧時でも入
力インピーダンスの変化を小さく抑えて、電流利得を従
来の回路よりも大きくすることができる。
力インピーダンスの変化を小さく抑えて、電流利得を従
来の回路よりも大きくすることができる。
【００２８】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００２９】図１は本発明の基本回路図である。
【００３０】同図において、 Ii1、 Ii2はそれぞれ論理
値 H、L に対応する電流を供給する電流源であり、スイ
ッチSWにより端子１に電流源 Ii1、 Ii2のどちらかが接
続される。入力回路は伝送線路TRを介して端子１に接続
される。端子２は入力回路の入力端子である。端子２に
は、MP1 のゲート、ドレイン、さらにMP2 のソースが共
通接続されている。MP1 のソースは電圧源 VDD（端子１
０）に接続される。MP2 のゲートは可変電圧源 VB1を介
して電圧源 VDD（端子１０）に接続される。MP2 のドレ
イン端子は第１の（電流）出力端子（端子４）とされ
る。また、端子２は入力端子であるとともに第２の（電
圧）出力端子とされる。
値 H、L に対応する電流を供給する電流源であり、スイ
ッチSWにより端子１に電流源 Ii1、 Ii2のどちらかが接
続される。入力回路は伝送線路TRを介して端子１に接続
される。端子２は入力回路の入力端子である。端子２に
は、MP1 のゲート、ドレイン、さらにMP2 のソースが共
通接続されている。MP1 のソースは電圧源 VDD（端子１
０）に接続される。MP2 のゲートは可変電圧源 VB1を介
して電圧源 VDD（端子１０）に接続される。MP2 のドレ
イン端子は第１の（電流）出力端子（端子４）とされ
る。また、端子２は入力端子であるとともに第２の（電
圧）出力端子とされる。
【００３１】次に、端子４にMP1 、MP2 と可変電圧源 V
B1で決定されるバイアス電流 IBIASが流れるものとし
て、本回路の動作について述べる。
B1で決定されるバイアス電流 IBIASが流れるものとし
て、本回路の動作について述べる。
【００３２】バイアス電流 IBIASはトランジスタMP1 、
MP2 の寸法と可変電圧源 VB1を調節することで調節され
る。このとき、本回路の入力インピーダンスzin は従来
技術で示したように以下の式で表される。
MP2 の寸法と可変電圧源 VB1を調節することで調節され
る。このとき、本回路の入力インピーダンスzin は従来
技術で示したように以下の式で表される。
【００３３】 zin = 1/(gm,MP1 +gm,MP2 ) (式３) ただし、gm, MP1 はMP1 の相互コンダクタンス、gm, MP
2 はMP2 の相互コンダクタンスである。
2 はMP2 の相互コンダクタンスである。
【００３４】さらに、端子２の電位はほぼ以下の式で決
定される。
定される。
【００３５】 Vin = (IBIAS/ β ,MP1 ) 1/2 +VT ,p (式４) ただし、β ,MP1 はMP1 の寸法、プロセスで決定される
MP1 の係数、 VT ，pはMP1 のしきい値電圧である。
MP1 の係数、 VT ，pはMP1 のしきい値電圧である。
【００３６】以上の式３、式４から、電圧源 VB1とM
P1 、MP2 の寸法を調節することで任意の入力端子の電
位と任意の入力インピーダンスを設定することができ
る。したがって、ECL の入力レベルに端子２の電位を合
わせ、さらに入力インピーダンスを50［Ω］にすること
ができる。
P1 、MP2 の寸法を調節することで任意の入力端子の電
位と任意の入力インピーダンスを設定することができ
る。したがって、ECL の入力レベルに端子２の電位を合
わせ、さらに入力インピーダンスを50［Ω］にすること
ができる。
【００３７】次に、スイッチSWにより電流源 Ii1と端子
１が接続された場合について信号の流れを説明する。
１が接続された場合について信号の流れを説明する。
【００３８】電流源 Ii1の電流IHはスイッチSW、伝送線
路TRを介して端子２に伝達され、MP2 を介して出力端子
４に流れる。このとき、MP2 に流れる電流は増大するた
め、端子２の電位は上昇する。MP1 に流れる電流は、端
子２の電位が上昇するため、入力電流が０の場合に比べ
減少する。このときMP2 とMP1 とに流れる電流の差電流
はキルヒホッフの法則により Ii1の電流 IH に等しい。
したがって、回路の出力は端子４からの電流出力と入力
端子２のからの電圧出力から取り出すことができる。
路TRを介して端子２に伝達され、MP2 を介して出力端子
４に流れる。このとき、MP2 に流れる電流は増大するた
め、端子２の電位は上昇する。MP1 に流れる電流は、端
子２の電位が上昇するため、入力電流が０の場合に比べ
減少する。このときMP2 とMP1 とに流れる電流の差電流
はキルヒホッフの法則により Ii1の電流 IH に等しい。
したがって、回路の出力は端子４からの電流出力と入力
端子２のからの電圧出力から取り出すことができる。
【００３９】次に、スイッチSWにより電流源Ii2 と端子
１が接続された場合について信号の流れを説明する。
１が接続された場合について信号の流れを説明する。
【００４０】スイッチSWは電流源 Ii2に接続され、電流
源 Ii2からの電流は伝送線路TR、MP1 を介して電圧源１
０に流れるため、MP1 の電流は増大する。したがって、
端子２の電位は下がる。MP2 に流れる電流は、端子２の
電位が下がるため、減少する。このときMP2 とMP1 とに
流れる電流の差電流はキルヒホッフの法則により Ii1の
電流IHに等しい。したがって、回路の出力は端子４から
の電流出力と端子２からの電圧出力から取り出すことが
できる。
源 Ii2からの電流は伝送線路TR、MP1 を介して電圧源１
０に流れるため、MP1 の電流は増大する。したがって、
端子２の電位は下がる。MP2 に流れる電流は、端子２の
電位が下がるため、減少する。このときMP2 とMP1 とに
流れる電流の差電流はキルヒホッフの法則により Ii1の
電流IHに等しい。したがって、回路の出力は端子４から
の電流出力と端子２からの電圧出力から取り出すことが
できる。
【００４１】図２の入力回路は図１の入力回路とほぼ同
様な構成であるが、MP1 をMN1 に、MP2 をMN2 に置き換
えた構成をとっている。回路動作に関してもほぼ同様で
あるので省略する。
様な構成であるが、MP1 をMN1 に、MP2 をMN2 に置き換
えた構成をとっている。回路動作に関してもほぼ同様で
あるので省略する。
【００４２】さて、これまでは入力信号を電流と仮定し
て説明してきたが、ＥＣＬとのインターフェースのよう
な入力信号が電圧の場合でも等価的に電流信号で説明で
きることを以下に示す。
て説明してきたが、ＥＣＬとのインターフェースのよう
な入力信号が電圧の場合でも等価的に電流信号で説明で
きることを以下に示す。
【００４３】入力された電圧Ｖは伝送線路TRの特性イン
ピーダンスＺにより、伝送線路TRにおいて電流Ｖ／Ｚに
変換される。通常、反射を防ぐため伝送線路TRの特性イ
ンピーダンスと終端抵抗は等しく合わせる。この場合は
入力回路の入力インピーダンスが終端抵抗となる。これ
らのインピーダンスは等しいため、電流Ｖ／Ｚは入力端
子２で反射されず、入力端子２に伝達される。平衡状態
では入力電圧Ｖと入力回路のインピーダンスＺにより、
電流Ｖ／Ｚが定常に流れる。したがって、入力が電圧の
場合でも等価的に電流入力で説明できる。
ピーダンスＺにより、伝送線路TRにおいて電流Ｖ／Ｚに
変換される。通常、反射を防ぐため伝送線路TRの特性イ
ンピーダンスと終端抵抗は等しく合わせる。この場合は
入力回路の入力インピーダンスが終端抵抗となる。これ
らのインピーダンスは等しいため、電流Ｖ／Ｚは入力端
子２で反射されず、入力端子２に伝達される。平衡状態
では入力電圧Ｖと入力回路のインピーダンスＺにより、
電流Ｖ／Ｚが定常に流れる。したがって、入力が電圧の
場合でも等価的に電流入力で説明できる。
【００４４】次に、図１および図２に示した入力回路の
基本概念を用いて構成した入力バッファ回路を説明す
る。
基本概念を用いて構成した入力バッファ回路を説明す
る。
【００４５】図３はその入力バッファ回路の回路構成を
示す図である。
示す図である。
【００４６】同図において、 Ii1、 Ii2はそれぞれ論理
値 H,Lに対応する電流を供給する電流源であり、スイッ
チSWにより電流源 Ii1、 Ii2のどちらかが端子１に接続
される。入力バッファ回路は伝送線路TRを介して端子１
に接続される。端子２は入力バッファ回路の入力端子と
され、MP1 のドレイン端子、ゲート端子、MP2 のソース
端子さらにMP10のゲート端子に共通接続されている。MP
1 、MP10のソース端子は正電圧源 VDD（端子１０）に接
続される。MP2 のゲート端子３はMP11のドレイン端子、
ゲート端子に共通接続される。MP2 のドレイン端子４は
MN10のゲート端子、ドレイン端子、さらにMN11のゲート
端子に共通接続される。MN10、MN11のソース端子は負電
圧源 VSS（端子０）に接続される。MN11のドレイン端子
とMN10のドレイン端子は出力端子２３に共通接続され
る。MN12のゲート端子２２はMN13のゲート端子、ドレイ
ン端子に共通接続される。MN12、MN13のソース端子は負
電圧源VSS （端子０）に共通接続される。電流源 I10は
MN13のゲート端子、ドレイン端子およびMN12のゲート端
子２２に接続される。
値 H,Lに対応する電流を供給する電流源であり、スイッ
チSWにより電流源 Ii1、 Ii2のどちらかが端子１に接続
される。入力バッファ回路は伝送線路TRを介して端子１
に接続される。端子２は入力バッファ回路の入力端子と
され、MP1 のドレイン端子、ゲート端子、MP2 のソース
端子さらにMP10のゲート端子に共通接続されている。MP
1 、MP10のソース端子は正電圧源 VDD（端子１０）に接
続される。MP2 のゲート端子３はMP11のドレイン端子、
ゲート端子に共通接続される。MP2 のドレイン端子４は
MN10のゲート端子、ドレイン端子、さらにMN11のゲート
端子に共通接続される。MN10、MN11のソース端子は負電
圧源 VSS（端子０）に接続される。MN11のドレイン端子
とMN10のドレイン端子は出力端子２３に共通接続され
る。MN12のゲート端子２２はMN13のゲート端子、ドレイ
ン端子に共通接続される。MN12、MN13のソース端子は負
電圧源VSS （端子０）に共通接続される。電流源 I10は
MN13のゲート端子、ドレイン端子およびMN12のゲート端
子２２に接続される。
【００４７】このように構成された入力バッファ回路の
動作を説明する。
動作を説明する。
【００４８】この入力バッファ回路にH が入力されると
き、スイッチSWにより電流源 Ii1と端子１が接続されて
いる。電流源 Ii1の電流は伝送線路TR、MP2 を介してMN
10に流れる。このとき、図１で述べたように、MN10に流
れる電流はMP1 に流れる電流よりも電流源 Ii1による電
流 IH だけ多い。MN10、MN11はカレントミラー回路を構
成しているのでMN10に流れた電流と等しい電流をMN11が
流そうとする。また、MP1 、MP10もカレントミラー回路
を構成するので、MP10はMP1 に流れる電流と等しい電流
を流そうとする。端子２３がハイインピーダンスである
場合、MP10とMN11の電流を等しくするような点で平衡状
態になるため、端子２３はＬとなる。入力がＬの場合は
端子１は電流源 Ii2と接続される。この場合は上で説明
したものの反対の動作をするため、出力端子２３はH と
なる。
き、スイッチSWにより電流源 Ii1と端子１が接続されて
いる。電流源 Ii1の電流は伝送線路TR、MP2 を介してMN
10に流れる。このとき、図１で述べたように、MN10に流
れる電流はMP1 に流れる電流よりも電流源 Ii1による電
流 IH だけ多い。MN10、MN11はカレントミラー回路を構
成しているのでMN10に流れた電流と等しい電流をMN11が
流そうとする。また、MP1 、MP10もカレントミラー回路
を構成するので、MP10はMP1 に流れる電流と等しい電流
を流そうとする。端子２３がハイインピーダンスである
場合、MP10とMN11の電流を等しくするような点で平衡状
態になるため、端子２３はＬとなる。入力がＬの場合は
端子１は電流源 Ii2と接続される。この場合は上で説明
したものの反対の動作をするため、出力端子２３はH と
なる。
【００４９】以上説明したものは、入力を電流とした場
合であるが、入力が電圧でも同様に動作する。
合であるが、入力が電圧でも同様に動作する。
【００５０】図４は図３の回路に使われているトランジ
スタ、電圧源の極性を反対にしたものであり、回路構成
や回路動作の説明は省略する。
スタ、電圧源の極性を反対にしたものであり、回路構成
や回路動作の説明は省略する。
【００５１】ところで、以上示した入力バッファ回路は
プロセスのばらつき、または温度により入力端子の直流
電位が設定値からずれてしまう。これを防ぐため、帰還
回路を含んだ電流源を用いた構成を図５乃至図６に示
す。図６は極性が図５と反対の構成をとっているだけな
ので、ここでは図５のみを説明する。また、図５は電流
源の構成以外、図３と全く同じ構成をしているので、電
流源の部分の構成と動作のみを説明する。
プロセスのばらつき、または温度により入力端子の直流
電位が設定値からずれてしまう。これを防ぐため、帰還
回路を含んだ電流源を用いた構成を図５乃至図６に示
す。図６は極性が図５と反対の構成をとっているだけな
ので、ここでは図５のみを説明する。また、図５は電流
源の構成以外、図３と全く同じ構成をしているので、電
流源の部分の構成と動作のみを説明する。
【００５２】さて、図５において、電圧電流変換増幅器
Ａの（＋）入力端子は端子２０に接続され、（−）入力
端子は端子４０に接続される。増幅器Ａの出力端子は端
子２２に接続される。端子４０は抵抗Ｒ１とＲ２の一端
と接続され、抵抗Ｒ１、Ｒ２のもう一端は電圧源 V
DD（端子１０）と電圧源 VSS（端子０）にそれぞれ接続
される。
Ａの（＋）入力端子は端子２０に接続され、（−）入力
端子は端子４０に接続される。増幅器Ａの出力端子は端
子２２に接続される。端子４０は抵抗Ｒ１とＲ２の一端
と接続され、抵抗Ｒ１、Ｒ２のもう一端は電圧源 V
DD（端子１０）と電圧源 VSS（端子０）にそれぞれ接続
される。
【００５３】この回路動作を以下に示す。
【００５４】抵抗分割された端子４０の電位はその電流
電圧 VDD 、 VSSと抵抗Ｒ１、Ｒ２の比により決定され
る。ＩＣにおいて、抵抗の絶対値を制御するのは困難で
あるが抵抗比を制御するのは比較的簡単に実現できる。
これらの抵抗の温度係数は材料できまるので温度係数は
等しい。また近接してレイアウトを行えば、それぞれの
抵抗の温度はほぼ等しくなる。したがって、端子４０の
電位は設計値に合わせることが簡単で、しかも、温度に
よる変化は無視できるほど小さい。この電位を参照電位
として、増幅器の（−）入力端子に与える。端子２０の
電位がプロセスのばらつきや、温度変化により設計値か
らずれた場合、たとえば、高い側にずれた場合を述べ
る。端子２０の電位は端子４０の電位より高いため、増
幅器Ａは電流をMN13により多く流れこむ。MN13とMN12は
カレントミラー回路を構成しているので、MP13には電流
の増加分が伝達される。したがって、端子２０の電位は
端子４０の電位と同電位になるように下がる。
電圧 VDD 、 VSSと抵抗Ｒ１、Ｒ２の比により決定され
る。ＩＣにおいて、抵抗の絶対値を制御するのは困難で
あるが抵抗比を制御するのは比較的簡単に実現できる。
これらの抵抗の温度係数は材料できまるので温度係数は
等しい。また近接してレイアウトを行えば、それぞれの
抵抗の温度はほぼ等しくなる。したがって、端子４０の
電位は設計値に合わせることが簡単で、しかも、温度に
よる変化は無視できるほど小さい。この電位を参照電位
として、増幅器の（−）入力端子に与える。端子２０の
電位がプロセスのばらつきや、温度変化により設計値か
らずれた場合、たとえば、高い側にずれた場合を述べ
る。端子２０の電位は端子４０の電位より高いため、増
幅器Ａは電流をMN13により多く流れこむ。MN13とMN12は
カレントミラー回路を構成しているので、MP13には電流
の増加分が伝達される。したがって、端子２０の電位は
端子４０の電位と同電位になるように下がる。
【００５５】この場合、入力回路の動作電流が変わるた
め、入力インピーダンスが変化するが、その変化は数
［Ω］程度であるため大きな影響を与えることはない。
め、入力インピーダンスが変化するが、その変化は数
［Ω］程度であるため大きな影響を与えることはない。
【００５６】なお、以上の実施例はＣＭＯＳのみの説明
になっているが、本発明は例えばシリコンバイポーラト
ランジスタのような両極性のトランジスタを有するプロ
セスでも同様に実現が可能である。
になっているが、本発明は例えばシリコンバイポーラト
ランジスタのような両極性のトランジスタを有するプロ
セスでも同様に実現が可能である。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
ＬＳＩ間の伝送を行う入力回路の入力段において、２つ
の同極性トランジスタ用いた並列回路で終端を行い、電
流出力と電圧出力の２つを出力段に備えることで、入力
信号の変化による入力インピーダンスの変化を小さく抑
えたまま電流利得を１に近づけた回路を構成できる。
ＬＳＩ間の伝送を行う入力回路の入力段において、２つ
の同極性トランジスタ用いた並列回路で終端を行い、電
流出力と電圧出力の２つを出力段に備えることで、入力
信号の変化による入力インピーダンスの変化を小さく抑
えたまま電流利得を１に近づけた回路を構成できる。
【図１】本発明の基本回路図。
【図２】本発明のもう一つの基本回路図。
【図３】本発明に係る入力回路図。
【図４】本発明に係るもう一つの入力回路図。
【図５】本発明に係る入力回路においてプロセスのばら
つきや温度に関する補償を施した図。
つきや温度に関する補償を施した図。
【図６】本発明に係るもう一つの入力回路においてプロ
セスのばらつきや温度に関する補償を施した図。
セスのばらつきや温度に関する補償を施した図。
【図７】従来の入力回路の構成図。
【図８】従来の入力回路のもう一つの構成図。
２…入力端子、第２の出力端子 MP1 …第１のトランジスタ MP2 …第２のトランジスタ １０…第１の電圧源 VB1…第２の電圧源 ４…第１の出力端子
Claims (2)
- 【請求項１】 伝送線路を介して出力側と接続される入
力回路において、 前記伝送線路に接続された入力端子と、 この入力端子にドレイン端子とゲート端子が接続された
前記第１のトランジスタと、 この第１のトランジスタと同じ極性であって、前記入力
端子にソース端子が接続された第２のトランジスタと、 前記第１のトランジスタのソース端子に接続された第１
の電圧源と、 前記第２のトランジスタのゲート端子に接続された第２
の電圧源と、 前記第２のトランジスタのドレイン端子に接続された第
１の出力端子とを具備した入力回路であって、前記入力
端子を第２の出力端子としたことを特徴とする入力回
路。 - 【請求項２】 請求項１記載の入力回路において、 第２の電圧源の電位を検出し、この電位と予め定められ
た参照電位との比較により、第２の電圧源の電位を所定
の電位に保持するよう制御する回路をさらに具備するこ
とを特徴とする入力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05049591A JP3139868B2 (ja) | 1993-03-10 | 1993-03-10 | 入力回路 |
| KR1019940004537A KR970006876B1 (ko) | 1993-03-10 | 1994-03-09 | 입력 회로 |
| US08/208,111 US5418475A (en) | 1993-03-10 | 1994-03-09 | Input/output circuit having the input buffer circuit being connected in parallel with two transistors with the same polarity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05049591A JP3139868B2 (ja) | 1993-03-10 | 1993-03-10 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268507A true JPH06268507A (ja) | 1994-09-22 |
| JP3139868B2 JP3139868B2 (ja) | 2001-03-05 |
Family
ID=12835483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05049591A Expired - Fee Related JP3139868B2 (ja) | 1993-03-10 | 1993-03-10 | 入力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5418475A (ja) |
| JP (1) | JP3139868B2 (ja) |
| KR (1) | KR970006876B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080583A (ja) * | 2004-09-07 | 2006-03-23 | Nec Micro Systems Ltd | 入力回路 |
| US7176709B2 (en) | 2003-12-25 | 2007-02-13 | Seiko Epson Corporation | Receiving device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534812A (en) * | 1995-04-21 | 1996-07-09 | International Business Machines Corporation | Communication between chips having different voltage levels |
| US5760601A (en) * | 1996-08-26 | 1998-06-02 | International Business Machines Corporation | Transmission line driver circuit for matching transmission line characteristic impedance |
| US5815107A (en) * | 1996-12-19 | 1998-09-29 | International Business Machines Corporation | Current source referenced high speed analog to digitial converter |
| US5923276A (en) * | 1996-12-19 | 1999-07-13 | International Business Machines Corporation | Current source based multilevel bus driver and converter |
| US6101561A (en) * | 1998-02-06 | 2000-08-08 | International Business Machines Corporation | System for providing an increase in digital data transmission rate over a parallel bus by converting binary format voltages to encoded analog format currents |
| US6380787B1 (en) * | 1999-08-31 | 2002-04-30 | Micron Technology, Inc. | Integrated circuit and method for minimizing clock skews |
| US6501293B2 (en) | 1999-11-12 | 2002-12-31 | International Business Machines Corporation | Method and apparatus for programmable active termination of input/output devices |
| US6737926B2 (en) * | 2001-08-30 | 2004-05-18 | Micron Technology, Inc. | Method and apparatus for providing clock signals at different locations with minimal clock skew |
| US6825693B2 (en) * | 2002-12-31 | 2004-11-30 | Intel Corporation | Remote receiver detection |
| US7206981B2 (en) * | 2002-12-31 | 2007-04-17 | Intel Corporation | Compliance testing through test equipment |
| US6906549B2 (en) * | 2002-12-31 | 2005-06-14 | Intel Corporation | Asynchronous coupling and decoupling of chips |
| DE10349092B4 (de) | 2003-10-22 | 2020-06-18 | Atmel Corp. | Integrierte Schaltungsanordnung zum Erkennen und Ausgeben von Steuersignalen |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970419A (en) * | 1987-03-23 | 1990-11-13 | Unisys Corporation | Low-noise transmission line termination circuitry |
| US4859877A (en) * | 1988-01-04 | 1989-08-22 | Gte Laboratories Incorporated | Bidirectional digital signal transmission system |
| US5084637A (en) * | 1989-05-30 | 1992-01-28 | International Business Machines Corp. | Bidirectional level shifting interface circuit |
| JPH03109626A (ja) * | 1989-06-30 | 1991-05-09 | Toshiba Corp | 入出力回路 |
| US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
| US5029284A (en) * | 1990-04-30 | 1991-07-02 | Motorola, Inc. | Precision switchable bus terminator circuit |
| JP2981279B2 (ja) * | 1990-11-29 | 1999-11-22 | 株式会社東芝 | 入出力回路 |
| JP2623374B2 (ja) * | 1991-02-07 | 1997-06-25 | ローム株式会社 | 出力回路 |
| US5341039A (en) * | 1991-04-19 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | High frequency integrated circuit device including a circuit for decreasing reflected signals in wiring formed on a semiconductor substrate |
| US5107230A (en) * | 1991-04-26 | 1992-04-21 | Hewlett-Packard Company | Switched drivers providing backmatch impedance for circuit test systems |
| US5227677A (en) * | 1992-06-10 | 1993-07-13 | International Business Machines Corporation | Zero power transmission line terminator |
-
1993
- 1993-03-10 JP JP05049591A patent/JP3139868B2/ja not_active Expired - Fee Related
-
1994
- 1994-03-09 KR KR1019940004537A patent/KR970006876B1/ko not_active Expired - Fee Related
- 1994-03-09 US US08/208,111 patent/US5418475A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR970006876B1 (ko) | 1997-04-30 |
| US5418475A (en) | 1995-05-23 |
| KR940023060A (ko) | 1994-10-22 |
| JP3139868B2 (ja) | 2001-03-05 |
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