JPH06274616A - フィルタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ２つの符号化方式で使用するフィルタ回路の
いずれにも使用できるハード規模の小さいフィルタ回路
を提供する。 【構成】 横または縦に隣接するデータを同時に取り出
すレジスタ１０１，１０２、またはライン遅延素子１０
７，１０８、レジスタ１０９と、前記データを動作モー
ドに応じた方法で平均化するシフタ１０３，１１６，１
１７、選択器１０４および加算器１０５、またはシフタ
１１１，１１８，１１９、選択器１１０，１１２および
加算器１１３と、平均化したデータがブロックのエッジ
部分に該当しないとき該データを、エッジ部分に該当す
るとき平均化しないデータを選択して出力する選択器１
０６または選択器１１４とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動画等の符号化方式で
使用されるフィルタ回路に関するものである。

【０００２】

【従来の技術】動画等の符号化方式の国際標準としてＣ
ＣＩＴＴ（国際電信電話諮問委員会）による勧告Ｈ．２
６１や、ＩＳＯ（国際標準化機構）によるＭＰＥＧ等が
あり、その符号化方式は、例えば文献、安田浩編「マル
チメディア符号化の国際標準」（平３−６−３０）丸善
Ｐ．８８−９１，Ｐ．１２８−１２９に紹介されてい
る。

【０００３】ＣＣＩＴＴ勧告Ｈ．２６１による符号化方
式は、まず動き補償フレーム間予測を行い、次にその予
測誤差を８×８のブロックサイズでＤＣＴしたあと、量
子化・可変長符号化するハイブリッド方式であり、動き
補償フレーム間予測により時間的変化にかかわる冗長度
が、直交変換符号化によりフレーム内の空間的変化にか
かわる冗長度が除かれる。そして、この方式では、符号
化に際して発生する雑音がフレームメモリの中に累積し
て再生画面を汚し、また予測効率を下げることを防止す
るために、図２に示すように定められたループフィルタ
を用いている。

【０００４】一方、ＩＳＯ ＭＰＥＧによる符号化方式
は、まず時間軸方向の冗長度を落とすため動き補償を行
い画像間の差分をとり、その後空間軸方向の冗長度を落
とすためＤＣＴと可変長符号を使う方式である。この方
式で用いられるハーフペル動き補償は図３に示すよう
に、予測画素の位置が２画素の間なら２画素値の平均、
４画素間なら４画素値の平均という簡単なものである
（平均とは丸めを含む平均計算）。そのため、ハーフペ
ル動き補償はその予測精度向上の意味合いだけでなく、
空間的なローパスフィルタの働きを持つ。

【０００５】ＣＣＩＴＴ勧告Ｈ．２６１では１２１型の
ブロック内に閉じた２次元ループ内フィルタが使われて
いたが、ＭＰＥＧでは比較的ビットレートが高いため、
強いローパスフィルタは不必要とされ、ループ内フィル
タはもたないが、かわりにこのハーフペルの動き補償が
ループ内フィルタの代替的役割を持つ。

【０００６】

【発明が解決しようとする課題】しかしながら、以上述
べた２つの符号化方式で用いるいわゆる空間フィルタ回
路は互いに相違しているので、２つの符号化方式を同一
の符号化装置で実現しようとするとそれぞれ別の空間フ
ィルタ回路が必要になり、データバス切り替え回路も含
めハード規模が大きく、複雑になるという問題点があっ
た。

【０００７】本発明は、以上述べた２つの符号化方式を
同一の装置で実現しようとするとそれぞれ別の空間フィ
ルタ回路が必要になり、切り替え回路を含めハード規模
が大きく、複雑になると言う問題点を回避するために、
２つの符号化方式の空間フィルタ回路をモード切り換え
のみで実現できる空間フィルタ回路を提供する事を目的
とする。

【０００８】

【課題を解決するための手段】本発明は上記目的を達成
するため、Ｎ×Ｎブロック単位で入力される画像データ
に対してモード１またはモード２で動作するフィルタ回
路において、前記画像データを１クロック遅延させた第
１のデータと２クロック遅延させた第２のデータとを出
力する第１の遅延手段と、モード１のとき前記画像デー
タをそのまま出力し、モード２のときその値を２倍にし
て出力する第１のシフタと、モード１のとき前記第１の
遅延手段からの第２のデータを出力し、モード２のとき
値が零のデータを出力する第１の選択器と、前記第１の
シフタからのデータと、前記第１の遅延手段からの第１
のデータと、前記第１の選択器からのデータとを加算す
る第１の加算手段と、前記第１の加算手段からのデータ
がブロックのエッジ部分に該当しないとき該データを出
力し、エッジ部分に該当するとき前記第１の遅延手段か
らの第１のデータを出力する第２の選択器と、モード１
のとき前記第２の選択器からのデータをそのまま出力
し、モード２のときその値を２倍にして出力する第２の
シフタと、前記第２の選択器からのデータをＮクロック
遅延させた第３のデータと２Ｎクロック遅延させた第４
のデータとを出力する第２の遅延手段と、前記第２の遅
延手段からの第３のデータを１クロック遅延させて出力
する第３の遅延手段と、モード１のとき前記第２の遅延
手段からの第３のデータを出力し、モード２のとき前記
第３の遅延手段からのデータを出力する第３の選択器
と、モード１のとき前記第２の遅延手段からの第４のデ
ータを出力し、モード２のとき値が零のデータを出力す
る第４の選択器と、前記第２のシフタからのデータと、
前記第３の選択器からのデータと、前記第４の選択器か
らのデータとを加算する第２の加算手段と、前記第２の
加算器からのデータがブロックのエッジ部分に該当しな
いとき該データを出力し、エッジ部分に該当するとき前
記第３の選択器からのデータを出力する第５の選択器と
を備えたものである。

【０００９】

【作用】第１の遅延手段で入力データから横に隣接する
データを同時に取り出し、第１の加算手段で加算して平
均化し、平均化したデータがブロックのエッジ部分に該
当しないときは該データを、エッジ部分に該当するとき
は平均化されていないオリジナルデータを第２の選択器
で選択して出力する。続いて第２、第３の遅延手段で縦
に隣接するデータを同時に取り出し、第２の加算手段で
加算して平均化し、平均化したデータがブロックのエッ
ジ部分に該当しないときは該データを、エッジ部分に該
当するときは平均化されていないデータを第５の選択器
で選択して出力する。

【００１０】ここで、モード１、モード２の切り換えに
対応して第１、第２のシフタ、第１、第２及び第３の選
択器の動作を切り換え、第１、第２の加算手段で加算さ
れるデータを変更してモードに応じた平均化を実現す
る。

【００１１】

【実施例】図１は本発明の実施例を示すブロック図であ
る。

【００１２】図１において、画像データの通過経路に関
する接続は次のようになっている。すなわち、入力デー
タ端子ＩＮ１はレジスタ１０１の入力とシフタ１０３の
入力とに接続されている。レジスタ１０１の出力はシフ
タ１１６の入力とレジスタ１０２の入力と選択器１０６
のポートＢとに接続され、シフタ１０３の出力は加算器
１０５のポートＡに接続されている。シフタ１１６の出
力は加算器１０５のポートＢに接続され、レジスタ１０
２の出力は選択器１０４のポートＡに接続されている。
選択器１０４のポートＢはグランドＧＮＤ（すなわち値
０）に接続され、その出力は加算器１０５のポートＣに
接続されている。加算器１０５の出力はシフタ１１７の
入力に接続され、シフタ１１７の出力は選択器１０６の
ポートＡに接続されている。

【００１３】更に、選択器１０６の出力はシフタ１１１
の入力とライン遅延素子１０７の入力とに接続されてい
る。シフタ１１１の出力は加算器１１３のポートＡに接
続され、ライン遅延素子１０７の出力は選択器１１０の
ポートＡとライン遅延素子１０８の入力と切り替えスイ
ッチＳＷ１の端子Ａとに接続されている。ライン遅延素
子１０８の出力は選択器１１２のポートＡと切り替えス
イッチＳＷ１の端子Ｂとに接続されている。切り替えス
イッチＳＷ１の端子Ｙはレジスタ１０９の入力に接続さ
れ、レジスタ１０９の出力は選択器１１０のポートＢに
接続されている。選択器１１０の出力はシフタ１１８の
入力と選択器１１４のポートＢとに接続され、シフタ１
１８の出力は加算器１１３のポートＢに接続されてい
る。選択器１１２のポートＢはグランドＧＮＤ（すなわ
ち値０）に接続され、その出力は加算器１１３のポート
Ｃに接続されている。加算器１１３の出力はシフタ１１
９の入力に接続され、シフタ１１９の出力は選択器１１
４のポートＡに接続され、選択器１１４の出力は出力デ
ータ端子ＯＵＴ１に接続されている。

【００１４】一方、制御信号の通過経路に関する接続は
次のようになっている。すなわち、入力端子ＩＮ２，Ｉ
Ｎ３はコントローラ１１５の入力に接続され、入力端子
ＩＮ３は更にシフタ１０３，１１１および選択器１０
４，１１０，１１２とに接続されている。コントローラ
１１５の第１の出力は選択器１０６に、第２の出力は選
択器１１４に、第３の出力は出力端子ＯＵＴ２にそれぞ
れ接続されている。

【００１５】なお、選択器１０６，１１４は、コントロ
ーラ１１５からの制御信号ＣＯＬＥＤＧＥ，ＲＯＷ Ｅ
ＤＧＥがハイレベルのときポートＡから入力されるデー
タを選択して出力し、ローレベルのときポートＢから入
力されるデータを選択して出力するものである。

【００１６】次に本実施例の動作について説明する。

【００１７】まず、本実施例がＣＣＩＴＴ勧告Ｈ．２６
１で規定される符号化方式等で用いられるループフィル
タとして動作する場合（以下モード１という）について
説明する。

【００１８】モード１の場合、入力端子ＩＮ３から入力
されるモード信号ＭＯＤＥは常にローレベルである。こ
れにより、シフタ１０３，１１１は入力データをビット
シフトすることなくそのまま出力し、選択器１０４，１
１０，１１２はポートＡに入力されるデータを選択して
出力するように設定される。

【００１９】従って、入力データ端子ＩＮ１に入力した
データはシフタ１０３をそのまま通過して加算器１０５
のポートＡに入力し、同時にレジスタ１０１で１クロッ
ク遅延され、シフタ１１６で左に１ビットシフトされて
（すなわち値が２倍される）加算器１０５のポートＢに
入力すると共に、レジスタ１０１および１０２で計２ク
ロック遅延され、選択器１０４を通過して加算器１０５
のポートＣに入力する。従って、加算器１０５のポート
Ｂに入力するデータを基準に考えると、ポートＡ，Ｃに
はそれぞれ前記データの左側、右側に隣接するデータが
入力することになる。ポートＡ，Ｂ，Ｃにそれぞれ入力
したデータは加算器１０５で加算され、シフタ１１７で
右に２ビットシフトされ（すなわち値が１／４にされ
る）、選択器１０６のポートＡに入力する。すなわち、
このポートＡには横方向にループフィルタのかかったデ
ータが入力する。選択器１０６はポートＡに入力したデ
ータを選択して出力する。但し、入力するブロック画像
のエッジ部分はループフィルタをかけないので、選択器
１０６のポートＡにエッジ部分に該当するデータが入力
するとき、コントローラ１１５から選択器１０６へ供給
される制御信号ＣＯＬＥＤＧＥをローレベルにすること
によりレジスタ１０１から出力し選択器１０６のポート
Ｂに入力するデータ、すなわち横方向にループフィルタ
のかかっていないオリジナルデータを選択して出力す
る。

【００２０】選択器１０６から出力したデータはシフタ
１１１をそのまま通過して加算器１１３のポートＡに入
力し、同時にライン遅延素子１０７（入力する画像が８
×８ブロックの場合、８段のレジスタで構成される。ラ
イン遅延素子１０８も同様）で８クロック遅延され、選
択器１１０を通過し、シフタ１１８で左に１ビットシフ
トされて加算器１１３のポートＢに入力すると共に、ラ
イン遅延素子１０７，１０８で計１６クロック遅延さ
れ、選択器１１２を通過して加算器１１３のポートＣに
入力する。従って加算器１１３のポートＢに入力するデ
ータを基準に考えると、ポートＡ，Ｃには前記データの
上側、下側に隣接するデータが入力することになる。ポ
ートＡ，Ｂ，Ｃにそれぞれ入力したデータは加算器１１
３で加算され、シフタ１１９で右に２ビットシフトさ
れ、選択器１１４のポートＡに入力する。すなわち、こ
のポートＡには縦方向にループフィルタのかかったデー
タが入力することになる。選択器１１３はポートＡに入
力したデータを選択して出力する。但し、入力する画像
のエッジ部分はループフィルタをかけないので、選択器
１１４のポートＡにエッジ部分に該当するデータが入力
するとき、コントローラ１１５から選択器１１４へ供給
される制御信号ＲＯＷ ＥＤＧＥをローレベルにするこ
とにより、選択器１０６から出力しライン遅延素子１０
７および選択器１１０を通過し選択器１１４のポートＢ
に入力するデータ、すなわち縦方向にループフィルタの
かかっていないデータを選択器１１４で選択して出力す
る。

【００２１】更に、図４に示すラスタスキャンで８×８
ブロックの画像データが入力した場合の動作を図６に示
すタイムチャートを用いて説明する。なお、図４におい
て、データＡ１〜Ａ８，Ｈ１〜Ｈ８は縦方向のエッジ
部、データＡ１〜Ｈ１，Ａ８〜Ｈ８は横方向のエッジ部
である。

【００２２】図６に示すように、入力端子ＩＮ２にスタ
ート信号ＳＴＡＲＴが入力すると、同時に入力データ端
子ＩＮ１にデータＡ１，Ａ２，Ａ３，…が順次入力す
る。最初のデータＡ１がレジスタ１０１から出力すると
き、選択器１０６のポートＡに入力するデータはエッジ
部分に該当するので、コントローラ１１５から選択器１
０６に供給される制御信号ＣＯＬ ＥＤＧＥをローレベ
ルにすることにより、レジスタ１０１から出力し選択器
１０６のポートＢに入力するデータＡ１を選択器１０６
で選択して出力する。次のデータＡ２がレジスタ１０１
から出力するとき、選択器１０６のポートＡに入力する
データはデータＡ１と、データＡ２を２倍にしたデータ
と、データＡ３とを加算してそれを１／４にしたデータ
（ループフィルタがかかったデータ）であり、エッジ部
分には該当しないので、前記制御信号ＣＯＬ ＥＤＧＥ
をハイレベルにすることにより、選択器１０６のポート
Ａに入力するループフィルタがかかったデータを選択
し、これをデータＡ２′として出力する。以下同様にし
て、データＡ８，Ｂ１，Ｂ８，Ｃ１，Ｃ８，…がレジス
タ１０１から出力するとき、選択器１０６でポートＢに
入力するこれらのデータを選択して出力し、それ以外の
データがレジスタ１０１から出力するとき、選択器１０
６でポートＡに入力されるループフィルタのかかったデ
ータを選択し、これらをデータＡ３′，Ａ４′，…，Ａ
７′，Ｂ２′，Ｂ３′，…として出力する。

【００２３】このようにして横方向のループフィルタが
かかったデータは、次段で縦方向のフィルタがかけられ
る。以下その動作を説明する。

【００２４】選択器１０６から出力したデータは前述の
ように、シフタ１１１を通過して加算器１１３のポート
Ａに、ライン遅延素子１０７、選択器１１０、シフタ１
１８を通過して加算器１１３のポートＢに、ライン遅延
素子１０７，１０８、選択器１１２を通過して加算器１
１３のポートＣにそれぞれ入力する。ライン遅延素子１
０７はデータを８クロック遅延させるので、ライン遅延
素子１０７からデータＡ１が出力するとき、丁度選択器
１０６からデータＢ１が出力し、従って加算器１１３で
加算されシフタ１１９でシフトされて選択器１１４のポ
ートＡに入力するデータは縦方向のエッジ部分に当るの
で、コントローラ１１５から選択器１１４に供給される
制御信号ＲＯＷ ＥＤＧＥをローレベルにすることによ
り、ライン遅延素子１０７から選択器１１０を通過して
選択器１１４のポートＢに入力するデータＡ１を選択器
１１４で選択して出力する。この時、コントローラ１１
５からデータ同期信号Ｄ−ＳＹＮＣが出力端子ＯＵＴ２
へ出力する。次いで、データＡ２′，Ａ３′，…，Ａ
７′，Ａ８がライン遅延素子１０７から出力するとき、
それらに対応して選択器１１４のポートＡに入力するデ
ータはいずれも縦方向のエッジ部に該当するので、前記
制御信号ＲＯＷ ＥＤＧＥは引続いてローレベルに維持
され選択器１１４から前記データＡ２′，Ａ３′，…，
Ａ７′，Ａ８が出力する。

【００２５】続いてライン遅延素子１０７からデータＢ
１が出力するとき、加算器１１３にはデータＣ１と、デ
ータＢ１を２倍したデータと、データＡ１が入力される
ので、選択器１１４のポートＡにはデータＣ１と、デー
タＢ１を２倍したデータＡ１とを加算してそれを１／４
にしたデータ（ループフィルタがかかったデータ）が入
力される。このデータはエッジ部分に該当しないので前
記制御信号ＲＯＷ ＥＤＧＥ をハイレベルにすること
により、選択器１１４のポートＡに入力するデータを選
し、これをデータＢ１°として出力する。次いで、デー
タＢ２′，Ｂ３′，…がライン遅延素子から出力すると
き、選択器１１４のポートＡに入力するループフィルタ
のかかったデータを選択し、これをデータＢ２°，Ｂ３
°，…として出力する。

【００２６】このようにして、入力データ端子ＩＮ１に
入力されたデータは縦横方向のループフィルタがかけら
れ出力データ端子ＯＵＴ１から出力する。

【００２７】次に、本実施例がＩＳＯに定めるＭＰＥＧ
による符号化方式等で用いられるハーフペル動き補償と
して動作する場合（以下モード２という）について説明
する。

【００２８】モード２の場合、入力端子ＩＮ３から入力
するモード信号ＭＯＤＥは常にハイレベルに維持され
る。これにより、シフタ１０３，１１１は入力データを
左へ１ビットシフトして（入力データの値を２倍にす
る）出力し、選択器１０４，１１０，１１２はそれぞれ
のポートＢに入力されるデータを選択して出力するよう
に設定される。

【００２９】従って、入力データ端子ＩＮ１に入力され
たデータはシフタ１０３で左へ１ビットシフトされて加
算器１０５のポートＡに入力し、同時にレジスタ１０１
で１クロック遅延されシフタ１１６で左へ１ビットシフ
トされて加算器１０５のポートＢに入力する。なお、加
算器１０５のポートＣには選択器１０４を介して値０が
入力する。従って、加算器１０５のポートＢに入力する
データを基準に考えると、ポートＡには前記データの左
側に隣接するデータが入力することになる。ポートＡ，
Ｂ，Ｃにそれぞれ入力したデータは加算器１０５で加算
され、シフタ１１７で右に２ビットシフトされて選択器
１０６のポートＡに入力する。すなわち、選択器１０６
のポートＡには横に隣接する２つのデータの平均値を有
するデータが入力することになる。

【００３０】選択器１０６で選択されたデータはシフタ
１１１で左へ１ビットシフトされて加算器１１３のポー
トＡに入力し、同時にライン遅延素子１０７およびレジ
スタ１０９で計９クロック（入力する画像が９×９ブロ
ックからなる場合）、またはライン遅延素子１０７，１
０８およびレジスタ１０９で計１７クロック（入力する
画像が１７×１７ブロックからなる場合）遅延され、選
択器１１０を通過し、シフタ１１８で左に１ビットシフ
トされて加算器１１３のポートＢに入力する。なお、加
算器１１３のポートＣには選択器１１２を介して値０が
入力する。従って、加算器１１３のポートＢに入力する
データを基準に考えると、ポートＡには前記データの下
側に隣接するデータが入力することになる。ポートＡ，
Ｂ，Ｃにそれぞれ入力したデータは加算器１１３で加算
され、シフタ１１９で右へ２ビットシフトされ、選択器
１１４のポートＡに入力する。すなわち、選択器１１４
のポートＡには加算器１１３のポートＡ，Ｂに入力する
データの平均値を有するデータが入力することになる。

【００３１】次に、上述のモード２において、図５に示
す９×９のブロックの中からハーフペルでＸ，Ｙ軸共に
０．５ずつずらした８×８のブロックデータ（点線で示
す範囲のデータ）を取り出す場合の動作を図７に示すタ
イムチャートを用いて説明する。この時、切り替えスイ
ッチＳＷ１は端子Ａを選択する。

【００３２】図７に示すように、入力端子ＩＮ２にスタ
ート信号ＳＴＡＲＴが入力すると、同時に入力データ端
子ＩＮ１から図６に示すラスタスキャンでブロックの画
像データＡ１，Ａ２，Ａ３，…が順次入力する。最初の
データＡ１がレジスタ１０１から出力するとき、加算器
１０５のポートＡ，ＢにはデータＡ２，Ａ１をそれぞれ
２倍したデータが入力するので選択器１０６のポートＡ
にはデータＡとデータＢを平均したデータＡ１２が入力
する。ここで、選択器１０６はポートＡの入力データを
選択するように設定してあるので選択器１０６からデー
タＡ１２が出力する。このデータＡ１２はライン遅延素
子１０７で８クロック遅延され、更にレジスタ１０９で
１クロック遅延され、シフタ１１８で２倍されて加算器
１１３のポートＢに入力する。この時丁度、データＢ１
２（データＢ１とデータＢ２の平均）が選択器１０６か
ら出力し、シフタ１１１で２倍されて加算器１１３のポ
ートＡに入力する。従って、選択器１１４のポートＡに
はデータＡ１２とデータＢ１２を平均したデータＡＢ１
２が入力する。ここで、選択器１１４はポートＡの入力
データを選択するように設定してあるので、選択器１１
４からデータＡＢ１２が出力する。この時、コントロー
ラ１１５からデータ同期信号Ｄ−ＳＹＮＣが出力端子Ｏ
ＵＴ２へ出力する。以下同様にして選択器１１４からデ
ータＡＢ２３，ＡＢ３４，…が順次出力する。

【００３３】但し、データＡ９がレジスタ１０１から出
力するとき、加算器１０５のポートＡ，ＢにはデータＡ
９，Ｂ１をそれぞれ２倍したデータが入力するので、選
択器１０６からデータＡ９とデータＢ１を平均したデー
タが出力する。しかし、このデータは丁度ラインの折り
返えしに該当するので、取り出したいブロックデータと
は関係がない。そこで、選択器１０６から出力する前記
データに関係するデータが選択器１１４から出力すると
き（図７ではレジスタ１０１からデータＢ９が出力する
とき）、出力端子ＯＵＴ２から出力しているデータ同期
信号Ｄ−ＳＹＮＣをローレベルにし、出力データ端子Ｏ
ＵＴ１から出力するデータは無効であることを示すこと
としている。

【００３４】このようにして、入力データ端子ＩＮ１か
ら入力した９×９のブロックデータからハーフペルで
Ｘ，Ｙ軸共に０．５ずつずらした８×８のブロックデー
タを取り出し、出力データ端子ＯＵＴ２から出力する。

【００３５】次に、モード２において、図５に示す９×
９のブロックデータの中からハーフペルでＸ軸だけ０．
５ずらした８×８のブロックデータを取り出す場合の動
作を説明する。なお、切り替えスイッチＳＷ１は端子Ａ
を選択する。

【００３６】この場合、コントローラ１１５は選択器１
０６に対して上述のＸ，Ｙ軸共に０．５ずつずらす場合
と同様の制御信号ＣＯＬ ＥＤＧＥを供給し、選択器１
１４に対しては常にローレベルの制御信号ＲＯＷ ＥＤ
ＧＥを供給し、選択器１１０の出力を選択器１１４から
出力するように設定する。

【００３７】これにより、入力データ端子ＩＮ１から入
力したデータは、上述のＸ，Ｙ軸共に０．５ずつずらす
場合と同様にしてＸ軸方向に平均化され、選択器１０６
から出力する。選択器１０６から出力したデータはライ
ン遅延素子１０７およびレジスタ１０９で計９クロック
遅延され、選択器１１０，１１４を通過して出力データ
端子ＯＵＴ１から出力する。

【００３８】このように、選択器１１４に供給する制御
信号ＲＯＷ ＥＤＧＥを常にローレベルに設定すること
により、９×９のブロックデータの中からＸ軸方向にの
み０．５ずらした８×８のブロックデータを取り出すこ
とができる。

【００３９】次に、モード２において、図５に示す９×
９のブロックデータの中からハーフペルでＹ軸だけ０．
５ずらした８×８のブロックデータを取り出す場合の動
作を説明する。なお、切り替えスイッチＳＷ１は端子Ａ
を選択する。

【００４０】この場合、コントローラ１１５は選択器１
１４に対しては上述のＸ，Ｙ軸共に０．５ずつずらす場
合と同様の制御信号ＲＯＷ ＥＤＧＥを供給するが、選
択器１０６に対しては常にローレベルの制御信号ＣＯＬ
ＥＤＧＥを供給し、レジスタ１０１から出力されるデ
ータをそのまま選択器１０６から出力するように設定す
る。

【００４１】これにより、入力データ端子ＩＮ１から入
力したデータはレジスタ１０１で１クロック遅延された
後そのまま選択器１０６から出力する。選択器１０６か
ら出力したデータは、上述のＸ，Ｙ軸共に０．５ずつず
らす場合と同様にしてＹ軸方向に平均化されて選択器１
１４から出力する。

【００４２】このように、選択器１０６に供給する制御
信号ＣＯＬ ＥＤＧＥを常にローレベルに設定すること
により、９×９のブロックデータの中からＹ軸方向にの
み０．５ずらした８×８のブロックデータを取り出すこ
とができる。

【００４３】また、上述のモード２において切り替えス
イッチＳＷ１を端子Ｂに接続すれば、ライン遅延素子１
０７およびライン遅延素子１０８によりデータを計１６
クロック遅延させることができるので１７×１７のブロ
ックデータの中からハーフペルでＸ，Ｙ軸ともに０．５
ずつずらした１６×１６のブロックデータを取り出すこ
ともできる。

【００４４】

【発明の効果】以上、詳細に説明したように本発明によ
れば、回路素子の接続を選択器により切り替えることに
より、ＣＣＩＴＴ勧告Ｈ．２６１等による符号化方式で
用いられるフィルタ回路とＩＳＯ ＭＰＥＧ等の符号化
方式で用いられるフィルタ回路とに共用できるようにし
たので、上記の２つの符号化方式を同一の装置で実現す
る場合にそのハード規模を小さくすることができる。

【００４５】また、回路構成がパイプライン処理で実現
しているので、フィルタ回路の入出力データ用のメモリ
等も必要なくなり、ハード規模に加えて高速処理も可能
となる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【図２】ＣＣＩＴＴ勧告Ｈ．２６１による符号化方式で
使用されるループフィルタを示す図である。

【図３】ＩＳＯ ＭＰＥＧによる符号化方式で使用され
るハーフペル動き補償を示す図である。

【図４】モード１時のブロックのラスタスキャンを示す
図である。

【図５】モード２時のブロックのラスタスキャンを示す
図である。

【図６】モード１時の動作を示すタイムチャートであ
る。

【図７】モード２時の動作を示すタイムチャートであ
る。

【符号の説明】

１０１，１０２，１０９ レジスタ １０３，１１１，１１６，１１７，１１８，１１９
シフタ １０４，１０６，１１０，１１２，１１４ 選択器 １０５，１１３ 加算器 １０７，１０８ ライン遅延素子 １１５ コントローラ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 Ｎ×Ｎブロック単位で入力される画像デ
   ータに対してモード１またはモード２で動作するフィル
   タ回路において、 前記画像データを１クロック遅延させた第１のデータと
   ２クロック遅延させた第２のデータとを出力する第１の
   遅延手段と、 モード１のとき前記画像データをそのまま出力し、モー
   ド２のときその値を２倍にして出力する第１のシフタ
   と、 モード１のとき前記第１の遅延手段からの第２のデータ
   を出力し、モード２のとき値が零のデータを出力する第
   １の選択器と、 前記第１のシフタからのデータと、前記第１の遅延手段
   からの第１のデータと、前記第１の選択器からのデータ
   とを加算する第１の加算手段と、 前記第１の加算手段からのデータがブロックのエッジ部
   分に該当しないとき該データを出力し、エッジ部分に該
   当するとき前記第１の遅延手段からの第１のデータを出
   力する第２の選択器と、 モード１のとき前記第２の選択器からのデータをそのま
   ま出力し、モード２のときその値を２倍にして出力する
   第２のシフタと、 前記第２の選択器からのデータをＮクロック遅延させた
   第３のデータと２Ｎクロック遅延させた第４のデータと
   を出力する第２の遅延手段と、 前記第２の遅延手段からの第３のデータを１クロック遅
   延させて出力する第３の遅延手段と、 モード１のとき前記第２の遅延手段からの第３のデータ
   を出力し、モード２のとき前記第３の遅延手段からのデ
   ータを出力する第３の選択器と、 モード１のとき前記第２の遅延手段からの第４のデータ
   を出力し、モード２のとき値が零のデータを出力する第
   ４の選択器と、 前記第２のシフタからのデータと、前記第３の選択器か
   らのデータと、前記第４の選択器からのデータとを加算
   する第２の加算手段と、 前記第２の加算器からのデータがブロックのエッジ部分
   に該当しないとき該データを出力し、エッジ部分に該当
   するとき前記第３の選択器からのデータを出力する第５
   の選択器とからなることを特徴とするフィルタ回路。