JPH06275093A - サンプルホールド装置 - Google Patents
サンプルホールド装置Info
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- JPH06275093A JPH06275093A JP5066713A JP6671393A JPH06275093A JP H06275093 A JPH06275093 A JP H06275093A JP 5066713 A JP5066713 A JP 5066713A JP 6671393 A JP6671393 A JP 6671393A JP H06275093 A JPH06275093 A JP H06275093A
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Abstract
(57)【要約】
【目的】 動作が安定した、占有面積の小さなサンプル
ホールド装置を提供する。 【構成】 正および負入力Ｖ1 ，Ｖ2 を第１の差動回路
１に入力し、その正および負出力Ｖ3 ，Ｖ4 を正側およ
び負側ダイオードブリッジ回路２，３に入力し、その正
および負出力Ｖ5 ，Ｖ6 を第２の差動回路６に入力し、
その正および負出力Ｖ7 ，Ｖ8 をダイオードブリッジ回
路２，３の基準電圧印加端子２３，３３に入力する。ダ
イオードブリッジ回路２，３の出力端子２２，３２と接
地の間にキャパシタ４，５を設ける。
ホールド装置を提供する。 【構成】 正および負入力Ｖ1 ，Ｖ2 を第１の差動回路
１に入力し、その正および負出力Ｖ3 ，Ｖ4 を正側およ
び負側ダイオードブリッジ回路２，３に入力し、その正
および負出力Ｖ5 ，Ｖ6 を第２の差動回路６に入力し、
その正および負出力Ｖ7 ，Ｖ8 をダイオードブリッジ回
路２，３の基準電圧印加端子２３，３３に入力する。ダ
イオードブリッジ回路２，３の出力端子２２，３２と接
地の間にキャパシタ４，５を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、サンプルホールド装
置に関し、特に、入力された２つのアナログ信号間の電
圧差をサンプルホールドするための差動型のサンプルホ
ールド装置に関する。
置に関し、特に、入力された２つのアナログ信号間の電
圧差をサンプルホールドするための差動型のサンプルホ
ールド装置に関する。
【０００２】
【従来の技術】図１４に、従来のサンプルホールド装置
Ｄの構成を示す。このサンプルホールド装置Ｄは、周知
の非差動型サンプルホールド回路１００，１０１を用い
て、差動型サンプルホールドを構成したものである。１
０および１１はサンプルホールド装置Ｄの正および負入
力端子であり、その各々は差動回路１の正および負入力
端子に接続されている。差動回路１の正および負出力端
子は各々正側サンプルホールド回路１００および負側サ
ンプルホールド回路１０１に入力している。正側サンプ
ルホールド回路１００および負側サンプルホールド回路
１０１の出力は各々サンプルホールド装置Ｄの正および
負出力端子１２，１３に接続されている。
Ｄの構成を示す。このサンプルホールド装置Ｄは、周知
の非差動型サンプルホールド回路１００，１０１を用い
て、差動型サンプルホールドを構成したものである。１
０および１１はサンプルホールド装置Ｄの正および負入
力端子であり、その各々は差動回路１の正および負入力
端子に接続されている。差動回路１の正および負出力端
子は各々正側サンプルホールド回路１００および負側サ
ンプルホールド回路１０１に入力している。正側サンプ
ルホールド回路１００および負側サンプルホールド回路
１０１の出力は各々サンプルホールド装置Ｄの正および
負出力端子１２，１３に接続されている。
【０００３】正側サンプルホールド回路１００は次のよ
うな構成になっている。２は正側のスイッチ手段である
正側ダイオードブリッジ回路であり、その入力端子２１
が差動回路１の正出力端子と接続されている。また、正
側ダイオードブリッジ回路２の出力端子２２は、正側キ
ャパシタ４の一方電極に接続されるとともに、正側演算
増幅器１０２の正入力端子に接続されている。正側キャ
パシタ４の他方電極は接地されている。２３は、ホール
ド期間において正側ダイオードブリッジ回路２の内部ノ
ードの電圧を制限するための基準となる電圧を印加する
ための基準電圧印加端子であり、以下では単に基準電圧
印加端子と呼ぶことにする。また、２４および２５は正
側ダイオードブリッジ回路２のクロック入力端子であ
り、相補なクロック信号φＨとφＳが各々に印加されて
いる。正側演算増幅器１００による出力はその負入力端
子と接続されており、さらに、サンプルホールド装置Ｄ
の正出力端子１２に接続されている。なお、負側サンプ
ル回路１０１も正側サンプルホールド回路１００と同一
構成であり、負側ダイオードブリッジ回路３と負側演算
増幅器１０３よりなる。
うな構成になっている。２は正側のスイッチ手段である
正側ダイオードブリッジ回路であり、その入力端子２１
が差動回路１の正出力端子と接続されている。また、正
側ダイオードブリッジ回路２の出力端子２２は、正側キ
ャパシタ４の一方電極に接続されるとともに、正側演算
増幅器１０２の正入力端子に接続されている。正側キャ
パシタ４の他方電極は接地されている。２３は、ホール
ド期間において正側ダイオードブリッジ回路２の内部ノ
ードの電圧を制限するための基準となる電圧を印加する
ための基準電圧印加端子であり、以下では単に基準電圧
印加端子と呼ぶことにする。また、２４および２５は正
側ダイオードブリッジ回路２のクロック入力端子であ
り、相補なクロック信号φＨとφＳが各々に印加されて
いる。正側演算増幅器１００による出力はその負入力端
子と接続されており、さらに、サンプルホールド装置Ｄ
の正出力端子１２に接続されている。なお、負側サンプ
ル回路１０１も正側サンプルホールド回路１００と同一
構成であり、負側ダイオードブリッジ回路３と負側演算
増幅器１０３よりなる。
【０００４】次いで、動作について説明する。差動回路
１はダイオードブリッジ回路２，３を駆動するために設
けられたものであり、その入力端子間の電位差に応じた
電位差を持つ相補信号を、その出力端子間の電位差とし
て発生する。すなわち、差動回路１の正入力端子および
負入力端子の電位を各々Ｖ1 とＶ2 、正出力端子および
負出力端子の電位を各々Ｖ3 とＶ4 とすると、その動作
は、 Ｖ3 ＝Ｖ01＋（Ａ1 ／２）（Ｖ1 −Ｖ2 ） …（１） Ｖ4 ＝Ｖ01−（Ａ1 ／２）（Ｖ1 −Ｖ2 ） …（２） と表現できる。ここでＶ01は差動回路１の同相出力電
圧、すなわち正および負入力端子の電位が等しいとき
の、正および負出力端子の電位であり、また、Ａ1 は差
動回路１の差動利得、すなわち入力電位差に対する出力
電位差の利得である。
１はダイオードブリッジ回路２，３を駆動するために設
けられたものであり、その入力端子間の電位差に応じた
電位差を持つ相補信号を、その出力端子間の電位差とし
て発生する。すなわち、差動回路１の正入力端子および
負入力端子の電位を各々Ｖ1 とＶ2 、正出力端子および
負出力端子の電位を各々Ｖ3 とＶ4 とすると、その動作
は、 Ｖ3 ＝Ｖ01＋（Ａ1 ／２）（Ｖ1 −Ｖ2 ） …（１） Ｖ4 ＝Ｖ01−（Ａ1 ／２）（Ｖ1 −Ｖ2 ） …（２） と表現できる。ここでＶ01は差動回路１の同相出力電
圧、すなわち正および負入力端子の電位が等しいとき
の、正および負出力端子の電位であり、また、Ａ1 は差
動回路１の差動利得、すなわち入力電位差に対する出力
電位差の利得である。
【０００５】ダイオードブリッジ回路２，３の入力端子
２１，３１は差動回路１の正出力Ｖ 3 および負出力Ｖ4
によって駆動される。ダイオードブリッジ回路２，３の
出力端子２２，３２の電位Ｖ5 ，Ｖ6 は、サンプル期間
（クロック信号φＳが「Ｈ」レベル、クロック信号φＨ
が「Ｌ」レベルの期間）において、入力端子２１，３１
の電位Ｖ3 ，Ｖ4 と等しくなる。すなわち、サンプル期
間では、正側ダイオードブリッジ回路２の出力端子２２
の電位Ｖ5 は差動回路１の正出力Ｖ3 の変化に追随し、
負側ダイオードブリッジ回路３の出力端子３２の電位Ｖ
6 は差動回路１の負出力Ｖ4 の変化に追随する。次に、
ホールド期間（クロック信号φＳが「Ｌ」レベル、クロ
ック信号φＨが「Ｈ」レベルの期間）においては、ダイ
オードブリッジ回路２，３の出力端子２２，３２は高イ
ンピーダンス状態となり、入出力端子が電気的に切離さ
れる。これにより、サンプル期間の最後の瞬間におけ
る、差動回路１の正および負出力電位Ｖ3 ，Ｖ4 の各々
が、正側キャパシタ４および負側キャパシタ５に保持さ
れる。演算増幅器１０２，１０３は、これらの保持電位
と等しい電位を発生するために設けられたものである。
これらの演算増幅器１０２，１０３各々においては、そ
の出力端子が負入力端子に直接接続している。このよう
な接続においては、周知のように、演算増幅器１０２，
１０３の動作が理想的である場合、その出力電位Ｖ7 ，
Ｖ8 は正入力端子の電位Ｖ5 、Ｖ6 と等しくなる。した
がって、正側演算増幅器１０２の出力Ｖ7 、すなわち端
子１２に現われる出力Ｖ7 は、サンプル期間では差動回
路１の正出力Ｖ3 の変化に追随し、ホールド期間では一
定値、すなわちサンプル期間の最後の瞬間の電位を出力
する。負側演算増幅器１０３の出力の電位も同様であ
る。
２１，３１は差動回路１の正出力Ｖ 3 および負出力Ｖ4
によって駆動される。ダイオードブリッジ回路２，３の
出力端子２２，３２の電位Ｖ5 ，Ｖ6 は、サンプル期間
（クロック信号φＳが「Ｈ」レベル、クロック信号φＨ
が「Ｌ」レベルの期間）において、入力端子２１，３１
の電位Ｖ3 ，Ｖ4 と等しくなる。すなわち、サンプル期
間では、正側ダイオードブリッジ回路２の出力端子２２
の電位Ｖ5 は差動回路１の正出力Ｖ3 の変化に追随し、
負側ダイオードブリッジ回路３の出力端子３２の電位Ｖ
6 は差動回路１の負出力Ｖ4 の変化に追随する。次に、
ホールド期間（クロック信号φＳが「Ｌ」レベル、クロ
ック信号φＨが「Ｈ」レベルの期間）においては、ダイ
オードブリッジ回路２，３の出力端子２２，３２は高イ
ンピーダンス状態となり、入出力端子が電気的に切離さ
れる。これにより、サンプル期間の最後の瞬間におけ
る、差動回路１の正および負出力電位Ｖ3 ，Ｖ4 の各々
が、正側キャパシタ４および負側キャパシタ５に保持さ
れる。演算増幅器１０２，１０３は、これらの保持電位
と等しい電位を発生するために設けられたものである。
これらの演算増幅器１０２，１０３各々においては、そ
の出力端子が負入力端子に直接接続している。このよう
な接続においては、周知のように、演算増幅器１０２，
１０３の動作が理想的である場合、その出力電位Ｖ7 ，
Ｖ8 は正入力端子の電位Ｖ5 、Ｖ6 と等しくなる。した
がって、正側演算増幅器１０２の出力Ｖ7 、すなわち端
子１２に現われる出力Ｖ7 は、サンプル期間では差動回
路１の正出力Ｖ3 の変化に追随し、ホールド期間では一
定値、すなわちサンプル期間の最後の瞬間の電位を出力
する。負側演算増幅器１０３の出力の電位も同様であ
る。
【０００６】正側演算増幅器１０２の出力電圧Ｖ7 は正
側ダイオードブリッジ２の基準電圧印加端子２３に印加
され、正側ダイオードブリッジ２内部のノード電圧が制
限される。また、負側演算増幅器１０３の出力電圧Ｖ8
は負側ダイオードブリッジ３の基準電圧印加端子３３に
印加され、負側ダイオードブリッジ３内部のノード電圧
が制限される。図１５はダイオードブリッジ回路２，３
の詳しい回路図であり図番は正側ダイオードブリッジ２
に合わせた。２０１〜２０４はブリッジを形成するダイ
オードであり、２０５および２０６はホールド期間にノ
ードＡおよびＢの電位を制限するために設けられたクラ
ンプ用ダイオードである。また、２０７，２０８は電流
値Ｉを持つ電流源であり、２０９はその２倍の電流値２
Ｉを持つ電流源である。また、２１０および２１１は電
流スイッチ用トランジスタであり、各々クロック信号φ
ＨおよびφＳで制御されている。
側ダイオードブリッジ２の基準電圧印加端子２３に印加
され、正側ダイオードブリッジ２内部のノード電圧が制
限される。また、負側演算増幅器１０３の出力電圧Ｖ8
は負側ダイオードブリッジ３の基準電圧印加端子３３に
印加され、負側ダイオードブリッジ３内部のノード電圧
が制限される。図１５はダイオードブリッジ回路２，３
の詳しい回路図であり図番は正側ダイオードブリッジ２
に合わせた。２０１〜２０４はブリッジを形成するダイ
オードであり、２０５および２０６はホールド期間にノ
ードＡおよびＢの電位を制限するために設けられたクラ
ンプ用ダイオードである。また、２０７，２０８は電流
値Ｉを持つ電流源であり、２０９はその２倍の電流値２
Ｉを持つ電流源である。また、２１０および２１１は電
流スイッチ用トランジスタであり、各々クロック信号φ
ＨおよびφＳで制御されている。
【０００７】サンプル期間においてはクロック信号φＳ
が「Ｈ」レベル、クロック信号φＨが「Ｌ」レベルにな
る。これによって、電流源２０８の電流は直接トランジ
スタ２１１のコレクタへ、電流源２０７の電流はダイオ
ード２０１〜２０４を経由してトランジスタ２１１のコ
レクタへ流れ込む。すなわち、ダイオード２０１〜２０
４は順バイアスされる。一方、ダイオード２０５，２０
６は逆バイアスされ、基準電圧印加端子２３と内部ノー
ドＡ，Ｂは電気的に切離される。ここで、ダイオード２
０１，２０２の経路とダイオード２０３，２０４の経路
が対称であることから、端子２２の電位Ｖ5 は端子２１
の電位Ｖ3 と一致するように整定しようとする。すなわ
ち、サンプル期間では、ダイオードブリッジ回路２の出
力端子２２の電位Ｖ5 は入力端子２１の電位Ｖ3 の変化
に追随する。次にホールド期間においては、クロック信
号φＳが「Ｌ」レベル、クロック信号φＨが「Ｈ」レベ
ルとなる。これによって、電流源２０７の電流は直接ト
ランジスタ２１０のコレクタへ流れる。また、電流源２
０８の電流は、ノードＢからノードＡを経由して、トラ
ンジスタ２１０のコレクタへ流れ込もうとし、ダイオー
ド２０１〜２０４は逆バイアスされる。これによって、
入力端子２１および出力端子２２はともに高インピーダ
ンス状態となり、互いに電気的に切離される。
が「Ｈ」レベル、クロック信号φＨが「Ｌ」レベルにな
る。これによって、電流源２０８の電流は直接トランジ
スタ２１１のコレクタへ、電流源２０７の電流はダイオ
ード２０１〜２０４を経由してトランジスタ２１１のコ
レクタへ流れ込む。すなわち、ダイオード２０１〜２０
４は順バイアスされる。一方、ダイオード２０５，２０
６は逆バイアスされ、基準電圧印加端子２３と内部ノー
ドＡ，Ｂは電気的に切離される。ここで、ダイオード２
０１，２０２の経路とダイオード２０３，２０４の経路
が対称であることから、端子２２の電位Ｖ5 は端子２１
の電位Ｖ3 と一致するように整定しようとする。すなわ
ち、サンプル期間では、ダイオードブリッジ回路２の出
力端子２２の電位Ｖ5 は入力端子２１の電位Ｖ3 の変化
に追随する。次にホールド期間においては、クロック信
号φＳが「Ｌ」レベル、クロック信号φＨが「Ｈ」レベ
ルとなる。これによって、電流源２０７の電流は直接ト
ランジスタ２１０のコレクタへ流れる。また、電流源２
０８の電流は、ノードＢからノードＡを経由して、トラ
ンジスタ２１０のコレクタへ流れ込もうとし、ダイオー
ド２０１〜２０４は逆バイアスされる。これによって、
入力端子２１および出力端子２２はともに高インピーダ
ンス状態となり、互いに電気的に切離される。
【０００８】一方、もしダイオード２０５，２０６およ
び基準電圧印加端子２３がなければ、ホールド期間にお
いて、電流源２０８からの電流はノードＢで行き場を失
い、このノードの電位はどんどん上昇していく。また、
ノードＡでは、電流源２０９へ流出する電流が、２０７
から供給される電流を上回っていることから、このノー
ドの電位がどんどん下がっていく。この結果、ノードＢ
は電源電位に近い電位、ノードＡは接地電位に近い値ま
で大きく変化する。ダイオード２０５，２０６および基
準電圧印加端子２３は、この内部ノードの大きな電位変
化を防ぐために設けられたものである。ダイオード２０
５，２０６はホールド期間に順バイアスされ、電流源２
０８からの電流をノードＡにバイパスする。また、この
順方向電流によって生ずるダイオード２０５または２０
６のアノード−カソード間電圧をＶD 、基準電圧印加端
子２３の電位をＶC とすると、ノードＡの電位はＶC −
Ｖ D 、ノードＢの電位はＶC ＋ＶD に固定される。とこ
ろで上に述べたように、演算増幅器１０２の出力電位Ｖ
7 が基準電圧ＶC として与えられているが、演算増幅器
１０２の出力電位Ｖ7 はダイオードブリッジの出力端子
２２の電位Ｖ5 と等しい、したがって、ホールド期間に
おいては、ノードＡの電位は必ず出力端子２２の電位Ｖ
5 より低く、ノードＢの電位は必ず出力端子２２の電位
Ｖ5 より高くなる。したがって、ホールド期間において
ダイオード２０３，２０４は必ず逆バイアスされ、この
結果、端子２２の高インピーダンス状態が必ず実現され
る。これにより、ホールド期間においてキャパシタ４の
保持電荷がダイオードブリッジ２の内部へ漏れないこと
を確実にしている。なお、負側ダイオードブリッジ３の
構成と動作も同様である。
び基準電圧印加端子２３がなければ、ホールド期間にお
いて、電流源２０８からの電流はノードＢで行き場を失
い、このノードの電位はどんどん上昇していく。また、
ノードＡでは、電流源２０９へ流出する電流が、２０７
から供給される電流を上回っていることから、このノー
ドの電位がどんどん下がっていく。この結果、ノードＢ
は電源電位に近い電位、ノードＡは接地電位に近い値ま
で大きく変化する。ダイオード２０５，２０６および基
準電圧印加端子２３は、この内部ノードの大きな電位変
化を防ぐために設けられたものである。ダイオード２０
５，２０６はホールド期間に順バイアスされ、電流源２
０８からの電流をノードＡにバイパスする。また、この
順方向電流によって生ずるダイオード２０５または２０
６のアノード−カソード間電圧をＶD 、基準電圧印加端
子２３の電位をＶC とすると、ノードＡの電位はＶC −
Ｖ D 、ノードＢの電位はＶC ＋ＶD に固定される。とこ
ろで上に述べたように、演算増幅器１０２の出力電位Ｖ
7 が基準電圧ＶC として与えられているが、演算増幅器
１０２の出力電位Ｖ7 はダイオードブリッジの出力端子
２２の電位Ｖ5 と等しい、したがって、ホールド期間に
おいては、ノードＡの電位は必ず出力端子２２の電位Ｖ
5 より低く、ノードＢの電位は必ず出力端子２２の電位
Ｖ5 より高くなる。したがって、ホールド期間において
ダイオード２０３，２０４は必ず逆バイアスされ、この
結果、端子２２の高インピーダンス状態が必ず実現され
る。これにより、ホールド期間においてキャパシタ４の
保持電荷がダイオードブリッジ２の内部へ漏れないこと
を確実にしている。なお、負側ダイオードブリッジ３の
構成と動作も同様である。
【０００９】
【発明が解決しようとする課題】以上のように、従来の
サンプルホールド装置Ｄは構成されていたが、上記のよ
うにキャパシタ４，５に保持された電位Ｖ5 ，Ｖ6 と等
しい電位Ｖ7 ，Ｖ8 を出力する手段として、演算増幅器
１０２，１０３を用いていた。この演算増幅器１０２，
１０３は出力が入力にフィードバックされている。周知
のように、フィードバック経路がある回路は発振が起こ
り動作が不安定になる危険性がある。また、従来のサン
プルホールド装置Ｄでは、このような演算増幅器１０
２，１０３が２つ必要であり、たとえばサンプルホール
ド装置Ｄを同一半導体基板上に集積しようとする場合、
大きな占有面積が必要であった。
サンプルホールド装置Ｄは構成されていたが、上記のよ
うにキャパシタ４，５に保持された電位Ｖ5 ，Ｖ6 と等
しい電位Ｖ7 ，Ｖ8 を出力する手段として、演算増幅器
１０２，１０３を用いていた。この演算増幅器１０２，
１０３は出力が入力にフィードバックされている。周知
のように、フィードバック経路がある回路は発振が起こ
り動作が不安定になる危険性がある。また、従来のサン
プルホールド装置Ｄでは、このような演算増幅器１０
２，１０３が２つ必要であり、たとえばサンプルホール
ド装置Ｄを同一半導体基板上に集積しようとする場合、
大きな占有面積が必要であった。
【００１０】この発明は上記のような欠点を解消するた
めになされたものであり、その目的とするところは、動
作が安定した、占有面積の小さなサンプルホールド装置
を提供することにある。
めになされたものであり、その目的とするところは、動
作が安定した、占有面積の小さなサンプルホールド装置
を提供することにある。
【００１１】
【課題を解決するための手段】この発明の第１のサンプ
ルホールド装置は、入力された２つのアナログ信号間の
電圧差をサンプルホールドするための差動型のサンプル
ホールド装置であって、第１および第２の入力端子と、
第１および第２の出力端子とを有し、前記第１および第
２の入力端子間の入力電圧差に応じて、前記第１および
第２の出力端子間の出力電圧差が変化する第１の差動回
路と、前記第１の差動回路の第１の出力端子に接続され
た入力端子、およびサンプル期間においては前記入力端
子と電気的に接続され、ホールド期間においては前記入
力端子と電気的に遮断される出力端子を有する第１のス
イッチ手段と、前記第１の差動回路の第２の出力端子に
接続された入力端子、およびサンプル期間においては前
記入力端子と電気的に接続され、ホールド期間において
は前記入力端子と電気的に遮断される出力端子を有する
第２のスイッチ手段と、その一方電極が前記第１のスイ
ッチ手段の出力端子に接続され、その他方電極が定電位
ノードに接続されている第１のキャパシタと、その一方
電極が前記第２のスイッチ手段の出力端子に接続され、
その他方電極が定電位ノードに接続されている第２のキ
ャパシタと、前記第１のキャパシタの一方電極に接続さ
れた第１の入力端子、前記第２のキャパシタの一方電極
に接続された第２の入力端子、第１の出力端子および第
２の出力端子を有し、前記第１の入力端子の電位とほぼ
等しい電位を前記第１の出力端子から発生し、前記第２
の入力端子の電位とほぼ等しく電位を前記第２の出力端
子から発生する第２の差動回路とを含むように構成され
る。
ルホールド装置は、入力された２つのアナログ信号間の
電圧差をサンプルホールドするための差動型のサンプル
ホールド装置であって、第１および第２の入力端子と、
第１および第２の出力端子とを有し、前記第１および第
２の入力端子間の入力電圧差に応じて、前記第１および
第２の出力端子間の出力電圧差が変化する第１の差動回
路と、前記第１の差動回路の第１の出力端子に接続され
た入力端子、およびサンプル期間においては前記入力端
子と電気的に接続され、ホールド期間においては前記入
力端子と電気的に遮断される出力端子を有する第１のス
イッチ手段と、前記第１の差動回路の第２の出力端子に
接続された入力端子、およびサンプル期間においては前
記入力端子と電気的に接続され、ホールド期間において
は前記入力端子と電気的に遮断される出力端子を有する
第２のスイッチ手段と、その一方電極が前記第１のスイ
ッチ手段の出力端子に接続され、その他方電極が定電位
ノードに接続されている第１のキャパシタと、その一方
電極が前記第２のスイッチ手段の出力端子に接続され、
その他方電極が定電位ノードに接続されている第２のキ
ャパシタと、前記第１のキャパシタの一方電極に接続さ
れた第１の入力端子、前記第２のキャパシタの一方電極
に接続された第２の入力端子、第１の出力端子および第
２の出力端子を有し、前記第１の入力端子の電位とほぼ
等しい電位を前記第１の出力端子から発生し、前記第２
の入力端子の電位とほぼ等しく電位を前記第２の出力端
子から発生する第２の差動回路とを含むように構成され
る。
【００１２】また、前記第１のキャパシタの一方電極と
前記第２の差動回路の第１の入力端子の間、および前記
第２のキャパシタの一方電極と前記第２の差動回路の第
２の入力端子の間に入力電流が０で入力電圧と同じ電圧
を出力するバッファ回路を接続してもよい。
前記第２の差動回路の第１の入力端子の間、および前記
第２のキャパシタの一方電極と前記第２の差動回路の第
２の入力端子の間に入力電流が０で入力電圧と同じ電圧
を出力するバッファ回路を接続してもよい。
【００１３】また、この発明の第２のサンプルホールド
装置は、入力された２つのアナログ信号間の電圧差をサ
ンプルホールドするための差動型のサンプルホールド装
置であって、第１および第２の入力端子と、第１および
第２の出力端子とを有し、前記第１および第２の入力端
子間の入力電圧差に応じて、前記第１および第２の出力
端子間の出力電圧差が変化する第１の差動回路と、前記
第１の差動回路の第１の出力端子に接続された入力端
子、サンプル期間においては前記入力端子と電気的に接
続され、ホールド期間においては前記入力端子と電気的
に遮断される出力端子、およびホールド期間において内
部ノードの電圧を制限するための基準となる電圧が印加
される基準電圧印加端子を有する第１のスイッチ手段
と、前記第１の差動回路の第２の出力端子に接続された
入力端子、サンプル期間においては前記入力端子と電気
的に接続され、ホールド期間においては前記入力端子と
電気的に遮断される出力端子、およびホールド期間にお
いて内部ノードの電圧を制限するための基準となる電圧
を印加するための基準電圧印加端子を有する第２のスイ
ッチ手段と、その一方電極が前記第１のスイッチ手段の
出力端子に接続され、その他方電極が定電位ノードに接
続されている第１のキャパシタと、その一方電極が前記
第２のスイッチ手段の出力端子に接続され、その他方電
極が定電位ノードに接続されている第２のキャパシタ
と、前記第１のキャパシタの一方電極に接続された第１
の入力端子、前記第２のキャパシタの一方電極に接続さ
れた第２の入力端子、第１の出力端子、第２の出力端
子、第３の出力端子および第４の出力端子を有し、前記
第１の入力端子の電位とほぼ等しい電位を前記第１およ
び第３の出力端子から発生し、前記第２の入力端子の電
位とほぼ等しい電位を前記第２および第４の出力端子か
ら発生し、第３の出力端子から発生した電位を前記第１
のスイッチ手段の基準電圧印加端子に印加し、第４の出
力端子から発生した電位を前記第２のスイッチ手段の基
準電圧印加端子に印加する第２の差動回路とを含むよう
に構成される。
装置は、入力された２つのアナログ信号間の電圧差をサ
ンプルホールドするための差動型のサンプルホールド装
置であって、第１および第２の入力端子と、第１および
第２の出力端子とを有し、前記第１および第２の入力端
子間の入力電圧差に応じて、前記第１および第２の出力
端子間の出力電圧差が変化する第１の差動回路と、前記
第１の差動回路の第１の出力端子に接続された入力端
子、サンプル期間においては前記入力端子と電気的に接
続され、ホールド期間においては前記入力端子と電気的
に遮断される出力端子、およびホールド期間において内
部ノードの電圧を制限するための基準となる電圧が印加
される基準電圧印加端子を有する第１のスイッチ手段
と、前記第１の差動回路の第２の出力端子に接続された
入力端子、サンプル期間においては前記入力端子と電気
的に接続され、ホールド期間においては前記入力端子と
電気的に遮断される出力端子、およびホールド期間にお
いて内部ノードの電圧を制限するための基準となる電圧
を印加するための基準電圧印加端子を有する第２のスイ
ッチ手段と、その一方電極が前記第１のスイッチ手段の
出力端子に接続され、その他方電極が定電位ノードに接
続されている第１のキャパシタと、その一方電極が前記
第２のスイッチ手段の出力端子に接続され、その他方電
極が定電位ノードに接続されている第２のキャパシタ
と、前記第１のキャパシタの一方電極に接続された第１
の入力端子、前記第２のキャパシタの一方電極に接続さ
れた第２の入力端子、第１の出力端子、第２の出力端
子、第３の出力端子および第４の出力端子を有し、前記
第１の入力端子の電位とほぼ等しい電位を前記第１およ
び第３の出力端子から発生し、前記第２の入力端子の電
位とほぼ等しい電位を前記第２および第４の出力端子か
ら発生し、第３の出力端子から発生した電位を前記第１
のスイッチ手段の基準電圧印加端子に印加し、第４の出
力端子から発生した電位を前記第２のスイッチ手段の基
準電圧印加端子に印加する第２の差動回路とを含むよう
に構成される。
【００１４】
【作用】この発明の第１のサンプルホールド装置にあっ
ては、正側および負側キャパシタに保持された電位と等
しい電位を出力する手段として、フィードバックが不要
な差動回路を１つだけ用いている。したがって、上記手
段として出力を入力にフィードバックされた演算増幅器
を２つ用いていた従来例よりも動作が安定した、占有面
積の小さなサンプルホールド装置を得ることができる。
ては、正側および負側キャパシタに保持された電位と等
しい電位を出力する手段として、フィードバックが不要
な差動回路を１つだけ用いている。したがって、上記手
段として出力を入力にフィードバックされた演算増幅器
を２つ用いていた従来例よりも動作が安定した、占有面
積の小さなサンプルホールド装置を得ることができる。
【００１５】また、正側および負側キャパシタと第２の
差動回路の間に入力電流が０で入力電圧に等しい電圧を
出力するバッファ回路を接続すれば、ホールド期間にお
いてキャパシタに蓄えられた保持電流がリークすること
がなく、サンプルホールド装置の出力のがドリフトする
こともない。
差動回路の間に入力電流が０で入力電圧に等しい電圧を
出力するバッファ回路を接続すれば、ホールド期間にお
いてキャパシタに蓄えられた保持電流がリークすること
がなく、サンプルホールド装置の出力のがドリフトする
こともない。
【００１６】また、この発明の第２のサンプルホールド
装置にあっては、第２の差動回路がサンプルホールド装
置の出力を供する第１および第２の出力端子のほかに、
独立した出力を供する第３および第４の出力端子を含
み、その出力を第１および第２のスイッチ手段の基準電
圧印加端子に印加する。したがって、スイッチ手段でノ
イズが発生した場合でも、サンプルホールド装置の出力
に悪影響が及ぶことがない。
装置にあっては、第２の差動回路がサンプルホールド装
置の出力を供する第１および第２の出力端子のほかに、
独立した出力を供する第３および第４の出力端子を含
み、その出力を第１および第２のスイッチ手段の基準電
圧印加端子に印加する。したがって、スイッチ手段でノ
イズが発生した場合でも、サンプルホールド装置の出力
に悪影響が及ぶことがない。
【００１７】
【実施例】図１はこの発明の一実施例によるサンプルホ
ールド装置Ａの電気回路図である。６は第２の差動回路
であり、その正入力端子は正側ダイオードブリッジ２の
出力端子２２と接続され、負入力端子は負側ダイオード
ブリッジ３の出力端子３２と接続されている。差動回路
６の正出力は、サンプルホールド装置Ａの正出力端子１
２、および正側ダイオードブリッジ２の基準電圧印加端
子２３と接続されており、差動回路６の負出力はサンプ
ルホールド装置Ａの負出力端子１２、および負側ダイオ
ードブリッジ３の基準電圧印加端子３３と接続されてい
る。その他の構成は従来例と同様である。
ールド装置Ａの電気回路図である。６は第２の差動回路
であり、その正入力端子は正側ダイオードブリッジ２の
出力端子２２と接続され、負入力端子は負側ダイオード
ブリッジ３の出力端子３２と接続されている。差動回路
６の正出力は、サンプルホールド装置Ａの正出力端子１
２、および正側ダイオードブリッジ２の基準電圧印加端
子２３と接続されており、差動回路６の負出力はサンプ
ルホールド装置Ａの負出力端子１２、および負側ダイオ
ードブリッジ３の基準電圧印加端子３３と接続されてい
る。その他の構成は従来例と同様である。
【００１８】次に、動作について説明する。図２はこの
サンプルホールド装置Ａの動作を示すタイムチャートで
あり、図２（ａ）は差動回路１の正および負入力Ｖ1 ，
Ｖ2を示し、図２（ｂ）は差動回路１の正および負出力
Ｖ3 ，Ｖ4 を示し、図２（ｃ）はクロック信号φＳ，φ
Ｈを示し、図２（ｄ）はキャパシタ４，５の保持電位Ｖ
5 ，Ｖ6 を示し、図２（ｅ）は差動回路２の正および負
出力Ｖ7 ，Ｖ8 を示している。従来例と同様、差動回路
１はその入力端子間の電位差に応じた電位差を持つ相補
信号を、その出力端子間の電位差として発生し、具体的
には式（１）および式（２）で入出力関係が与えられ
る。この差動回路１の正および負出力Ｖ3，Ｖ4 は、図
２（ｂ）に示されるように同相出力電圧Ｖ01を中心に対
称に変化するような相補信号である。スイッチ回路であ
るダイオードブリッジ２，３の出力電位、すなわちキャ
パシタ４，５の一方電極の電位Ｖ5 ，Ｖ6 は、従来例同
様に、サンプル期間（φＳが「Ｈ」レベル）では各々Ｖ
3 ，Ｖ4 に追随し、ホールド期間では一定値、すなわち
サンプル期間の最後の瞬間の電位を出力する。したがっ
て、図２（ｄ）に示すように、Ｖ5 ，Ｖ6 も差動回路１
の同相出力電圧Ｖ01を中心に対称に変化するような相補
信号である。したがって、Ｖ5 のＶ01からの電位差をΔ
Ｖとすると、 Ｖ5 ＝Ｖ01＋ΔＶ …（３） Ｖ6 ＝Ｖ01−ΔＶ …（４） となる。第２の差動回路６は差動回路１と同様その入力
端子間の電位差に応じた電位差を持つ相補信号を、その
出力端子間の電位差として発生する。すなわち、差動回
路６の正出力端子および負出力端子の電位を各々Ｖ7 と
Ｖ8 とすると、その動作は、 Ｖ7 ＝Ｖ02＋（Ａ2 ／２）（Ｖ5 −Ｖ6 ） …（５） Ｖ8 ＝Ｖ02−（Ａ2 ／２）（Ｖ5 −Ｖ6 ） …（６） と表現できる。ここでＶ02は差動回路６の同相出力電
圧、Ａ2 は差動回路６の差動利得である。ここで差動回
路６の差動利得Ａ2 が１であれば、式（３）〜（６）よ
り、 Ｖ7 ＝Ｖ02＋ΔＶ …（７） Ｖ8 ＝Ｖ02−ΔＶ …（８） となる。さらに、差動回路６の同相出力電圧Ｖ02が差動
回路１の同相出力電圧Ｖ 01と等しい場合、 Ｖ7 ＝Ｖ01＋ΔＶ …（９） Ｖ8 ＝Ｖ01−ΔＶ …（１０） となる。式（３）および（４）と式（９）および（１
０）を比較すると、Ｖ5 とＶ7 、Ｖ6 とＶ8 は等しいこ
とがわかる。すなわち、差動回路６の差動利得Ａ2が１
で、その同相出力電圧Ｖ02が差動回路１の同相出力電圧
Ｖ01と等しい場合、差動回路６の正入力電圧Ｖ5 と正出
力電圧Ｖ7 、負入力電圧Ｖ6 と負出力電圧Ｖ 8 が等しく
なる。これは、従来のサンプルホールド装置Ｄにおいて
出力が負入力にフィードバックされた演算増幅器１０
２，１０３を２個用いて実現しようとしていた機能を、
１個の差動増幅器６を用いてフィードバックなしに実現
していることにほかならない。
サンプルホールド装置Ａの動作を示すタイムチャートで
あり、図２（ａ）は差動回路１の正および負入力Ｖ1 ，
Ｖ2を示し、図２（ｂ）は差動回路１の正および負出力
Ｖ3 ，Ｖ4 を示し、図２（ｃ）はクロック信号φＳ，φ
Ｈを示し、図２（ｄ）はキャパシタ４，５の保持電位Ｖ
5 ，Ｖ6 を示し、図２（ｅ）は差動回路２の正および負
出力Ｖ7 ，Ｖ8 を示している。従来例と同様、差動回路
１はその入力端子間の電位差に応じた電位差を持つ相補
信号を、その出力端子間の電位差として発生し、具体的
には式（１）および式（２）で入出力関係が与えられ
る。この差動回路１の正および負出力Ｖ3，Ｖ4 は、図
２（ｂ）に示されるように同相出力電圧Ｖ01を中心に対
称に変化するような相補信号である。スイッチ回路であ
るダイオードブリッジ２，３の出力電位、すなわちキャ
パシタ４，５の一方電極の電位Ｖ5 ，Ｖ6 は、従来例同
様に、サンプル期間（φＳが「Ｈ」レベル）では各々Ｖ
3 ，Ｖ4 に追随し、ホールド期間では一定値、すなわち
サンプル期間の最後の瞬間の電位を出力する。したがっ
て、図２（ｄ）に示すように、Ｖ5 ，Ｖ6 も差動回路１
の同相出力電圧Ｖ01を中心に対称に変化するような相補
信号である。したがって、Ｖ5 のＶ01からの電位差をΔ
Ｖとすると、 Ｖ5 ＝Ｖ01＋ΔＶ …（３） Ｖ6 ＝Ｖ01−ΔＶ …（４） となる。第２の差動回路６は差動回路１と同様その入力
端子間の電位差に応じた電位差を持つ相補信号を、その
出力端子間の電位差として発生する。すなわち、差動回
路６の正出力端子および負出力端子の電位を各々Ｖ7 と
Ｖ8 とすると、その動作は、 Ｖ7 ＝Ｖ02＋（Ａ2 ／２）（Ｖ5 −Ｖ6 ） …（５） Ｖ8 ＝Ｖ02−（Ａ2 ／２）（Ｖ5 −Ｖ6 ） …（６） と表現できる。ここでＶ02は差動回路６の同相出力電
圧、Ａ2 は差動回路６の差動利得である。ここで差動回
路６の差動利得Ａ2 が１であれば、式（３）〜（６）よ
り、 Ｖ7 ＝Ｖ02＋ΔＶ …（７） Ｖ8 ＝Ｖ02−ΔＶ …（８） となる。さらに、差動回路６の同相出力電圧Ｖ02が差動
回路１の同相出力電圧Ｖ 01と等しい場合、 Ｖ7 ＝Ｖ01＋ΔＶ …（９） Ｖ8 ＝Ｖ01−ΔＶ …（１０） となる。式（３）および（４）と式（９）および（１
０）を比較すると、Ｖ5 とＶ7 、Ｖ6 とＶ8 は等しいこ
とがわかる。すなわち、差動回路６の差動利得Ａ2が１
で、その同相出力電圧Ｖ02が差動回路１の同相出力電圧
Ｖ01と等しい場合、差動回路６の正入力電圧Ｖ5 と正出
力電圧Ｖ7 、負入力電圧Ｖ6 と負出力電圧Ｖ 8 が等しく
なる。これは、従来のサンプルホールド装置Ｄにおいて
出力が負入力にフィードバックされた演算増幅器１０
２，１０３を２個用いて実現しようとしていた機能を、
１個の差動増幅器６を用いてフィードバックなしに実現
していることにほかならない。
【００１９】差動回路６の差動利得Ａ2 を１にし、その
同相出力電圧Ｖ02を差動回路１の同相出力電圧Ｖ01と等
しくすることは容易に実現できる。たとえば、差動回路
６を図３に示すような構成にする。この回路は差動部と
２対のエミッタフォロアで構成される。差動部はＮＰＮ
トランジスタ６０１，６０２、エミッタ抵抗６０５，６
０６、負荷抵抗６０７，６０８、電流源６０９，６１０
を含む。また、２対のエミッタフォロアは各々、ＮＰＮ
トランジスタ６０３および電流源６１１と、ＮＰＮトラ
ンジスタ６０４および電流源６１２を含む。また、６１
３および６１４は差動回路６の正および負入力端子、６
１５および６１６は差動回路６の正および負出力端子、
６３０は電源電位ＶCCの電源端子である。
同相出力電圧Ｖ02を差動回路１の同相出力電圧Ｖ01と等
しくすることは容易に実現できる。たとえば、差動回路
６を図３に示すような構成にする。この回路は差動部と
２対のエミッタフォロアで構成される。差動部はＮＰＮ
トランジスタ６０１，６０２、エミッタ抵抗６０５，６
０６、負荷抵抗６０７，６０８、電流源６０９，６１０
を含む。また、２対のエミッタフォロアは各々、ＮＰＮ
トランジスタ６０３および電流源６１１と、ＮＰＮトラ
ンジスタ６０４および電流源６１２を含む。また、６１
３および６１４は差動回路６の正および負入力端子、６
１５および６１６は差動回路６の正および負出力端子、
６３０は電源電位ＶCCの電源端子である。
【００２０】詳しく説明すると、トランジスタ６０１の
コレクタはノードＦおよび負荷抵抗６０８を介して電源
端子６３０に接続されており、トランジスタ６０１のエ
ミッタはノードＣおよび電流源６０９を介して接地さ
れ、トランジスタ６０１のベースは差動回路６の正入力
端子６１３に接続されている。トランジスタ６０２のコ
レクタはノードＥおよび負荷抵抗６０７を介して電源端
子６３０に接続されており、トランジスタ６０２のエミ
ッタはノードＤおよび電流源６１０を介して接地され、
トランジスタ６０２のベースは差動回路６の負入力端子
６１４に接続されている。また、ノードＣとノードＤは
抵抗６０５，６０６により接続されている。トランジス
タ６０３のコレクタは電源端子６３０に接続されてお
り、そのベースはノードＥに接続され、エミッタは電流
源６１１を介して接地されるとともに、差動回路の６の
正出力端子６１５に接続されている。トランジスタ６０
４のコレクタは電源端子６３０に接続されており、その
ベースはノードＦに接続され、エミッタは電流源６１２
を介して接地されるとともに差動回路６の負出力端子６
１６に接続されている。
コレクタはノードＦおよび負荷抵抗６０８を介して電源
端子６３０に接続されており、トランジスタ６０１のエ
ミッタはノードＣおよび電流源６０９を介して接地さ
れ、トランジスタ６０１のベースは差動回路６の正入力
端子６１３に接続されている。トランジスタ６０２のコ
レクタはノードＥおよび負荷抵抗６０７を介して電源端
子６３０に接続されており、トランジスタ６０２のエミ
ッタはノードＤおよび電流源６１０を介して接地され、
トランジスタ６０２のベースは差動回路６の負入力端子
６１４に接続されている。また、ノードＣとノードＤは
抵抗６０５，６０６により接続されている。トランジス
タ６０３のコレクタは電源端子６３０に接続されてお
り、そのベースはノードＥに接続され、エミッタは電流
源６１１を介して接地されるとともに、差動回路の６の
正出力端子６１５に接続されている。トランジスタ６０
４のコレクタは電源端子６３０に接続されており、その
ベースはノードＦに接続され、エミッタは電流源６１２
を介して接地されるとともに差動回路６の負出力端子６
１６に接続されている。
【００２１】正入力端子６１３の電位Ｖ5 と負入力端子
６１４の電位6 が等しいとき、回路の対称性から、ノー
ドＣとノードＤの電位は等しくなる。したがって、エミ
ッタ抵抗６０５，６０６には電流は流れない。したがっ
て、電流源６０９，６１０の電流値を等しくＩEEとする
と、トランジスタ６０１，６０２のエミッタ電流は等し
くＩEEとなる。これらのトランジスタの電流増幅率（ベ
ース電流に対するコレクタ電流の比）は通常十分大きい
ので、トランジスタ６０１，６０２のコレクタ電流はほ
ぼエミッタ電流、すなわちＩEEとなる。したがって、負
荷抵抗６０７，６０８の抵抗値をＲL とすると、ノード
Ｅ，Ｆの電位は、ＶCC−ＩEE・ＲL となる。さらに、ト
ランジスタ６０３，６０４のベースエミッタ間電圧、す
なわちエミッタフォロアの電圧シフト量をＶEFとする
と、差動回路６の同相出力電圧Ｖ02は、 Ｖ02＝ＶCC−ＩE ・ＲL −ＶEF …（１１） となる。エミッタアフォロアの電圧シフト量ＶEFは現実
的な設計においては０．７Ｖ〜０．９Ｖ程度とあまり大
きな変化幅を持っていないが、ＶCCやＩE とＲLの積を
適当に設計することにより、Ｖ02を差動回路１の同相出
力電圧Ｖ01と一致させることができる。
６１４の電位6 が等しいとき、回路の対称性から、ノー
ドＣとノードＤの電位は等しくなる。したがって、エミ
ッタ抵抗６０５，６０６には電流は流れない。したがっ
て、電流源６０９，６１０の電流値を等しくＩEEとする
と、トランジスタ６０１，６０２のエミッタ電流は等し
くＩEEとなる。これらのトランジスタの電流増幅率（ベ
ース電流に対するコレクタ電流の比）は通常十分大きい
ので、トランジスタ６０１，６０２のコレクタ電流はほ
ぼエミッタ電流、すなわちＩEEとなる。したがって、負
荷抵抗６０７，６０８の抵抗値をＲL とすると、ノード
Ｅ，Ｆの電位は、ＶCC−ＩEE・ＲL となる。さらに、ト
ランジスタ６０３，６０４のベースエミッタ間電圧、す
なわちエミッタフォロアの電圧シフト量をＶEFとする
と、差動回路６の同相出力電圧Ｖ02は、 Ｖ02＝ＶCC−ＩE ・ＲL −ＶEF …（１１） となる。エミッタアフォロアの電圧シフト量ＶEFは現実
的な設計においては０．７Ｖ〜０．９Ｖ程度とあまり大
きな変化幅を持っていないが、ＶCCやＩE とＲLの積を
適当に設計することにより、Ｖ02を差動回路１の同相出
力電圧Ｖ01と一致させることができる。
【００２２】以上のことは、差動回路１の回路形式を問
わず成立つが、特に差動回路１も差動回路６と同様の回
路形式とすると、同じ同相出力電圧が得やすい。たとえ
ば、差動回路１も図３に示されるような回路形式にす
る。また、等しい電源電圧ＶCCをこの２つの差動回路
１，６に与える。さらに、差動部の電流源の値と負荷抵
抗の値の積ＩE ・ＲL を同一にする。上記のように、エ
ミッタフォロアの電圧シフト量ＶEFは設計によらずあま
り変化しないので、ＶCCとＩE ・ＲL を等しくするだけ
で、ほぼ等しい同相出力電圧が得られる。ＩE ・ＲL を
等しくするには、差動回路１，６に等しい値の電流源と
負荷抵抗を用いればよい。
わず成立つが、特に差動回路１も差動回路６と同様の回
路形式とすると、同じ同相出力電圧が得やすい。たとえ
ば、差動回路１も図３に示されるような回路形式にす
る。また、等しい電源電圧ＶCCをこの２つの差動回路
１，６に与える。さらに、差動部の電流源の値と負荷抵
抗の値の積ＩE ・ＲL を同一にする。上記のように、エ
ミッタフォロアの電圧シフト量ＶEFは設計によらずあま
り変化しないので、ＶCCとＩE ・ＲL を等しくするだけ
で、ほぼ等しい同相出力電圧が得られる。ＩE ・ＲL を
等しくするには、差動回路１，６に等しい値の電流源と
負荷抵抗を用いればよい。
【００２３】また、差動回路１，６の電流源や抵抗を構
成する際に、等しい値の単位電流源や単位抵抗を並列接
続や直列接続しても実現できる。たとえば、図４に示す
ように差動回路６において１つの単位電流源で差動部の
電流源６０９，６１０を形成し、直流接続された２つの
単位抵抗で負荷抵抗６０７，６０８を形成する一方、差
動回路１においては並列接続された２つの単位電流源で
差動部の電流源を形成し、１つの単位抵抗で負荷抵抗を
形成するといった方法もある。逆に、図５に示すよう
に、差動回路６において並列接続された２つの単位電流
源で差動部の電流源６０９，６１０を形成し、１つの単
位抵抗で負荷抵抗６０７，６０８を形成する一方、差動
回路１においては１つの単位電流源で差動部の電流源を
形成し、直列接続された２つの単位抵抗で負荷抵抗を形
成してもよい。
成する際に、等しい値の単位電流源や単位抵抗を並列接
続や直列接続しても実現できる。たとえば、図４に示す
ように差動回路６において１つの単位電流源で差動部の
電流源６０９，６１０を形成し、直流接続された２つの
単位抵抗で負荷抵抗６０７，６０８を形成する一方、差
動回路１においては並列接続された２つの単位電流源で
差動部の電流源を形成し、１つの単位抵抗で負荷抵抗を
形成するといった方法もある。逆に、図５に示すよう
に、差動回路６において並列接続された２つの単位電流
源で差動部の電流源６０９，６１０を形成し、１つの単
位抵抗で負荷抵抗６０７，６０８を形成する一方、差動
回路１においては１つの単位電流源で差動部の電流源を
形成し、直列接続された２つの単位抵抗で負荷抵抗を形
成してもよい。
【００２４】このように、同一の回路形式において同一
値の素子や回路を使うと、差動回路１，６の同相出力電
圧は容易に等しくなる。等しい値の素子や等しい特性の
回路は、同一半導体基板上に同一工程で同じパターンを
用いて形成すれば容易に得られる。なお、上記のように
差動部の電流源の値と負荷抵抗の値の積を同一にするだ
けでなく、同相電圧にかかわるすべての素子、すなわち
図３に示した素子のうち抵抗６０５と６０６以外の素子
の特性を差動回路１，６で同一になるように形成した場
合、これらの２つの差動回路１，６の同相出力電圧は自
動的に完全に等しくなる。以上のように、容易に差動回
路１と６の同相出力電圧を等しくすることができる。
値の素子や回路を使うと、差動回路１，６の同相出力電
圧は容易に等しくなる。等しい値の素子や等しい特性の
回路は、同一半導体基板上に同一工程で同じパターンを
用いて形成すれば容易に得られる。なお、上記のように
差動部の電流源の値と負荷抵抗の値の積を同一にするだ
けでなく、同相電圧にかかわるすべての素子、すなわち
図３に示した素子のうち抵抗６０５と６０６以外の素子
の特性を差動回路１，６で同一になるように形成した場
合、これらの２つの差動回路１，６の同相出力電圧は自
動的に完全に等しくなる。以上のように、容易に差動回
路１と６の同相出力電圧を等しくすることができる。
【００２５】正入力端子６１３と負入力端子６１４の電
位に差が生じたとき、ノードＣとノードＤの電位は相異
なる。前に定義したように、正入力端子６１３および負
入力端子６１４の電位をＶ5 ，Ｖ6 とし、トランジスタ
６０１，６０２のベースエミッタ間電圧をＶBE1 ，Ｖ
BE2 、ノードＣ，Ｄの電位をＶC ，ＶD とすると、ＶC
＝Ｖ5 −ＶBE1 、ＶD ＝Ｖ6 −ＶBE2 となるが、トラン
ジスタ６０１，６０２のエミッタ電流に極端な差が生じ
ない限り、ＶBE1 とＶBE2 はほとんど等しくなる。した
がって、ノードＣとノードＤの電位差ＶC −ＶD は入力
電位差Ｖ5 −Ｖ6にほぼ等しい。したがって、ノードＣ
からＤへ流れる電流ΔＩEEは、抵抗６０５，６０６の抵
抗値をＲE とすると、 ΔＩEE＝（Ｖ5 −Ｖ6 ）／２ＲE …（１２） となる。負荷抵抗６０８には電流源６０９の電流ＩEEに
上記ΔＩEEが加わって流れ、負荷抵抗６０７には電流源
６１０の電流ＩEEより上記ΔＩEEが減算されて流れるか
ら、ノードＥおよびＦの電位ＶE およびＶF は、 ＶE ＝ＶCC−（ＩEE−ΔＩEE）ＲL …（１３） ＶF ＝ＶCC−（ＩEE＋ΔＩEE）ＲL …（１４） で与えられる。エミッタフォロアの電圧シフト量はトラ
ンジスタ６０３側もトランジスタ６０４側も等しいか
ら、結局この差動回路の出力電位差はＶE −ＶF で与え
られる。したがって、差動利得Ａ2 は、式（１１）から
（１３）より、 Ａ2 ＝（ＶE −ＶF ）／（Ｖ5 −Ｖ6 ）＝ＲL ／ＲE …（１５） となる。したがって、ＲL ＝ＲE となるように設定する
ことによって、容易に差動利得１の差動回路が得られ
る。
位に差が生じたとき、ノードＣとノードＤの電位は相異
なる。前に定義したように、正入力端子６１３および負
入力端子６１４の電位をＶ5 ，Ｖ6 とし、トランジスタ
６０１，６０２のベースエミッタ間電圧をＶBE1 ，Ｖ
BE2 、ノードＣ，Ｄの電位をＶC ，ＶD とすると、ＶC
＝Ｖ5 −ＶBE1 、ＶD ＝Ｖ6 −ＶBE2 となるが、トラン
ジスタ６０１，６０２のエミッタ電流に極端な差が生じ
ない限り、ＶBE1 とＶBE2 はほとんど等しくなる。した
がって、ノードＣとノードＤの電位差ＶC −ＶD は入力
電位差Ｖ5 −Ｖ6にほぼ等しい。したがって、ノードＣ
からＤへ流れる電流ΔＩEEは、抵抗６０５，６０６の抵
抗値をＲE とすると、 ΔＩEE＝（Ｖ5 −Ｖ6 ）／２ＲE …（１２） となる。負荷抵抗６０８には電流源６０９の電流ＩEEに
上記ΔＩEEが加わって流れ、負荷抵抗６０７には電流源
６１０の電流ＩEEより上記ΔＩEEが減算されて流れるか
ら、ノードＥおよびＦの電位ＶE およびＶF は、 ＶE ＝ＶCC−（ＩEE−ΔＩEE）ＲL …（１３） ＶF ＝ＶCC−（ＩEE＋ΔＩEE）ＲL …（１４） で与えられる。エミッタフォロアの電圧シフト量はトラ
ンジスタ６０３側もトランジスタ６０４側も等しいか
ら、結局この差動回路の出力電位差はＶE −ＶF で与え
られる。したがって、差動利得Ａ2 は、式（１１）から
（１３）より、 Ａ2 ＝（ＶE −ＶF ）／（Ｖ5 −Ｖ6 ）＝ＲL ／ＲE …（１５） となる。したがって、ＲL ＝ＲE となるように設定する
ことによって、容易に差動利得１の差動回路が得られ
る。
【００２６】なお、上記議論ではトランジスタ６０１，
６０２のベースエミッタ間電圧ＶBE 1 ，ＶBE2 を等しい
と近似したが、実際にはΔＩEEでエミッタ電流が変調を
受けＶBE1 とＶBE2 はわずかに異なる。この影響を補正
し、正確に差動利得を１とする方法については、図６に
示すように、たとえばトランジスタ６０１，６０２と同
一特性を持つトランジスタ８０１，８０２をダイオード
接続して負荷抵抗６０７と電源端子６３０の間および負
荷抵抗６０８と電源端子６３０の間に挿入するといった
方法があり、したがって正確に差動利得を１とすること
も容易である。
６０２のベースエミッタ間電圧ＶBE 1 ，ＶBE2 を等しい
と近似したが、実際にはΔＩEEでエミッタ電流が変調を
受けＶBE1 とＶBE2 はわずかに異なる。この影響を補正
し、正確に差動利得を１とする方法については、図６に
示すように、たとえばトランジスタ６０１，６０２と同
一特性を持つトランジスタ８０１，８０２をダイオード
接続して負荷抵抗６０７と電源端子６３０の間および負
荷抵抗６０８と電源端子６３０の間に挿入するといった
方法があり、したがって正確に差動利得を１とすること
も容易である。
【００２７】図７はこの発明の他の実施例によるサンプ
ルホールド装置Ｂの電気回路図である。以上の実施例で
は、サンプルホールド装置Ａの正出力端子１２と正側ダ
イオードブリッジ２の基準電圧印加端子２３は共通に差
動回路６の正出力端子と、サンプルホールド装置Ａの負
出力端子１３と負側ダイオードブリッジ３の基準電圧印
加端子３３は共通に差動回路６の負出力端子と結ばれて
いた。このような接続において、クロックで駆動されて
いるダイオードブリッジ２，３がクロックノイズを発生
した場合、サンプルホールド装置Ａの出力が悪影響を受
けることがある。図７はそれを回避するための実施例で
ある。６０は第２の差動回路であるが、第１の正出力端
子６１５および第１の負出力端子６１６以外にもう１対
の出力端子、すなわち第２の正出力端子６１７および第
２の負出力端子６１８を持っている。第２の正出力端子
６１７は正側ダイオードブリッジ２の基準電圧印加端子
２３に、第２の負出力端子６１８は負側ダイオードブリ
ッジ３の基準電圧印加端子３３に接続されている。ま
た、第１の正出力端子６１５はサンプルホールド装置Ｂ
の正出力端子１２に、第１の負出力端子６１６はサンプ
ルホールド装置Ｂの正出力端子１３に接続されている。
ルホールド装置Ｂの電気回路図である。以上の実施例で
は、サンプルホールド装置Ａの正出力端子１２と正側ダ
イオードブリッジ２の基準電圧印加端子２３は共通に差
動回路６の正出力端子と、サンプルホールド装置Ａの負
出力端子１３と負側ダイオードブリッジ３の基準電圧印
加端子３３は共通に差動回路６の負出力端子と結ばれて
いた。このような接続において、クロックで駆動されて
いるダイオードブリッジ２，３がクロックノイズを発生
した場合、サンプルホールド装置Ａの出力が悪影響を受
けることがある。図７はそれを回避するための実施例で
ある。６０は第２の差動回路であるが、第１の正出力端
子６１５および第１の負出力端子６１６以外にもう１対
の出力端子、すなわち第２の正出力端子６１７および第
２の負出力端子６１８を持っている。第２の正出力端子
６１７は正側ダイオードブリッジ２の基準電圧印加端子
２３に、第２の負出力端子６１８は負側ダイオードブリ
ッジ３の基準電圧印加端子３３に接続されている。ま
た、第１の正出力端子６１５はサンプルホールド装置Ｂ
の正出力端子１２に、第１の負出力端子６１６はサンプ
ルホールド装置Ｂの正出力端子１３に接続されている。
【００２８】第１の正出力端子６１５と第２の正出力端
子６１７は等しい電圧を発生し、第１の負出力端子６１
６と第２の負出力端子６１８は等しい電圧を発生する。
したがって、動作は上記第１の実施例と同様であるが、
サンプルホールド装置Ｂの正出力端子１２と正側ダイオ
ードブリッジ２の基準電圧印加端子２３、およびサンプ
ルホールド装置Ｂの負出力端子１３と負側ダイオードブ
リッジ３の基準電圧印加端子３３は各々分離している。
したがって、このような接続においては、クロックで駆
動されているダイオードブリッジ２，３がクロックノイ
ズを発生した場合でも、サンプルホールド装置Ｂの出力
が悪影響を受けることがない。
子６１７は等しい電圧を発生し、第１の負出力端子６１
６と第２の負出力端子６１８は等しい電圧を発生する。
したがって、動作は上記第１の実施例と同様であるが、
サンプルホールド装置Ｂの正出力端子１２と正側ダイオ
ードブリッジ２の基準電圧印加端子２３、およびサンプ
ルホールド装置Ｂの負出力端子１３と負側ダイオードブ
リッジ３の基準電圧印加端子３３は各々分離している。
したがって、このような接続においては、クロックで駆
動されているダイオードブリッジ２，３がクロックノイ
ズを発生した場合でも、サンプルホールド装置Ｂの出力
が悪影響を受けることがない。
【００２９】上記のような差動回路６０は容易に実現で
きる。図８がその構成例である。この構成は、図３に示
された差動回路６のノードＥにＮＰＮトランジスタ６１
９および電流源６２１からなるエミッタフォロアを、ノ
ードＦにＮＰＮトランジスタ６２０および電流源６２２
からなるエミッタフォロアを付加したものである。すな
わち、トランジスタ６１９のベースをノードＥに接続
し、コレクタを電源端子６３０に接続し、エミッタを電
流源６２１を介して接地するとともに第２の正出力端子
６１７に接続している。また、トランジスタ２０のベー
スをノードＦに接続し、コレクタを電源端子６３０に接
続し、エミッタを電流源６２２を介して接地するととも
に第２の負出力端子６１８に接続している。ここで、上
記エミッタフォロアの入出力特性を、トランジスタ６０
３、電流源６１１やトランジスタ６０４、電流源６１２
からなるエミッタフォロアの入出力特性と等しくすれ
ば、第１の正出力端子６１５と第２の正出力端子６１７
は等しい電圧を発生し、第１の負出力端子６１６と第２
の負出力端子６１８は等しい電圧を発生する。
きる。図８がその構成例である。この構成は、図３に示
された差動回路６のノードＥにＮＰＮトランジスタ６１
９および電流源６２１からなるエミッタフォロアを、ノ
ードＦにＮＰＮトランジスタ６２０および電流源６２２
からなるエミッタフォロアを付加したものである。すな
わち、トランジスタ６１９のベースをノードＥに接続
し、コレクタを電源端子６３０に接続し、エミッタを電
流源６２１を介して接地するとともに第２の正出力端子
６１７に接続している。また、トランジスタ２０のベー
スをノードＦに接続し、コレクタを電源端子６３０に接
続し、エミッタを電流源６２２を介して接地するととも
に第２の負出力端子６１８に接続している。ここで、上
記エミッタフォロアの入出力特性を、トランジスタ６０
３、電流源６１１やトランジスタ６０４、電流源６１２
からなるエミッタフォロアの入出力特性と等しくすれ
ば、第１の正出力端子６１５と第２の正出力端子６１７
は等しい電圧を発生し、第１の負出力端子６１６と第２
の負出力端子６１８は等しい電圧を発生する。
【００３０】また、図１ないし図６で示した実施例と同
様、差動回路１も差動回路６０と同様の回路形成とする
と、同じ同相出力電圧が得やすい。また、図９に示すよ
うに、差動回路６０の電流源６０９，６１０を１つの単
位電流源で形成し、負荷抵抗６０７，６０８を２つの単
位抵抗で形成する一方、差動回路１の電流源を２つの単
位電流源で形成し、負荷抵抗を１つの単位抵抗で形成し
てもよい。また、図１０に示すように、差動回路６０の
電流源６０９，６１０を２つの単位電流源で形成し、負
荷抵抗６０７，６０８を１つの単位抵抗で形成する一
方、差動回路１の電流源を１つの単位電流源で形成し、
負荷抵抗を２つの単位抵抗で形成してもよい。また、図
１１に示すように、トランジスタ６０１，６０２のベー
スエミッタ間電圧ＶBE1 ，ＢBE2 の差を補正して差動利
得を正確に１にするため、ダイオード接続したトランジ
スタ８０１，８０２を電源端子６３０と負荷抵抗６０
７，６０８の間に接続してもよい。
様、差動回路１も差動回路６０と同様の回路形成とする
と、同じ同相出力電圧が得やすい。また、図９に示すよ
うに、差動回路６０の電流源６０９，６１０を１つの単
位電流源で形成し、負荷抵抗６０７，６０８を２つの単
位抵抗で形成する一方、差動回路１の電流源を２つの単
位電流源で形成し、負荷抵抗を１つの単位抵抗で形成し
てもよい。また、図１０に示すように、差動回路６０の
電流源６０９，６１０を２つの単位電流源で形成し、負
荷抵抗６０７，６０８を１つの単位抵抗で形成する一
方、差動回路１の電流源を１つの単位電流源で形成し、
負荷抵抗を２つの単位抵抗で形成してもよい。また、図
１１に示すように、トランジスタ６０１，６０２のベー
スエミッタ間電圧ＶBE1 ，ＢBE2 の差を補正して差動利
得を正確に１にするため、ダイオード接続したトランジ
スタ８０１，８０２を電源端子６３０と負荷抵抗６０
７，６０８の間に接続してもよい。
【００３１】図１２はこの発明のさらに他の実施例によ
るサンプルホールド装置Ｃの電気回路図である。以上の
実施例では、第２の差動回路６，６０の正および負入力
端子は各々正側および負側のダイオードブリッジ２，３
の出力と直接接続されていたが、正側および負側のダイ
オードブリッジ２，３の出力電位差が差動回路６，６０
の正および負入力端子に伝達されればよく、たとえば図
１２に示した構成でもよい。図１２において７はバッフ
ァ回路であり、入力端子７０１と７０３の電位差と等し
い電位差が出力端子７０２と７０４の電位差として出力
される。このバッファ回路７は図１３のような構成をし
ている。入力端子７０１と出力端子７０２の間では、Ｎ
ＰＮトランジスタ７１１および電流源７１３で構成され
るエミッタフォロアに、ＮＰＮトランジスタ７１２およ
びＰチャネルＭＯＳトランジスタ７１４，７１５が付加
されている。詳しく説明すると、トランジスタ７１１の
ベースは入力端子７０１に接続されており、そのエミッ
タは出力端子７０２に接続されるとともに電流源７１３
を介して接地され、そのコレクタはトランジスタ７１２
のエミッタに接続されている。トランジスタ７１２のコ
レクタは電源端子６３０に接続され、そのベースはトラ
ンジスタ７１４のドレインおよびゲートに接続されてい
る。トランジスタ７１４，７１５のゲートは互いに接続
されており、これらのソースは電源端子６３０に接続さ
れている。また、トランジスタ７１５のドレインは入力
端子７０１に接続されている。また、入力端子７０３と
出力端子７０４の間では、ＮＰＮトランジスタ７２１お
よび電流源７２３で構成されるエミッタフォロアに、Ｎ
ＰＮトランジスタ７２２およびＰチャネルＭＯＳトラン
ジスタ７１４，７１５が付加されており、これらは上記
入力端子７０１と出力端子７０２の間と同様に接続され
ている。
るサンプルホールド装置Ｃの電気回路図である。以上の
実施例では、第２の差動回路６，６０の正および負入力
端子は各々正側および負側のダイオードブリッジ２，３
の出力と直接接続されていたが、正側および負側のダイ
オードブリッジ２，３の出力電位差が差動回路６，６０
の正および負入力端子に伝達されればよく、たとえば図
１２に示した構成でもよい。図１２において７はバッフ
ァ回路であり、入力端子７０１と７０３の電位差と等し
い電位差が出力端子７０２と７０４の電位差として出力
される。このバッファ回路７は図１３のような構成をし
ている。入力端子７０１と出力端子７０２の間では、Ｎ
ＰＮトランジスタ７１１および電流源７１３で構成され
るエミッタフォロアに、ＮＰＮトランジスタ７１２およ
びＰチャネルＭＯＳトランジスタ７１４，７１５が付加
されている。詳しく説明すると、トランジスタ７１１の
ベースは入力端子７０１に接続されており、そのエミッ
タは出力端子７０２に接続されるとともに電流源７１３
を介して接地され、そのコレクタはトランジスタ７１２
のエミッタに接続されている。トランジスタ７１２のコ
レクタは電源端子６３０に接続され、そのベースはトラ
ンジスタ７１４のドレインおよびゲートに接続されてい
る。トランジスタ７１４，７１５のゲートは互いに接続
されており、これらのソースは電源端子６３０に接続さ
れている。また、トランジスタ７１５のドレインは入力
端子７０１に接続されている。また、入力端子７０３と
出力端子７０４の間では、ＮＰＮトランジスタ７２１お
よび電流源７２３で構成されるエミッタフォロアに、Ｎ
ＰＮトランジスタ７２２およびＰチャネルＭＯＳトラン
ジスタ７１４，７１５が付加されており、これらは上記
入力端子７０１と出力端子７０２の間と同様に接続され
ている。
【００３２】トランジスタ７１１と７１２はエミッタ電
流が共通に等しく流れていることから、そのベース電流
が等しくなる。トランジスタ７１４と７１５はカレント
ミラーを形成しており、トランジスタ１５のドレイン電
流はトランジスタ７１４のドレイン電流と等しくなる。
したがって、トランジスタ７１１に必要なベース電流
は、トランジスタ７１５のドレインから供給され、入力
端子７０１から電流を供給する必要がない。トランジス
タ７２１，７２２，７２４，７２５、電流源７２３から
なる回路も同様である。したがって、このバッファ回路
７は入力電流が０である。ホールド期間においては、キ
ャパシタ４，５はダイオードブリッジ２，３から電気的
に切離されるが、同時に、このバッファ回路７の入力電
流は常に０であるから、キャパシタ４，５に蓄えられた
保持電荷はリークすることがなく、したがってホールド
期間にサンプルホールド装置Ｃの出力がドリフトするこ
ともない。
流が共通に等しく流れていることから、そのベース電流
が等しくなる。トランジスタ７１４と７１５はカレント
ミラーを形成しており、トランジスタ１５のドレイン電
流はトランジスタ７１４のドレイン電流と等しくなる。
したがって、トランジスタ７１１に必要なベース電流
は、トランジスタ７１５のドレインから供給され、入力
端子７０１から電流を供給する必要がない。トランジス
タ７２１，７２２，７２４，７２５、電流源７２３から
なる回路も同様である。したがって、このバッファ回路
７は入力電流が０である。ホールド期間においては、キ
ャパシタ４，５はダイオードブリッジ２，３から電気的
に切離されるが、同時に、このバッファ回路７の入力電
流は常に０であるから、キャパシタ４，５に蓄えられた
保持電荷はリークすることがなく、したがってホールド
期間にサンプルホールド装置Ｃの出力がドリフトするこ
ともない。
【００３３】
【発明の効果】以上のように、この発明の第１のサンプ
ルホールド装置にあっては、正側および負側キャパシタ
に保持された電位と等しい電位を出力する手段として、
フィードバックが不要な差動回路を１つだけ使用してい
るので、上記手段として出力を入力にフィードバックさ
れた演算増幅器を２つ用いていた従来例に比べ、動作が
安定しており、占有面積が小さい。
ルホールド装置にあっては、正側および負側キャパシタ
に保持された電位と等しい電位を出力する手段として、
フィードバックが不要な差動回路を１つだけ使用してい
るので、上記手段として出力を入力にフィードバックさ
れた演算増幅器を２つ用いていた従来例に比べ、動作が
安定しており、占有面積が小さい。
【００３４】また、正側および負側キャパシタと差動回
路の間に入力電流が０で入力電圧に等しい電圧を出力す
るバッファ回路を接続すれば、ホールド期間においてキ
ャパシタに蓄えられた保持電荷がリークすることがな
く、サンプルホールド装置の出力がドリフトすることも
ない。
路の間に入力電流が０で入力電圧に等しい電圧を出力す
るバッファ回路を接続すれば、ホールド期間においてキ
ャパシタに蓄えられた保持電荷がリークすることがな
く、サンプルホールド装置の出力がドリフトすることも
ない。
【００３５】また、この発明の第２のサンプルホールド
装置にあっては、サンプルホールド装置の出力を供する
第１および第２の出力端子のほかに、独立した出力を供
する第３および第４の出力端子を含み、その出力を第１
および第２のスイッチ手段の基準電圧印加端子に印加す
るので、スイッチ手段でノイズが発生した場合でも、サ
ンプルホールド装置の出力に悪影響が及ぶことがない。
装置にあっては、サンプルホールド装置の出力を供する
第１および第２の出力端子のほかに、独立した出力を供
する第３および第４の出力端子を含み、その出力を第１
および第２のスイッチ手段の基準電圧印加端子に印加す
るので、スイッチ手段でノイズが発生した場合でも、サ
ンプルホールド装置の出力に悪影響が及ぶことがない。
【図１】この発明の一実施例によるサンプルホールド装
置の電気回路図である。
置の電気回路図である。
【図２】図１に示したサンプルホールド装置の動作を示
すタイムチャートである。
すタイムチャートである。
【図３】図１に示したサンプルホールド装置の第２の差
動回路を示す電気回路図である。
動回路を示す電気回路図である。
【図４】図３に示した第２の差動回路の他の構成を示す
電気回路図である。
電気回路図である。
【図５】図３に示した第２の差動回路のさらに他の構成
を示す電気回路図である。
を示す電気回路図である。
【図６】図３に示した第２の差動回路のさらに他の構成
を示す電気回路図である。
を示す電気回路図である。
【図７】この発明の他の実施例によるサンプルホールド
装置の電気回路図である。
装置の電気回路図である。
【図８】図７に示したサンプルホールド装置の第２の差
動回路を示す電気回路図である。
動回路を示す電気回路図である。
【図９】図８に示した第２の差動回路の他の構成を示す
電気回路図である。
電気回路図である。
【図１０】図８に示した第２の差動回路のさらに他の構
成を示す電気回路図である。
成を示す電気回路図である。
【図１１】図８に示した第２の差動回路のさらに他の構
成を示す電気回路図である。
成を示す電気回路図である。
【図１２】この発明のさらに他の実施例によるサンプル
ホールド装置の電気回路図である。
ホールド装置の電気回路図である。
【図１３】図１２に示したサンプルホールド装置のバッ
ファ回路を示す電気回路図である。
ファ回路を示す電気回路図である。
【図１４】従来のサンプルホールド装置の電気回路図で
ある。
ある。
【図１５】図１４に示したサンプルホールド装置のダイ
オードブリッジ回路を示す電気回路図である。
オードブリッジ回路を示す電気回路図である。
１ 第１の差動回路 ２ 正側ダイオードブリッジ回路（第１のスイッチ手
段） ３ 負側ダイオードブリッジ回路（第２のスイッチ手
段） ４ 第１のキャパシタ ５ 第２のキャパシタ ６，６０ 第２の差動回路 ７ バッファ回路 Ａ，Ｂ，Ｃ サンプルホールド装置
段） ３ 負側ダイオードブリッジ回路（第２のスイッチ手
段） ４ 第１のキャパシタ ５ 第２のキャパシタ ６，６０ 第２の差動回路 ７ バッファ回路 Ａ，Ｂ，Ｃ サンプルホールド装置
Claims (3)
- 【請求項１】 入力された２つのアナログ信号の電圧差
をサンプルホールドするための差動型のサンプルホール
ド装置であって、 第１および第２の入力端子と、第１および第２の出力端
子とを有し、前記第１および第２の入力端子間の入力電
圧差に応じて、前記第１および第２の出力端子間の出力
電圧差が変化する第１の差動回路と、 前記第１の差動回路の第１の出力端子に接続された入力
端子、およびサンプル期間においては前記入力端子と電
気的に接続され、ホールド期間においては前記入力端子
と電気的に遮断される出力端子を有する第１のスイッチ
手段と、 前記第１の差動回路の第２の出力端子に接続された入力
端子、およびサンプル期間においては前記入力端子と電
気的に接続され、ホールド期間においては前記入力端子
と電気的に遮断される出力端子を有する第２のスイッチ
手段と、 その一方電極が前記第１のスイッチ手段の出力端子に接
続され、その他方電極が定電位ノードに接続されている
第１のキャパシタと、 その一方電極が前記第２のスイッチ手段の出力端子に接
続され、その他方電極が定電位ノードに接続されている
第２のキャパシタと、 前記第１のキャパシタの一方電極に接続された第１の入
力端子、前記第２のキャパシタの一方電極に接続された
第２の入力端子、第１の出力端子および第２の出力端子
を有し、前記第１の入力端子の電位とほぼ等しい電位を
前記第１の出力端子から発生し、前記第２の入力端子の
電位とほぼ等しい電位を前記第２の出力端子から発生す
る第２の差動回路とを含む、サンプルホールド装置。 - 【請求項２】 前記第１のキャパシタの一方電極と前記
第２の差動回路の第１の入力端子の間、および前記第２
のキャパシタの一方電極と前記第２の差動回路の第２の
入力端子の間に入力電流が０で入力電圧と同じ電圧を出
力するバッファ回路を接続したことを特徴とする請求項
１に記載のサンプルホールド装置。 - 【請求項３】 入力された２つのアナログ信号間の電圧
差をサンプルホールドするための差動型のサンプルホー
ルド装置であって、 第１および第２の入力端子と、第１および第２の出力端
子とを有し、前記第１および第２の入力端子間の出力電
圧差に応じて、前記第１および第２の出力端子間の出力
電圧差が変化する第１の差動回路と、 前記第１の差動回路の第１の出力端子に接続された入力
端子、サンプル期間においては前記入力端子と電気的に
接続され、ホールド期間においては前記入力端子と電気
的に遮断される出力端子、およびホールド期間において
内部ノードの電圧を制限するための基準となる電圧が印
加される基準電圧印加端子を有する第１のスイッチ手段
と、 前記第１の差動回路の第２の出力端子に接続された入力
端子、サンプル期間においては前記入力端子と電気的に
接続され、ホールド期間においては前記入力端子と電気
的に遮断される出力端子、およびホールド期間において
内部ノードの電圧を制限するための基準となる電圧を印
加するための基準電圧印加端子を有する第２のスイッチ
手段と、 その一方電極が前記第１のスイッチ手段の出力端子に接
続され、その他方電極が定電位ノードに接続されている
第１のキャパシタと、 その一方電極が前記第２のスイッチ手段の出力端子に接
続され、その他方電極が定電位ノードに接続されている
第２のキャパシタと、 前記第１のキャパシタの一方電極に接続された第１の入
力端子、前記第２のキャパシタの一方電極に接続された
第２の入力端子、第１の出力端子、第２の出力端子、第
３の出力端子および第４の出力端子を有し、前記第１の
入力端子の電位とほぼ等しい電位を前記第１および第３
の出力端子から発生し、前記第２の入力端子の電位とほ
ぼ等しい電位を前記第２および第４の出力端子から発生
し、第３の出力端子から発生した電位を前記第１のスイ
ッチ手段の基準電圧印加端子に印加し、第４の出力端子
から発生した電位を前記第２のスイッチ手段の基準電圧
印加端子に印加する第２の差動回路とを含む、サンプル
ホールド装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5066713A JPH06275093A (ja) | 1993-03-25 | 1993-03-25 | サンプルホールド装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5066713A JPH06275093A (ja) | 1993-03-25 | 1993-03-25 | サンプルホールド装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275093A true JPH06275093A (ja) | 1994-09-30 |
Family
ID=13323835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5066713A Withdrawn JPH06275093A (ja) | 1993-03-25 | 1993-03-25 | サンプルホールド装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275093A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273388A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | サンプル・ホールド回路 |
| JP2002163894A (ja) * | 2000-11-24 | 2002-06-07 | Nippon Precision Circuits Inc | サンプル・ホールド回路およびａ／ｄ変換器 |
| JP2007026569A (ja) * | 2005-07-19 | 2007-02-01 | Yokogawa Electric Corp | サンプル・ホールド回路 |
-
1993
- 1993-03-25 JP JP5066713A patent/JPH06275093A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273388A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | サンプル・ホールド回路 |
| JP2002163894A (ja) * | 2000-11-24 | 2002-06-07 | Nippon Precision Circuits Inc | サンプル・ホールド回路およびａ／ｄ変換器 |
| JP2007026569A (ja) * | 2005-07-19 | 2007-02-01 | Yokogawa Electric Corp | サンプル・ホールド回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |