JPH06275100A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06275100A JPH06275100A JP5060769A JP6076993A JPH06275100A JP H06275100 A JPH06275100 A JP H06275100A JP 5060769 A JP5060769 A JP 5060769A JP 6076993 A JP6076993 A JP 6076993A JP H06275100 A JPH06275100 A JP H06275100A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は半導体記憶装置のアクセス時間を測定
する動作試験を、各記憶セルの動作試験と同時に行っ
て、動作試験に要する時間を短縮することを目的とす
る。 【構成】データラッチ回路ＬＴ１〜ＬＴｎは制御信号Ｒ
ＡＳバーに基づいて読み出された複数ビットの読出デー
タＤ１〜Ｄｎをラッチする。データ圧縮回路１はデータ
ラッチ回路Ｌ１〜Ｌｎの出力信号ＤＬ１〜ＤＬｎが同一
であるか否かに基づいて、出力信号ＤＬ１〜ＤＬｎを圧
縮した出力信号φDCとして出力する。出力回路４は入力
信号φDCをテストモード信号φT の入力に基づいて出力
信号Ｄoutとして出力する。そして、テストモード信号
φT と制御信号ＲＡＳバーとに基づいてデータラッチ回
路Ｌ１〜Ｌｎの出力信号ＤＬ１〜ＤＬｎを異なるデータ
に設定するプリセット回路８が備えられる。
する動作試験を、各記憶セルの動作試験と同時に行っ
て、動作試験に要する時間を短縮することを目的とす
る。 【構成】データラッチ回路ＬＴ１〜ＬＴｎは制御信号Ｒ
ＡＳバーに基づいて読み出された複数ビットの読出デー
タＤ１〜Ｄｎをラッチする。データ圧縮回路１はデータ
ラッチ回路Ｌ１〜Ｌｎの出力信号ＤＬ１〜ＤＬｎが同一
であるか否かに基づいて、出力信号ＤＬ１〜ＤＬｎを圧
縮した出力信号φDCとして出力する。出力回路４は入力
信号φDCをテストモード信号φT の入力に基づいて出力
信号Ｄoutとして出力する。そして、テストモード信号
φT と制御信号ＲＡＳバーとに基づいてデータラッチ回
路Ｌ１〜Ｌｎの出力信号ＤＬ１〜ＤＬｎを異なるデータ
に設定するプリセット回路８が備えられる。
Description
【０００１】
【産業上の利用分野】この発明はテストモード回路を備
えた半導体記憶装置に関するものである。近年の半導体
記憶装置は益々大容量化が進んでいる。このような半導
体記憶装置では多数の記憶セルが正常に動作するか否か
を試験するための試験時間も増大する傾向にあるが、試
験時間が増大すると試験コストが増大するため、試験時
間を短縮することが要請されている。
えた半導体記憶装置に関するものである。近年の半導体
記憶装置は益々大容量化が進んでいる。このような半導
体記憶装置では多数の記憶セルが正常に動作するか否か
を試験するための試験時間も増大する傾向にあるが、試
験時間が増大すると試験コストが増大するため、試験時
間を短縮することが要請されている。
【０００２】
【従来の技術】テストモード回路を備えた半導体記憶装
置の従来例におけるデータ出力部の構成を図６に従って
説明する。
置の従来例におけるデータ出力部の構成を図６に従って
説明する。
【０００３】ｎ個のデータラッチ回路Ｌ１〜Ｌｎには選
択された記憶セルから読み出されるｎビットの読出しデ
ータＤ１バー〜Ｄｎバーが１ビットずつ入力される。前
記データラッチ回路Ｌ１〜Ｌｎは前記読出しデータＤ１
バー〜Ｄｎバーをラッチして、ラッチデータＤＬ１〜Ｄ
Ｌｎを出力する。
択された記憶セルから読み出されるｎビットの読出しデ
ータＤ１バー〜Ｄｎバーが１ビットずつ入力される。前
記データラッチ回路Ｌ１〜Ｌｎは前記読出しデータＤ１
バー〜Ｄｎバーをラッチして、ラッチデータＤＬ１〜Ｄ
Ｌｎを出力する。
【０００４】前記ラッチデータＤＬ１〜ＤＬｎはデータ
圧縮回路１及びデータデコード回路２に入力される。前
記データ圧縮回路１は前記ラッチデータＤＬ１〜ＤＬｎ
を例えば８ビットを１ビットに圧縮して出力信号φDCを
出力する。
圧縮回路１及びデータデコード回路２に入力される。前
記データ圧縮回路１は前記ラッチデータＤＬ１〜ＤＬｎ
を例えば８ビットを１ビットに圧縮して出力信号φDCを
出力する。
【０００５】すなわち、ラッチデータＤＬ１〜ＤＬｎの
所定の８ビットのデータが同一値であればＨレベル、同
一でなければＬレベルの出力信号φDCをデータ切換回路
３に出力する。
所定の８ビットのデータが同一値であればＨレベル、同
一でなければＬレベルの出力信号φDCをデータ切換回路
３に出力する。
【０００６】前記データデコード回路２は入力された前
記ラッチデータＤＬ１〜ＤＬｎの中からコラムアドレス
信号ＡＤに基づいて特定のコラムのラッチデータを選択
して、出力信号φDDとしてデータ切換回路３に出力す
る。
記ラッチデータＤＬ１〜ＤＬｎの中からコラムアドレス
信号ＡＤに基づいて特定のコラムのラッチデータを選択
して、出力信号φDDとしてデータ切換回路３に出力す
る。
【０００７】前記データ切換回路３にはテストモード時
にはＨレベルのテストモード信号φT が入力される。す
なわち、Ｈレベルのテストモード信号φT がデータ切換
回路３に入力されると、同データ切換回路３は前記デー
タ圧縮回路１の出力信号φDCを出力信号φDATAとして出
力回路４に出力する。
にはＨレベルのテストモード信号φT が入力される。す
なわち、Ｈレベルのテストモード信号φT がデータ切換
回路３に入力されると、同データ切換回路３は前記デー
タ圧縮回路１の出力信号φDCを出力信号φDATAとして出
力回路４に出力する。
【０００８】また、テストモード時以外の通常モード時
には、Ｌレベルのテストモード信号φT がデータ切換回
路３に入力され、同テストモード信号φT がＬレベルと
なると、同データ切換回路３は前記データデコード回路
１の出力信号φDDを出力信号φDATAとして出力回路４に
出力する。
には、Ｌレベルのテストモード信号φT がデータ切換回
路３に入力され、同テストモード信号φT がＬレベルと
なると、同データ切換回路３は前記データデコード回路
１の出力信号φDDを出力信号φDATAとして出力回路４に
出力する。
【０００９】前記出力回路４には出力制御信号φRSD が
入力され、その出力制御信号φRSDがＨレベルとなる
と、データ切換回路３の出力信号φDATAを出力信号Ｄou
t として出力する。
入力され、その出力制御信号φRSDがＨレベルとなる
と、データ切換回路３の出力信号φDATAを出力信号Ｄou
t として出力する。
【００１０】このように構成されたデータ出力部の動作
を図７に従って説明する。通常モード時には、テストモ
ード信号φT はＬレベルとなり、制御信号ＲＡＳバーの
立ち下がりに基づいて読出し動作が開始される。すなわ
ち、制御信号ＲＡＳバーの立ち下がりに基づいて所定時
間後に出力制御信号φRSD が立ち上がり、出力回路４が
活性化される。
を図７に従って説明する。通常モード時には、テストモ
ード信号φT はＬレベルとなり、制御信号ＲＡＳバーの
立ち下がりに基づいて読出し動作が開始される。すなわ
ち、制御信号ＲＡＳバーの立ち下がりに基づいて所定時
間後に出力制御信号φRSD が立ち上がり、出力回路４が
活性化される。
【００１１】次いで、選択された記憶セルから読み出さ
れた読出しデータＤ１バー〜Ｄｎバーが各データラッチ
回路Ｌ１〜Ｌｎにラッチされて、各データラッチ回路Ｌ
１〜Ｌｎから出力信号ＤＬ１〜ＤＬｎが出力される。
れた読出しデータＤ１バー〜Ｄｎバーが各データラッチ
回路Ｌ１〜Ｌｎにラッチされて、各データラッチ回路Ｌ
１〜Ｌｎから出力信号ＤＬ１〜ＤＬｎが出力される。
【００１２】そして、データデコード回路２はコラムア
ドレス信号ＡＤに基づいて、データラッチ回路Ｌ１〜Ｌ
ｎの出力信号ＤＬ１〜ＤＬｎの中から特定のデータを出
力信号φDDとして出力する。
ドレス信号ＡＤに基づいて、データラッチ回路Ｌ１〜Ｌ
ｎの出力信号ＤＬ１〜ＤＬｎの中から特定のデータを出
力信号φDDとして出力する。
【００１３】データ切換回路３はデータデコード回路３
の出力信号φDDを出力信号φDATAとして出力回路４に出
力し、出力回路４はその出力信号φDATAを出力信号Ｄou
t として出力する。
の出力信号φDDを出力信号φDATAとして出力回路４に出
力し、出力回路４はその出力信号φDATAを出力信号Ｄou
t として出力する。
【００１４】一方、テストモード時にはテストモード信
号φT がＨレベルとなり、制御信号ＲＡＳバーの立ち下
がりに基づいて読出し動作が開始される。すなわち、あ
らかじめ各記憶セルには同一データが書き込まれてお
り、制御信号ＲＡＳバーの立ち下がりに基づいて所定時
間後に出力制御信号φRSD が立ち上がり、出力回路４が
活性化される。
号φT がＨレベルとなり、制御信号ＲＡＳバーの立ち下
がりに基づいて読出し動作が開始される。すなわち、あ
らかじめ各記憶セルには同一データが書き込まれてお
り、制御信号ＲＡＳバーの立ち下がりに基づいて所定時
間後に出力制御信号φRSD が立ち上がり、出力回路４が
活性化される。
【００１５】次いで、選択された記憶セルから読み出さ
れた読出しデータＤ１バー〜Ｄｎバーが各データラッチ
回路Ｌ１〜Ｌｎにラッチされて、各データラッチ回路Ｌ
１〜Ｌｎから出力信号ＤＬ１〜ＤＬｎが出力される。
れた読出しデータＤ１バー〜Ｄｎバーが各データラッチ
回路Ｌ１〜Ｌｎにラッチされて、各データラッチ回路Ｌ
１〜Ｌｎから出力信号ＤＬ１〜ＤＬｎが出力される。
【００１６】そして、データ圧縮回路１は各データラッ
チ回路Ｌ１〜Ｌｎの出力信号ＤＬ１〜ＤＬｎを例えば８
ビットを１ビットに圧縮して出力する。すなわち、デー
タ圧縮回路１は８ビットの入力データが一致すればＨレ
ベルの出力信号φDCを出力し、一致しない場合にはＬレ
ベルの出力信号φDCを出力する。
チ回路Ｌ１〜Ｌｎの出力信号ＤＬ１〜ＤＬｎを例えば８
ビットを１ビットに圧縮して出力する。すなわち、デー
タ圧縮回路１は８ビットの入力データが一致すればＨレ
ベルの出力信号φDCを出力し、一致しない場合にはＬレ
ベルの出力信号φDCを出力する。
【００１７】データ切換回路３はデータ圧縮回路１の出
力信号φDCを出力信号φDATAとして出力回路４に出力
し、出力回路４はデータ切換回路３の出力信号φDATAを
出力信号出力信号Ｄout として出力する。
力信号φDCを出力信号φDATAとして出力回路４に出力
し、出力回路４はデータ切換回路３の出力信号φDATAを
出力信号出力信号Ｄout として出力する。
【００１８】
【発明が解決しようとする課題】上記のような半導体記
憶装置のデータ出力部の構成では、テストモード時にお
いて各記憶セルの動作テストと、データの読出し動作に
要するアクセス時間の測定とを同時に行うことはできな
い。
憶装置のデータ出力部の構成では、テストモード時にお
いて各記憶セルの動作テストと、データの読出し動作に
要するアクセス時間の測定とを同時に行うことはできな
い。
【００１９】すなわち、各記憶セルの動作テストを行う
場合には、あらかじめ全記憶セルに同一データを書き込
み、その状態で各記憶セルのセル情報を読み出し、出力
回路４から出力する。
場合には、あらかじめ全記憶セルに同一データを書き込
み、その状態で各記憶セルのセル情報を読み出し、出力
回路４から出力する。
【００２０】このとき、各記憶セルが正常に動作してい
れば、各データラッチ回路Ｌ１〜Ｌｎから出力される出
力信号ＤＬ１〜ＤＬｎは常に同一値となり、その出力信
号ＤＬ１〜ＤＬｎに基づいてデータ圧縮回路１から出力
される出力信号φDCは常にＨレベルとなる。
れば、各データラッチ回路Ｌ１〜Ｌｎから出力される出
力信号ＤＬ１〜ＤＬｎは常に同一値となり、その出力信
号ＤＬ１〜ＤＬｎに基づいてデータ圧縮回路１から出力
される出力信号φDCは常にＨレベルとなる。
【００２１】この結果、テストモード時では各記憶セル
が正常に動作していれば、出力回路４が出力制御信号φ
RSD に基づいて活性化されると、出力回路４の出力信号
Ｄout はその時点で各データラッチ回路Ｌ１〜Ｌｎにラ
ッチされている旧データに基づいてＨレベルとなる。次
いで、出力信号Ｄout は制御信号ＲＡＳバーに基づいて
読み出された新データに基づいてＨレベルに維持され
る。
が正常に動作していれば、出力回路４が出力制御信号φ
RSD に基づいて活性化されると、出力回路４の出力信号
Ｄout はその時点で各データラッチ回路Ｌ１〜Ｌｎにラ
ッチされている旧データに基づいてＨレベルとなる。次
いで、出力信号Ｄout は制御信号ＲＡＳバーに基づいて
読み出された新データに基づいてＨレベルに維持され
る。
【００２２】従って、出力信号Ｄout はＨレベルに維持
されて変化しないので、制御信号ＲＡＳバーが立ち下が
って読出し動作が開始されてから出力信号Ｄout が出力
されるまでの読出し動作に要するアクセス時間を測定す
ることはできない。
されて変化しないので、制御信号ＲＡＳバーが立ち下が
って読出し動作が開始されてから出力信号Ｄout が出力
されるまでの読出し動作に要するアクセス時間を測定す
ることはできない。
【００２３】そこで、前記アクセス時間を測定するため
には、前記記憶セルの動作テストとは別に、アクセス時
間の測定試験を行っている。その方法は、データ圧縮テ
ストモードを使用せずに、１ビット毎にデータの読み出
し動作を行うものである。この場合、前述のように、旧
データと新データとが一致して、正確なアクセス時間の
測定ができない可能性があるので、アクセス時間を測定
したいセルのデータと異なるデータを、あらかじめ読み
だしておく必要がある。
には、前記記憶セルの動作テストとは別に、アクセス時
間の測定試験を行っている。その方法は、データ圧縮テ
ストモードを使用せずに、１ビット毎にデータの読み出
し動作を行うものである。この場合、前述のように、旧
データと新データとが一致して、正確なアクセス時間の
測定ができない可能性があるので、アクセス時間を測定
したいセルのデータと異なるデータを、あらかじめ読み
だしておく必要がある。
【００２４】この従来例の場合、そのアクセス時間の測
定は記憶セルの動作試験とは別に行わなければならな
い。また、データ圧縮テストモードを使えないため、そ
れぞれの記憶セルにアクセスする必要があり、かつ前述
のようにあらかじめ異なるデータをを読み出しておく必
要がある。
定は記憶セルの動作試験とは別に行わなければならな
い。また、データ圧縮テストモードを使えないため、そ
れぞれの記憶セルにアクセスする必要があり、かつ前述
のようにあらかじめ異なるデータをを読み出しておく必
要がある。
【００２５】従って、動作試験に要する時間が増大して
試験コストが増大するという問題点がある。この発明の
目的は、半導体記憶装置のアクセス時間を測定する動作
試験を、各記憶セルの動作試験と同時に行って、動作試
験に要する時間を短縮することにある。
試験コストが増大するという問題点がある。この発明の
目的は、半導体記憶装置のアクセス時間を測定する動作
試験を、各記憶セルの動作試験と同時に行って、動作試
験に要する時間を短縮することにある。
【００２６】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、記憶セルから読み出された複数ビ
ットの読出データＤ１〜Ｄｎをラッチする複数のデータ
ラッチ回路ＬＴ１〜ＬＴｎと、前記複数のデータラッチ
回路Ｌ１〜Ｌｎの出力信号ＤＬ１〜ＤＬｎが同一である
か否かに基づいて、該出力信号ＤＬ１〜ＤＬｎを圧縮し
た出力信号φDCとして出力するデータ圧縮回路１と、前
記データ圧縮回路１から入力される入力信号φDCをテス
トモード信号φT の入力に基づいて出力信号Ｄout とし
て出力する出力回路４とからテストモード回路が構成さ
れる。
図である。すなわち、記憶セルから読み出された複数ビ
ットの読出データＤ１〜Ｄｎをラッチする複数のデータ
ラッチ回路ＬＴ１〜ＬＴｎと、前記複数のデータラッチ
回路Ｌ１〜Ｌｎの出力信号ＤＬ１〜ＤＬｎが同一である
か否かに基づいて、該出力信号ＤＬ１〜ＤＬｎを圧縮し
た出力信号φDCとして出力するデータ圧縮回路１と、前
記データ圧縮回路１から入力される入力信号φDCをテス
トモード信号φT の入力に基づいて出力信号Ｄout とし
て出力する出力回路４とからテストモード回路が構成さ
れる。
【００２７】前記テストモード信号φT と制御信号ＲＡ
Ｓバーとに基づいて前記複数のデータラッチ回路Ｌ１〜
Ｌｎの出力信号ＤＬ１〜ＤＬｎを異なるデータに設定す
るプリセット回路８が備えられる。
Ｓバーとに基づいて前記複数のデータラッチ回路Ｌ１〜
Ｌｎの出力信号ＤＬ１〜ＤＬｎを異なるデータに設定す
るプリセット回路８が備えられる。
【００２８】また、図２に示すように前記プリセット回
路８はＨレベルの前記テストモード信号φT と読出し制
御信号ＲＡＳバーの立ち下がりとに基づいてプリセット
信号φP を生成するプリセット信号生成回路５と、前記
プリセット信号φP に基づいてオンされて前記データラ
ッチ回路Ｌ１〜Ｌｎの出力端子をＨレベルとＬレベルと
するスイッチ回路Ｔr1，Ｔr2とから構成される。
路８はＨレベルの前記テストモード信号φT と読出し制
御信号ＲＡＳバーの立ち下がりとに基づいてプリセット
信号φP を生成するプリセット信号生成回路５と、前記
プリセット信号φP に基づいてオンされて前記データラ
ッチ回路Ｌ１〜Ｌｎの出力端子をＨレベルとＬレベルと
するスイッチ回路Ｔr1，Ｔr2とから構成される。
【００２９】
【作用】テストモード時には、テストモード信号φT と
制御信号ＲＡＳバーとに基づくプリセット回路８の動作
により、データラッチ回路Ｌ１〜Ｌｎの出力信号ＤＬ１
〜ＤＬｎは異なるデータにプリセットされる。すると、
出力回路４の出力信号Ｄout はＬレベルにリセットされ
る。
制御信号ＲＡＳバーとに基づくプリセット回路８の動作
により、データラッチ回路Ｌ１〜Ｌｎの出力信号ＤＬ１
〜ＤＬｎは異なるデータにプリセットされる。すると、
出力回路４の出力信号Ｄout はＬレベルにリセットされ
る。
【００３０】制御信号ＲＡＳバーに基づいて読み出され
た読出データＤ１〜Ｄｎは読出し動作時のアクセス時間
後にデータラッチ回路Ｌ１〜Ｌｎにラッチされ、そのデ
ータラッチ回路Ｌ１〜Ｌｎの出力信号ＤＬ１〜ＤＬｎが
同一データとなれば、リセットされた前記出力信号Ｄou
t は反転される。
た読出データＤ１〜Ｄｎは読出し動作時のアクセス時間
後にデータラッチ回路Ｌ１〜Ｌｎにラッチされ、そのデ
ータラッチ回路Ｌ１〜Ｌｎの出力信号ＤＬ１〜ＤＬｎが
同一データとなれば、リセットされた前記出力信号Ｄou
t は反転される。
【００３１】
【実施例】以下、この発明を具体化した一実施例を図２
〜図５に従って説明する。なお、前記従来例と同一構成
部分は同一符号を付して説明する。
〜図５に従って説明する。なお、前記従来例と同一構成
部分は同一符号を付して説明する。
【００３２】図２は半導体記憶装置のデータ出力部の構
成を示す。データラッチ回路Ｌ１〜Ｌｎにはｎビットの
読出しデータＤ１バー〜Ｄｎバーが１ビットずつ入力さ
れる。前記データラッチ回路Ｌ１〜Ｌｎは前記読出しデ
ータＤ１バー〜Ｄｎバーをラッチして、出力信号ＤＬ１
〜ＤＬｎを出力する。
成を示す。データラッチ回路Ｌ１〜Ｌｎにはｎビットの
読出しデータＤ１バー〜Ｄｎバーが１ビットずつ入力さ
れる。前記データラッチ回路Ｌ１〜Ｌｎは前記読出しデ
ータＤ１バー〜Ｄｎバーをラッチして、出力信号ＤＬ１
〜ＤＬｎを出力する。
【００３３】前記出力信号ＤＬ１〜ＤＬｎはデータ圧縮
回路１及びデータデコード回路２に入力される。前記デ
ータ圧縮回路１は前記出力信号ＤＬ１〜ＤＬｎを例えば
８ビットを１ビットに圧縮して出力信号φDCを出力す
る。
回路１及びデータデコード回路２に入力される。前記デ
ータ圧縮回路１は前記出力信号ＤＬ１〜ＤＬｎを例えば
８ビットを１ビットに圧縮して出力信号φDCを出力す
る。
【００３４】前記データデコード回路２は入力された前
記出力信号ＤＬ１〜ＤＬｎの中からコラムアドレス信号
ＡＤに基づいて特定のコラムの出力信号を選択して、出
力信号φDDとしてデータ切換回路３に出力する。
記出力信号ＤＬ１〜ＤＬｎの中からコラムアドレス信号
ＡＤに基づいて特定のコラムの出力信号を選択して、出
力信号φDDとしてデータ切換回路３に出力する。
【００３５】前記データ切換回路３にはテストモード時
にはＨレベルとなるテストモード信号φT が入力され
る。すなわち、テストモード時にはテストモード信号φ
T はＨレベルとなり、そのＨレベルのテストモード信号
φT がデータ切換回路３に入力されると、同データ切換
回路３は前記データ圧縮回路１の出力信号φDCを出力信
号φDATAとして出力回路４に出力する。
にはＨレベルとなるテストモード信号φT が入力され
る。すなわち、テストモード時にはテストモード信号φ
T はＨレベルとなり、そのＨレベルのテストモード信号
φT がデータ切換回路３に入力されると、同データ切換
回路３は前記データ圧縮回路１の出力信号φDCを出力信
号φDATAとして出力回路４に出力する。
【００３６】また、テストモード時以外の通常モード時
には、Ｌレベルのテストモード信号φT がデータ切換回
路３に入力され、同テストモード信号φT がＬレベルと
なると、同データ切換回路３は前記データデコード回路
１の出力信号φDDを出力信号φDATAとして出力回路４に
出力する。
には、Ｌレベルのテストモード信号φT がデータ切換回
路３に入力され、同テストモード信号φT がＬレベルと
なると、同データ切換回路３は前記データデコード回路
１の出力信号φDDを出力信号φDATAとして出力回路４に
出力する。
【００３７】前記出力回路４には制御信号ＲＡＳバーに
基づいて生成される出力制御信号φRSD が入力され、そ
の出力制御信号φRSD がＨレベルとなると、データ切換
回路３の出力信号φDATAを出力信号Ｄout として出力す
る。
基づいて生成される出力制御信号φRSD が入力され、そ
の出力制御信号φRSD がＨレベルとなると、データ切換
回路３の出力信号φDATAを出力信号Ｄout として出力す
る。
【００３８】前記制御信号ＲＡＳバー及びテストモード
信号φT はプリセット信号生成回路５にも入力される。
プリセット信号生成回路５は制御信号ＲＡＳバー及びテ
ストモード信号φT に基づいて二つのＮチャネルＭＯＳ
トランジスタＴr1，Ｔr2のゲートにプリセット信号φP
を出力するようになっている。
信号φT はプリセット信号生成回路５にも入力される。
プリセット信号生成回路５は制御信号ＲＡＳバー及びテ
ストモード信号φT に基づいて二つのＮチャネルＭＯＳ
トランジスタＴr1，Ｔr2のゲートにプリセット信号φP
を出力するようになっている。
【００３９】前記プリセット信号生成回路５及び各デー
タラッチ回路Ｌ１〜Ｌｎの構成を図３に従って説明す
る。前記プリセット信号生成回路５は制御信号ＲＡＳバ
ーがインバータ回路６ａに入力される。インバータ回路
６ａの出力信号はＮＡＮＤ回路７に直接入力されるとと
もに、奇数段のインバータ回路６ｂを介してＮＡＮＤ回
路７に入力される。
タラッチ回路Ｌ１〜Ｌｎの構成を図３に従って説明す
る。前記プリセット信号生成回路５は制御信号ＲＡＳバ
ーがインバータ回路６ａに入力される。インバータ回路
６ａの出力信号はＮＡＮＤ回路７に直接入力されるとと
もに、奇数段のインバータ回路６ｂを介してＮＡＮＤ回
路７に入力される。
【００４０】前記ＮＡＮＤ回路７には前記テストモード
信号φT が入力される。従って、通常モード時にテスト
モード信号φT がＬレベルとなると、制御信号ＲＡＳバ
ーに関わらず、ＮＡＮＤ回路７の出力信号はＨレベルと
なる。
信号φT が入力される。従って、通常モード時にテスト
モード信号φT がＬレベルとなると、制御信号ＲＡＳバ
ーに関わらず、ＮＡＮＤ回路７の出力信号はＨレベルと
なる。
【００４１】また、テストモード信号φT がＨレベルと
なった状態では、制御信号ＲＡＳバーがＨレベルからＬ
レベルに立ち下がると、ＮＡＮＤ回路７の出力信号はＨ
レベルからＬレベルに立ち下がり、インバータ回路６ｂ
の動作遅延時間後にＨレベルに復帰する。
なった状態では、制御信号ＲＡＳバーがＨレベルからＬ
レベルに立ち下がると、ＮＡＮＤ回路７の出力信号はＨ
レベルからＬレベルに立ち下がり、インバータ回路６ｂ
の動作遅延時間後にＨレベルに復帰する。
【００４２】前記ＮＡＮＤ回路７の出力信号は、インバ
ータ回路６ｃを介してプリセット信号φP として前記ト
ランジスタＴr1，Ｔr2のゲートに出力される。前記各デ
ータラッチ回路Ｌ１〜Ｌｎはそれぞれ二つのインバータ
回路で構成される。
ータ回路６ｃを介してプリセット信号φP として前記ト
ランジスタＴr1，Ｔr2のゲートに出力される。前記各デ
ータラッチ回路Ｌ１〜Ｌｎはそれぞれ二つのインバータ
回路で構成される。
【００４３】そして、前記データラッチ回路Ｌ１の出力
端子は前記トランジスタＴr1を介してグランドＧＮＤに
接続され、前記データラッチ回路Ｌ２の入力端子は前記
トランジスタＴr2を介してグランドＧＮＤに接続されて
いる。
端子は前記トランジスタＴr1を介してグランドＧＮＤに
接続され、前記データラッチ回路Ｌ２の入力端子は前記
トランジスタＴr2を介してグランドＧＮＤに接続されて
いる。
【００４４】前記トランジスタＴr1，Ｔr2のゲートには
前記プリセット信号φP が入力されている。従って、プ
リセット信号φP がＨレベルとなると、データラッチ回
路Ｌ１の出力信号は読出しデータＤ１バーに関わらずＬ
レベルとなり、データラッチ回路Ｌ２の出力信号は読出
しデータＤ２バーに関わらずＨレベルとなる。
前記プリセット信号φP が入力されている。従って、プ
リセット信号φP がＨレベルとなると、データラッチ回
路Ｌ１の出力信号は読出しデータＤ１バーに関わらずＬ
レベルとなり、データラッチ回路Ｌ２の出力信号は読出
しデータＤ２バーに関わらずＨレベルとなる。
【００４５】前記データ圧縮回路１を８ビット構成で実
現した一例を図４に示す。すなわち、データラッチ回路
Ｌ１〜Ｌ８の出力信号ＤＬ１〜ＤＬ８が４個のＮＡＮＤ
回路と８個のインバータ回路に入力される。
現した一例を図４に示す。すなわち、データラッチ回路
Ｌ１〜Ｌ８の出力信号ＤＬ１〜ＤＬ８が４個のＮＡＮＤ
回路と８個のインバータ回路に入力される。
【００４６】従って、前記プリセット信号生成回路５と
トランジスタＴr1，Ｔr2とでデータラッチ回路Ｌ１，Ｌ
２の出力信号ＤＬ１，ＤＬ２を相補信号に設定するプリ
セット回路が構成される。
トランジスタＴr1，Ｔr2とでデータラッチ回路Ｌ１，Ｌ
２の出力信号ＤＬ１，ＤＬ２を相補信号に設定するプリ
セット回路が構成される。
【００４７】そして、データラッチ回路Ｌ１〜Ｌ８の出
力信号ＤＬ１〜ＤＬ８が同一データとなると、このデー
タ圧縮回路１の出力信号φDCがＨレベルとなる。また、
データラッチ回路Ｌ１〜Ｌ８の出力信号ＤＬ１〜ＤＬ８
が同一データとならない場合には、出力信号φDCはＬレ
ベルとなる。
力信号ＤＬ１〜ＤＬ８が同一データとなると、このデー
タ圧縮回路１の出力信号φDCがＨレベルとなる。また、
データラッチ回路Ｌ１〜Ｌ８の出力信号ＤＬ１〜ＤＬ８
が同一データとならない場合には、出力信号φDCはＬレ
ベルとなる。
【００４８】次に、上記のように構成されたデータ出力
部の作用を図５に従って説明する。さて、テストモード
時にはＨレベルのテストモード信号φT がデータプリセ
ット回路５のＮＡＮＤ回路７に入力される。すると、Ｎ
ＡＮＤ回路７はインバータ回路６ａ，６ｂの出力信号を
待つ状態となる。
部の作用を図５に従って説明する。さて、テストモード
時にはＨレベルのテストモード信号φT がデータプリセ
ット回路５のＮＡＮＤ回路７に入力される。すると、Ｎ
ＡＮＤ回路７はインバータ回路６ａ，６ｂの出力信号を
待つ状態となる。
【００４９】ここで、制御信号ＲＡＳバーがＨレベルか
らＬレベルに立ち下がると、プリセット信号生成回路５
はその制御信号ＲＡＳバーの立ち下がりを捉えて、所定
時間Ｈレベルとなるパルス信号をプリセット信号φP と
して出力する。
らＬレベルに立ち下がると、プリセット信号生成回路５
はその制御信号ＲＡＳバーの立ち下がりを捉えて、所定
時間Ｈレベルとなるパルス信号をプリセット信号φP と
して出力する。
【００５０】すると、前記トランジスタＴr1，Ｔr2はオ
ンされ、データラッチ回路Ｌ１の出力信号ＤＬ１はそれ
までのラッチデータに関わらずＬレベルとなる。また、
データラッチ回路Ｌ２の出力信号ＤＬ２はそれまでのラ
ッチデータに関わらずＨレベルとなる。
ンされ、データラッチ回路Ｌ１の出力信号ＤＬ１はそれ
までのラッチデータに関わらずＬレベルとなる。また、
データラッチ回路Ｌ２の出力信号ＤＬ２はそれまでのラ
ッチデータに関わらずＨレベルとなる。
【００５１】この結果、データラッチ回路Ｌ１〜Ｌｎの
出力信号ＤＬ１〜ＤＬｎは、それまでのラッチデータに
関わらず、同一ではなくなる。すると、データ圧縮回路
1 の出力信号φDCはＬレベルとなる。
出力信号ＤＬ１〜ＤＬｎは、それまでのラッチデータに
関わらず、同一ではなくなる。すると、データ圧縮回路
1 の出力信号φDCはＬレベルとなる。
【００５２】この状態で、出力制御信号φRSD がＨレベ
ルに立ち上がって、出力回路４が活性化されると、その
出力信号Ｄout はデータ圧縮回路１のＬレベルの出力信
号φDCに基づいて、まずＬレベルとなる。
ルに立ち上がって、出力回路４が活性化されると、その
出力信号Ｄout はデータ圧縮回路１のＬレベルの出力信
号φDCに基づいて、まずＬレベルとなる。
【００５３】次いで、前記制御信号ＲＡＳバーの立ち下
がりに基づいて行われる読出し動作により、選択された
記憶セルからあらかじめ書き込まれている同一データが
読出しデータＤ１バー〜Ｄｎバーとして読み出される。
がりに基づいて行われる読出し動作により、選択された
記憶セルからあらかじめ書き込まれている同一データが
読出しデータＤ１バー〜Ｄｎバーとして読み出される。
【００５４】すると、データラッチ回路Ｌ１〜Ｌｎの出
力信号ＤＬ１〜ＤＬｎは同一データとなり、データ圧縮
回路１の出力信号φDCはＨレベルとなる。前記データ圧
縮回路１の出力信号φDCはデータ切換回路３を介して出
力回路４に出力信号φDATAとして入力され、出力回路４
の出力信号Ｄout はその入力信号φDATAに基づいて立ち
上がる。
力信号ＤＬ１〜ＤＬｎは同一データとなり、データ圧縮
回路１の出力信号φDCはＨレベルとなる。前記データ圧
縮回路１の出力信号φDCはデータ切換回路３を介して出
力回路４に出力信号φDATAとして入力され、出力回路４
の出力信号Ｄout はその入力信号φDATAに基づいて立ち
上がる。
【００５５】従って、制御信号ＲＡＳバーが立ち下がっ
てから出力回路４の出力信号Ｄoutが所定レベルまで立
ち上がるまでの時間を測定すれば、セル情報の読出し動
作に要するアクセス時間を測定することが可能となる。
てから出力回路４の出力信号Ｄoutが所定レベルまで立
ち上がるまでの時間を測定すれば、セル情報の読出し動
作に要するアクセス時間を測定することが可能となる。
【００５６】一方、通常モード時にはテストモード信号
φT はＬレベルとなるため、プリセット信号φP はＬレ
ベルとなる。従って、前記トランジスタＴr1，Ｔr2はオ
フ状態に維持され、通常モード時にはデータラッチ回路
Ｌ１，Ｌ２は他のデータラッチ回路Ｌ３〜Ｌｎと同様に
動作する。
φT はＬレベルとなるため、プリセット信号φP はＬレ
ベルとなる。従って、前記トランジスタＴr1，Ｔr2はオ
フ状態に維持され、通常モード時にはデータラッチ回路
Ｌ１，Ｌ２は他のデータラッチ回路Ｌ３〜Ｌｎと同様に
動作する。
【００５７】以上のように上記データ出力部は、テスト
モード時には制御信号ＲＡＳバーがＬレベルに立ち下が
る毎に出力回路４の出力信号Ｄout がＬレベルにリセッ
トされる。
モード時には制御信号ＲＡＳバーがＬレベルに立ち下が
る毎に出力回路４の出力信号Ｄout がＬレベルにリセッ
トされる。
【００５８】そして、正常に動作する記憶セルから制御
信号ＲＡＳバーの立ち下がりに基づいて同一データが読
み出されると、出力信号Ｄout がＨレベルに立ち上が
る。出力信号Ｄout がＨレベルに立ち上がると、選択さ
れた複数ビットの記憶セルが正常に動作していることを
確認することができると同時に、セル情報の読出し動作
に要するアクセス時間を測定することができる。
信号ＲＡＳバーの立ち下がりに基づいて同一データが読
み出されると、出力信号Ｄout がＨレベルに立ち上が
る。出力信号Ｄout がＨレベルに立ち上がると、選択さ
れた複数ビットの記憶セルが正常に動作していることを
確認することができると同時に、セル情報の読出し動作
に要するアクセス時間を測定することができる。
【００５９】従って、記憶セルの動作試験とアクセス時
間の測定に要する時間を短縮して、試験コストを低減す
ることができる。また、この実施例は前記従来例に対し
プリセット信号生成回路５とトランジスタＴr1，Ｔr2を
追加するだけの極めて簡単な構成で実現することができ
る。
間の測定に要する時間を短縮して、試験コストを低減す
ることができる。また、この実施例は前記従来例に対し
プリセット信号生成回路５とトランジスタＴr1，Ｔr2を
追加するだけの極めて簡単な構成で実現することができ
る。
【００６０】なお、プリセット信号生成回路５は制御信
号ＲＡＳバーで制御しているが、内部回路あるいは外部
回路から入力されるその他の制御信号で制御するように
してもよい。
号ＲＡＳバーで制御しているが、内部回路あるいは外部
回路から入力されるその他の制御信号で制御するように
してもよい。
【００６１】
【発明の効果】以上詳述したように、この発明は半導体
記憶装置のアクセス時間を測定する動作試験を、各記憶
セルの動作試験と同時に行って、動作試験に要する時間
を短縮することができる優れた効果を発揮する。
記憶装置のアクセス時間を測定する動作試験を、各記憶
セルの動作試験と同時に行って、動作試験に要する時間
を短縮することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】一実施例のデータラッチ回路及びプリセット回
路を示す回路図である。
路を示す回路図である。
【図４】データ圧縮回路を示す回路図である。
【図５】一実施例の動作を示す波形図である。
【図６】従来例を示すブロック図である。
【図７】従来例の動作を示す波形図である。
１ データ圧縮回路 ４ 出力回路 ８ プリセット回路 ＲＡＳバー 読出し制御信号 Ｄ１〜Ｄｎ 読出データ Ｌ１〜Ｌｎ データラッチ回路 ＤＬ１〜ＤＬｎ 出力信号 φDC 出力信号 Ｄout 出力信号 φT テストモード信号
Claims (2)
- 【請求項１】 記憶セルから読み出された複数ビットの
読出データ（Ｄ１〜Ｄｎ）をラッチする複数のデータラ
ッチ回路（Ｌ１〜Ｌｎ）と、 前記複数のデータラッチ回路（Ｌ１〜Ｌｎ）の出力信号
（ＤＬ１〜ＤＬｎ）が同一であるか否かに基づいて、該
出力信号（ＤＬ１〜ＤＬｎ）を圧縮した出力信号（φD
C）として出力するデータ圧縮回路（１）と、 前記データ圧縮回路（１）から入力される入力信号（φ
DC）をテストモード信号（φT ）の入力に基づいて出力
信号（Ｄout ）として出力する出力回路（４）と、から
構成されるテストモード回路を備えた半導体記憶装置で
あって、 前記テストモード信号（φT ）と制御信号（ＲＡＳバ
ー）とに基づいて前記複数のデータラッチ回路（Ｌ１〜
Ｌｎ）の出力信号（ＤＬ１〜ＤＬｎ）を異なるデータに
設定するプリセット回路（８）を備えたことを特徴とす
る半導体記憶装置。 - 【請求項２】 前記プリセット回路（８）はＨレベルの
前記テストモード信号（φT ）と読出し制御信号（ＲＡ
Ｓバー）の立ち下がりとに基づいてプリセット信号（φ
P ）を生成するプリセット信号生成回路（５）と、前記
プリセット信号（φP ）に基づいてオンされて前記デー
タラッチ回路（Ｌ１〜Ｌｎ）の出力端子をＨレベルとＬ
レベルとするスイッチ回路（Ｔr1，Ｔr2）とから構成し
たことを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060769A JPH06275100A (ja) | 1993-03-19 | 1993-03-19 | 半導体記憶装置 |
| US08/214,224 US5506849A (en) | 1993-03-19 | 1994-03-17 | Semiconductor memory device capable of performing an overall test thereon at a shortened time period |
| KR1019940005307A KR0121465B1 (ko) | 1993-03-19 | 1994-03-17 | 반도체 기억 장치 및 그 장치의 동작 시험 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060769A JPH06275100A (ja) | 1993-03-19 | 1993-03-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275100A true JPH06275100A (ja) | 1994-09-30 |
Family
ID=13151826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5060769A Withdrawn JPH06275100A (ja) | 1993-03-19 | 1993-03-19 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5506849A (ja) |
| JP (1) | JPH06275100A (ja) |
| KR (1) | KR0121465B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732738B1 (ko) * | 2001-02-22 | 2007-06-27 | 주식회사 하이닉스반도체 | 데이터 패쓰 압축 모드의 오류 판정 회로 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0147632B1 (ko) * | 1995-04-24 | 1998-11-02 | 김광호 | 반도체 메모리장치의 멀티 비트 테스트방법 및 테스트 회로 |
| JP3945939B2 (ja) * | 1999-05-31 | 2007-07-18 | 富士通株式会社 | 圧縮テスト可能なメモリ回路 |
| FR2800168B1 (fr) * | 1999-10-21 | 2001-12-14 | Softlink | Procede de test de composants electroniques |
| US7321991B2 (en) * | 2004-01-10 | 2008-01-22 | Hynix Semiconductor Inc. | Semiconductor memory device having advanced test mode |
| KR100914236B1 (ko) * | 2007-06-28 | 2009-08-26 | 삼성전자주식회사 | 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법. |
| CN101823237B (zh) * | 2010-04-29 | 2012-06-06 | 沈阳理工大学 | 微磨料气射流加工用螺旋芯控制流束的喷嘴装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
| JP2523586B2 (ja) * | 1987-02-27 | 1996-08-14 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS63257999A (ja) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2780354B2 (ja) * | 1989-07-04 | 1998-07-30 | 富士通株式会社 | 半導体メモリ装置 |
| JP3007475B2 (ja) * | 1992-06-05 | 2000-02-07 | 三菱電機株式会社 | メモリ装置 |
-
1993
- 1993-03-19 JP JP5060769A patent/JPH06275100A/ja not_active Withdrawn
-
1994
- 1994-03-17 KR KR1019940005307A patent/KR0121465B1/ko not_active Expired - Fee Related
- 1994-03-17 US US08/214,224 patent/US5506849A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732738B1 (ko) * | 2001-02-22 | 2007-06-27 | 주식회사 하이닉스반도체 | 데이터 패쓰 압축 모드의 오류 판정 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0121465B1 (ko) | 1997-12-05 |
| US5506849A (en) | 1996-04-09 |
| KR940022585A (ko) | 1994-10-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |