JPH06275635A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06275635A JPH06275635A JP8814193A JP8814193A JPH06275635A JP H06275635 A JPH06275635 A JP H06275635A JP 8814193 A JP8814193 A JP 8814193A JP 8814193 A JP8814193 A JP 8814193A JP H06275635 A JPH06275635 A JP H06275635A
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- JP
- Japan
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- gate electrode
- photoresist pattern
- semiconductor substrate
- layer
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 サイドウォールを形成する工程及びエッチバ
ックの工程なしでＬＤＤ領域を有する半導体装置を製造
する。 【構成】 Ｐ型半導体基板１上にポリシリコンからなる
ゲート電極３を形成し、フォトレジストパターン４が残
されたゲート電極３をマスクパターンとしてイオン注入
５を行うことにより、Ｐ型半導体基板１に高濃度のＮ型
の不純物層であるソース／ドレイン層６を形成し、サイ
ドエッチングによってフォトレジストパターン４の下の
ゲート電極３を細らせ、フォトレジストパターン４を除
去した後、サイドエッチング後のゲート電極７をマスク
パターンとしてイオン注入８を行うことにより、ゲート
電極７とソース／ドレイン層６との間に低濃度のＮ型の
不純物層であるＬＤＤ層９を形成する。
ックの工程なしでＬＤＤ領域を有する半導体装置を製造
する。 【構成】 Ｐ型半導体基板１上にポリシリコンからなる
ゲート電極３を形成し、フォトレジストパターン４が残
されたゲート電極３をマスクパターンとしてイオン注入
５を行うことにより、Ｐ型半導体基板１に高濃度のＮ型
の不純物層であるソース／ドレイン層６を形成し、サイ
ドエッチングによってフォトレジストパターン４の下の
ゲート電極３を細らせ、フォトレジストパターン４を除
去した後、サイドエッチング後のゲート電極７をマスク
パターンとしてイオン注入８を行うことにより、ゲート
電極７とソース／ドレイン層６との間に低濃度のＮ型の
不純物層であるＬＤＤ層９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体装置の製造
方法に関する。
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体装置の製造
方法に関する。
【０００２】
【従来の技術】デバイスの微細化に伴い、電源電圧一定
のもとでは内部の電界が上昇し、信頼性が低下するとい
う問題がある。このため、内部の電界を緩和するために
ＬＤＤ層を有する構造のトランジスタが用いられる。
のもとでは内部の電界が上昇し、信頼性が低下するとい
う問題がある。このため、内部の電界を緩和するために
ＬＤＤ層を有する構造のトランジスタが用いられる。
【０００３】ＬＤＤ構造のトランジスタの構造は図２
（ｃ）に示すように、半導体基板２１にゲート絶縁膜２
２、ゲート電極２３を備え、その両側の半導体基板２１
内に、ＬＤＤ層２５と、このＬＤＤ層２５のゲート電極
２３に対して外側にソース／ドレイン層２９とを有す
る。
（ｃ）に示すように、半導体基板２１にゲート絶縁膜２
２、ゲート電極２３を備え、その両側の半導体基板２１
内に、ＬＤＤ層２５と、このＬＤＤ層２５のゲート電極
２３に対して外側にソース／ドレイン層２９とを有す
る。
【０００４】前記トランジスタの製造方法は、例えば図
２（ａ）〜（ｃ）に示される。すなわち、図２（ａ）に
示すように、ゲート絶縁膜２２、ゲート電極２３を形成
後にイオン注入２４によってＬＤＤ層２５を形成し、そ
の後、図２（ｂ）に示すように、サイドウォール酸化膜
２６を全面に堆積し、図２（ｃ）に示すように、エッチ
バックを行うことによってサイドウォール２７を形成し
た後に、イオン注入２８によってソース／ドレイン層２
９を形成する。
２（ａ）〜（ｃ）に示される。すなわち、図２（ａ）に
示すように、ゲート絶縁膜２２、ゲート電極２３を形成
後にイオン注入２４によってＬＤＤ層２５を形成し、そ
の後、図２（ｂ）に示すように、サイドウォール酸化膜
２６を全面に堆積し、図２（ｃ）に示すように、エッチ
バックを行うことによってサイドウォール２７を形成し
た後に、イオン注入２８によってソース／ドレイン層２
９を形成する。
【０００５】
【発明が解決しようとする課題】しかし、従来のＬＤＤ
構造のトランジスタはサイドウォール２７を形成する際
に、エッチバックと呼ばれる半導体基板２１表面にダメ
ージの入りやすい異方性のエッチングを用いて、サイド
ウォール酸化膜２６のオーバーエッチングを行う工程が
必要なため、ソース／ドレイン層２９に損傷を与えると
いう問題があった。
構造のトランジスタはサイドウォール２７を形成する際
に、エッチバックと呼ばれる半導体基板２１表面にダメ
ージの入りやすい異方性のエッチングを用いて、サイド
ウォール酸化膜２６のオーバーエッチングを行う工程が
必要なため、ソース／ドレイン層２９に損傷を与えると
いう問題があった。
【０００６】そこで本発明は、サイドウォールを形成す
る工程及びエッチバックの工程なしでＬＤＤ領域を有す
る半導体装置を製造する方法を提供することを目的とす
る。
る工程及びエッチバックの工程なしでＬＤＤ領域を有す
る半導体装置を製造する方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決するために、第一導電型の半導体基板上にゲート絶縁
膜、導電膜を成膜し、この半導体基板上にフォトレジス
トパターンを形成し、フォトレジストパターンをマスク
パターンとして導電膜を選択的にエッチングすることに
よってゲート電極をフォトレジストパターンを残して形
成する工程と、このフォトレジストパターンが残された
ゲート電極をマスクパターンとしてイオン注入により半
導体基板内に高濃度の第二導電型の不純物層を形成する
工程と、ゲート電極を等方性エッチングによって細らせ
た後に、フォトレジストパターンを除去し、この細らせ
たゲート電極をマスクパターンとしてイオン注入により
半導体基板内に低濃度の第二導電型の不純物層を形成す
る工程とを有するものである。
決するために、第一導電型の半導体基板上にゲート絶縁
膜、導電膜を成膜し、この半導体基板上にフォトレジス
トパターンを形成し、フォトレジストパターンをマスク
パターンとして導電膜を選択的にエッチングすることに
よってゲート電極をフォトレジストパターンを残して形
成する工程と、このフォトレジストパターンが残された
ゲート電極をマスクパターンとしてイオン注入により半
導体基板内に高濃度の第二導電型の不純物層を形成する
工程と、ゲート電極を等方性エッチングによって細らせ
た後に、フォトレジストパターンを除去し、この細らせ
たゲート電極をマスクパターンとしてイオン注入により
半導体基板内に低濃度の第二導電型の不純物層を形成す
る工程とを有するものである。
【０００８】
【作用】本発明では、第一導電型の半導体基板上にフォ
トレジストパターンを残してゲート電極を形成した後、
フォトレジストパターンの残されたゲート電極をマスク
パターンとしてイオン注入により半導体基板内に高濃度
の第二導電型の不純物層を形成することによって、ゲー
ト電極の外側に高濃度の第二導電型の不純物層を形成
し、等方性エッチングによってゲート電極を細らせた後
に、フォトレジストパターンを除去し、細らせたゲート
電極をマスクパターンとしてイオン注入により半導体基
板内に低濃度の第二導電型の不純物層を形成することに
よって、ゲート電極と高濃度の第二導電型の不純物層と
の間に低濃度の第二導電型の不純物層を形成でき、また
半導体基板に損傷を与えない等方性エッチングを用いる
ため、不純物層表面に損傷の少ない半導体装置が得られ
る。
トレジストパターンを残してゲート電極を形成した後、
フォトレジストパターンの残されたゲート電極をマスク
パターンとしてイオン注入により半導体基板内に高濃度
の第二導電型の不純物層を形成することによって、ゲー
ト電極の外側に高濃度の第二導電型の不純物層を形成
し、等方性エッチングによってゲート電極を細らせた後
に、フォトレジストパターンを除去し、細らせたゲート
電極をマスクパターンとしてイオン注入により半導体基
板内に低濃度の第二導電型の不純物層を形成することに
よって、ゲート電極と高濃度の第二導電型の不純物層と
の間に低濃度の第二導電型の不純物層を形成でき、また
半導体基板に損傷を与えない等方性エッチングを用いる
ため、不純物層表面に損傷の少ない半導体装置が得られ
る。
【０００９】
【実施例】以下に本発明の一実施例を図１を用いて具体
的に説明する。
的に説明する。
【００１０】まず、図１（ａ）に示すように、Ｐ型半導
体基板１上に膜厚２０ｎｍのゲート酸化膜２と、膜厚３
００ｎｍ、ゲート長０．８μｍのポリシリコンからなる
ゲート電極３とをフォトレジストパターン４をマスクに
して選択的にエッチングすることにより形成する。
体基板１上に膜厚２０ｎｍのゲート酸化膜２と、膜厚３
００ｎｍ、ゲート長０．８μｍのポリシリコンからなる
ゲート電極３とをフォトレジストパターン４をマスクに
して選択的にエッチングすることにより形成する。
【００１１】次に、フォトレジストパターン４を残した
まま、図１（ｂ）に示すように、フォトレジストパター
ン４が残されたゲート電極３をマスクにして、イオン注
入５によってＰ型半導体基板１にＮ型不純物としてリン
を打ち込み、ゲート電極３の外側に１×１０20ａｔｏｍ
ｓ／ｃｍ3 の濃度のＮ型不純物層のソース／ドレイン層
６を形成する。
まま、図１（ｂ）に示すように、フォトレジストパター
ン４が残されたゲート電極３をマスクにして、イオン注
入５によってＰ型半導体基板１にＮ型不純物としてリン
を打ち込み、ゲート電極３の外側に１×１０20ａｔｏｍ
ｓ／ｃｍ3 の濃度のＮ型不純物層のソース／ドレイン層
６を形成する。
【００１２】次に、図１（ｃ）に示すように、ゲート電
極３を等方性エッチング法を用いてエッチングし、ゲー
ト長０．５μｍに細らせたサイドエッチング後のゲート
電極７を形成する。
極３を等方性エッチング法を用いてエッチングし、ゲー
ト長０．５μｍに細らせたサイドエッチング後のゲート
電極７を形成する。
【００１３】次に、図１（ｄ）に示すように、フォトレ
ジストパターン４を除去し、サイドエッチング後のゲー
ト電極７をマスクにして、イオン注入８によってＰ型半
導体基板１にＮ型不純物としてリンを打ち込み、ソース
／ドレイン層６とサイドエッチング後のゲート電極７と
の間に１×１０18ａｔｏｍｓ／ｃｍ3 の濃度のＮ型不純
物層であるＬＤＤ層９を形成する。
ジストパターン４を除去し、サイドエッチング後のゲー
ト電極７をマスクにして、イオン注入８によってＰ型半
導体基板１にＮ型不純物としてリンを打ち込み、ソース
／ドレイン層６とサイドエッチング後のゲート電極７と
の間に１×１０18ａｔｏｍｓ／ｃｍ3 の濃度のＮ型不純
物層であるＬＤＤ層９を形成する。
【００１４】以上によって、ＬＤＤ領域を有するＮＭＯ
Ｓトランジスタを製造できる。
Ｓトランジスタを製造できる。
【００１５】なお、本発明によれば、半導体基板の導電
型及びイオン注入により打ち込むイオン種を変えること
によって、ＬＤＤ領域を有するＰＭＯＳトランジスタの
構造も得ることができるのは明らかである。
型及びイオン注入により打ち込むイオン種を変えること
によって、ＬＤＤ領域を有するＰＭＯＳトランジスタの
構造も得ることができるのは明らかである。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
半導体基板に損傷を与えるエッチバック工程を含むサイ
ドウォール形成工程なしに、ＬＤＤ構造の半導体装置を
製造することができるため、ソース／ドレイン層に損傷
の少ない半導体装置を得ることができる。
半導体基板に損傷を与えるエッチバック工程を含むサイ
ドウォール形成工程なしに、ＬＤＤ構造の半導体装置を
製造することができるため、ソース／ドレイン層に損傷
の少ない半導体装置を得ることができる。
【図１】本発明の一実施例を説明するために工程順に示
した半導体装置の縦断面図である。
した半導体装置の縦断面図である。
【図２】従来の製造方法を説明するために工程順に示し
た半導体装置の縦断面図である。
た半導体装置の縦断面図である。
１ Ｐ型半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ フォトレジストパターン ５ Ｎ型イオン注入 ６ ソース／ドレイン層（Ｎ型不純物層） ７ サイドエッチング後のゲート電極 ８ Ｎ型イオン注入 ９ ＬＤＤ層（Ｎ型不純物層）
Claims (1)
- 【請求項１】 第一導電型の半導体基板上にゲート絶縁
膜を形成し、該ゲート絶縁膜上に導電膜を形成し、該導
電膜上にフォトレジストパターンを形成し、該フォトレ
ジストパターンをマスクパターンとして前記導電膜を選
択的にエッチングすることによってゲート電極を前記フ
ォトレジストパターンを残して形成する工程と、 該フォトレジストパターンの残されたゲート電極をマス
クパターンとして前記半導体基板内にイオン注入するこ
とにより高濃度の第二導電型の不純物層を形成する工程
と、 サイドエッチングによって前記フォトレジストパターン
下の前記ゲート電極を細らせた後に、前記フォトレジス
トパターンを除去し、該細らせたゲート電極をマスクパ
ターンとしてイオン注入することにより前記半導体基板
内に低濃度の第二導電型の不純物層を形成する工程とを
具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8814193A JPH06275635A (ja) | 1993-03-23 | 1993-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8814193A JPH06275635A (ja) | 1993-03-23 | 1993-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275635A true JPH06275635A (ja) | 1994-09-30 |
Family
ID=13934663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8814193A Pending JPH06275635A (ja) | 1993-03-23 | 1993-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275635A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040014112A (ko) * | 2002-08-09 | 2004-02-14 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 |
| KR100571315B1 (ko) * | 1998-06-11 | 2006-08-30 | 삼성전자주식회사 | 반도체 소자의 저도핑 드레인 구조 형성 방법 |
| US7371646B2 (en) | 2004-09-03 | 2008-05-13 | Yamaha Corporation | Manufacture of insulated gate type field effect transistor |
| US7659173B2 (en) | 2006-03-27 | 2010-02-09 | Yamaha Corporation | Method for manufacturing insulated-gate type field effect transistor |
| WO2012071990A1 (en) * | 2010-11-29 | 2012-06-07 | Csmc Technologies Fab1 Co., Ltd | Method for manufacturing metal-oxide-semiconduct or field-effect transistors |
| CN103325839A (zh) * | 2013-06-26 | 2013-09-25 | 张家港凯思半导体有限公司 | 一种mos超势垒整流器件及其制造方法 |
| CN104078338A (zh) * | 2013-03-29 | 2014-10-01 | 无锡华润上华科技有限公司 | 提高轻掺杂漏极注入位置准确性的方法 |
-
1993
- 1993-03-23 JP JP8814193A patent/JPH06275635A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571315B1 (ko) * | 1998-06-11 | 2006-08-30 | 삼성전자주식회사 | 반도체 소자의 저도핑 드레인 구조 형성 방법 |
| KR20040014112A (ko) * | 2002-08-09 | 2004-02-14 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 |
| US7371646B2 (en) | 2004-09-03 | 2008-05-13 | Yamaha Corporation | Manufacture of insulated gate type field effect transistor |
| US7659173B2 (en) | 2006-03-27 | 2010-02-09 | Yamaha Corporation | Method for manufacturing insulated-gate type field effect transistor |
| WO2012071990A1 (en) * | 2010-11-29 | 2012-06-07 | Csmc Technologies Fab1 Co., Ltd | Method for manufacturing metal-oxide-semiconduct or field-effect transistors |
| CN104078338A (zh) * | 2013-03-29 | 2014-10-01 | 无锡华润上华科技有限公司 | 提高轻掺杂漏极注入位置准确性的方法 |
| CN103325839A (zh) * | 2013-06-26 | 2013-09-25 | 张家港凯思半导体有限公司 | 一种mos超势垒整流器件及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011211 |