JPH06275656A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH06275656A JPH06275656A JP6565793A JP6565793A JPH06275656A JP H06275656 A JPH06275656 A JP H06275656A JP 6565793 A JP6565793 A JP 6565793A JP 6565793 A JP6565793 A JP 6565793A JP H06275656 A JPH06275656 A JP H06275656A
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- JP
- Japan
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- barrier layer
- film thickness
- layer
- semiconductor device
- inalas
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 本発明は、障壁層にショットキー接合する電
極を備えた電界効果型半導体装置に於て、その耐圧特性
を向上させることを目的とする。 【構成】 本発明は、ＩｎＡｌＡｓからなる障壁層と、
該障壁層上に接続する電極部を備えてなる電界効果型半
導体装置に於て、障壁層及び電極部間に格子不整合の歪
みによる転位が発生する臨界膜厚以下の膜厚を有する第
２の障壁層を挿入するものである。
極を備えた電界効果型半導体装置に於て、その耐圧特性
を向上させることを目的とする。 【構成】 本発明は、ＩｎＡｌＡｓからなる障壁層と、
該障壁層上に接続する電極部を備えてなる電界効果型半
導体装置に於て、障壁層及び電極部間に格子不整合の歪
みによる転位が発生する臨界膜厚以下の膜厚を有する第
２の障壁層を挿入するものである。
Description
【０００１】
【産業上の利用分野】本発明は、衛星放送受信システム
等に使用される低雑音、且つ高速の電界効果型半導体装
置に関する。
等に使用される低雑音、且つ高速の電界効果型半導体装
置に関する。
【０００２】
【従来の技術】電界効果を利用した半導体装置は、本来
の特質である低消費電力駆動という利点を生かし、従来
から高周波素子等としての開発が精力的に進められてき
ている。更に近年、衛星放送の一般家庭への普及に伴
い、衛星放送受信システムの需要は高まる一方である。
そのため、衛星放送受信システムの重要部分を占める超
低雑音の電界効果型トランジスタの性能向上に注目が集
まっている。
の特質である低消費電力駆動という利点を生かし、従来
から高周波素子等としての開発が精力的に進められてき
ている。更に近年、衛星放送の一般家庭への普及に伴
い、衛星放送受信システムの需要は高まる一方である。
そのため、衛星放送受信システムの重要部分を占める超
低雑音の電界効果型トランジスタの性能向上に注目が集
まっている。
【０００３】これらのトランジスタは、その高性能化の
ために、電子の走行するチャネルとして、より高い電子
速度が期待できるＩｎＧａＡｓが主に使用されている。
ために、電子の走行するチャネルとして、より高い電子
速度が期待できるＩｎＧａＡｓが主に使用されている。
【０００４】その中でも現在主流となっているのは、Ｇ
ａＡｓ基板上に形成されたＡｌＧａＡｓ／ＩｎＧａＡｓ
系スードモルフィックＨＥＭＴ（高電子移動度トランジ
スタ）である。ＨＥＭＴは、その高速性から高い遮断周
波数を持ち、低雑音が期待されている。また最近では、
より一層の高速化によるトランジスタの高性能向上を狙
い、ＩｎＰ基板上に形成されたＩｎＡｌＡｓ／ＩｎＧａ
Ａｓ系ＨＥＭＴが開発されるに至っている。
ａＡｓ基板上に形成されたＡｌＧａＡｓ／ＩｎＧａＡｓ
系スードモルフィックＨＥＭＴ（高電子移動度トランジ
スタ）である。ＨＥＭＴは、その高速性から高い遮断周
波数を持ち、低雑音が期待されている。また最近では、
より一層の高速化によるトランジスタの高性能向上を狙
い、ＩｎＰ基板上に形成されたＩｎＡｌＡｓ／ＩｎＧａ
Ａｓ系ＨＥＭＴが開発されるに至っている。
【０００５】そこで、このような従来の電界効果型トラ
ンジスタを、その断面図を表す図２を用いて以下に説明
する。
ンジスタを、その断面図を表す図２を用いて以下に説明
する。
【０００６】同図中１は、ノンドープのＩｎＰからなる
半導体の基板であり、その膜厚を略４５０μｍとする。
２は、基板１上に設けられたノンドープのＩｎＡｌＡｓ
からなるバッファ層であり、その膜厚を略３０００Åと
する。３は、バッファ層２上に設けられたノンドープの
ＩｎＧａＡｓからなるチャネル層であり、その膜厚を５
００Åとする。４は、チャネル層３上に設けられたｎ型
ＩｎＡｌＡｓからなる電子供給層であり、その膜厚を３
５０Åとする。該電子供給層４は、ｎ型の不純物として
Ｓｉが２×１０18／ｃｍ3の濃度でドープされている。
５は、電子供給層４上に設けられたノンドープのＩｎＡ
ｌＡｓからなる障壁層であり、その膜厚を１００Åとす
る。また、前記各層は、いずれも周知のＭＢＥ法（分子
線エピタキシャル結晶成長法）を用いて形成されてい
る。７ａ及び７ｂは夫々、障壁層５上に設けられた型Ｉ
ｎＧａＡｓからなるキャップ層であり、その膜厚はとも
に８００Åとする。該キャップ層７ａ及び７ｂは夫々、
ｎ型の不純物としてＳｉが３×１０18／ｃｍ3の濃度で
ドープされている。また、その製法については、周知の
ＭＢＥ法を用いて障壁層５上にｎ型ＩｎＧａＡｓ層を形
成し、その後障壁層５が露出するまで該ｎ型ＩｎＧａＡ
ｓ層をリセスエッチングして、開口部１０を形成する。
その際エッチャントとして、クエン酸と過酸化水素水の
混合液を使用して、ダメージの少ないウェットエッチン
グを行う。８ａは、通常の真空蒸着法を用いて、キャッ
プ層７ａ上に設けられたＡｕ／Ｇｅ／Ｎｉからなるソー
ス電極であり、８ｂもまた、通常の真空蒸着法を用い
て、キャップ層７ｂ上に設けられたＡｕ／Ｇｅ／Ｎｉか
らなるドレイン電極である。また、両電極８ａ及び８ｂ
は夫々、キャップ層７ａ及び７ｂにオーミック接合して
いる。９は、通常の真空蒸着法を用いて、前記開口部１
０に設けられたＴｉ／Ａｌからなるゲート電極であり、
障壁層５にショットキー接合している。該ゲート電極９
は、そのゲート長を０．２μｍ、ゲート幅を２００μｍ
に設定してある。
半導体の基板であり、その膜厚を略４５０μｍとする。
２は、基板１上に設けられたノンドープのＩｎＡｌＡｓ
からなるバッファ層であり、その膜厚を略３０００Åと
する。３は、バッファ層２上に設けられたノンドープの
ＩｎＧａＡｓからなるチャネル層であり、その膜厚を５
００Åとする。４は、チャネル層３上に設けられたｎ型
ＩｎＡｌＡｓからなる電子供給層であり、その膜厚を３
５０Åとする。該電子供給層４は、ｎ型の不純物として
Ｓｉが２×１０18／ｃｍ3の濃度でドープされている。
５は、電子供給層４上に設けられたノンドープのＩｎＡ
ｌＡｓからなる障壁層であり、その膜厚を１００Åとす
る。また、前記各層は、いずれも周知のＭＢＥ法（分子
線エピタキシャル結晶成長法）を用いて形成されてい
る。７ａ及び７ｂは夫々、障壁層５上に設けられた型Ｉ
ｎＧａＡｓからなるキャップ層であり、その膜厚はとも
に８００Åとする。該キャップ層７ａ及び７ｂは夫々、
ｎ型の不純物としてＳｉが３×１０18／ｃｍ3の濃度で
ドープされている。また、その製法については、周知の
ＭＢＥ法を用いて障壁層５上にｎ型ＩｎＧａＡｓ層を形
成し、その後障壁層５が露出するまで該ｎ型ＩｎＧａＡ
ｓ層をリセスエッチングして、開口部１０を形成する。
その際エッチャントとして、クエン酸と過酸化水素水の
混合液を使用して、ダメージの少ないウェットエッチン
グを行う。８ａは、通常の真空蒸着法を用いて、キャッ
プ層７ａ上に設けられたＡｕ／Ｇｅ／Ｎｉからなるソー
ス電極であり、８ｂもまた、通常の真空蒸着法を用い
て、キャップ層７ｂ上に設けられたＡｕ／Ｇｅ／Ｎｉか
らなるドレイン電極である。また、両電極８ａ及び８ｂ
は夫々、キャップ層７ａ及び７ｂにオーミック接合して
いる。９は、通常の真空蒸着法を用いて、前記開口部１
０に設けられたＴｉ／Ａｌからなるゲート電極であり、
障壁層５にショットキー接合している。該ゲート電極９
は、そのゲート長を０．２μｍ、ゲート幅を２００μｍ
に設定してある。
【０００７】しかしながら、このような電界効果型トラ
ンジスタは、その他の素子と比較してショットキー電極
の逆方向リーク電流が大きく、耐圧が低いという大きな
欠点を抱えていた。その欠点については元来、障壁層５
を構成するＩｎＡｌＡｓとゲート電極９とのショットキ
ー障壁自体が低いことに加え、第５３回応用物理学会学
術講演会 講演予稿集 １７ａ−ＺＬ−５ １１３５頁
「ＩｎＡｌＡｓショットキー特性の解析とＩｎＰ系ＨＥ
ＭＴへの応用」でも報告されているように、障壁層５と
ゲート電極９の界面に酸化膜が存在することに起因して
いるものと考えられる。この酸化膜の存在については、
ＩｎＡｌＡｓからなる障壁層５中のＡｌの組成が高いた
めと考えられる。
ンジスタは、その他の素子と比較してショットキー電極
の逆方向リーク電流が大きく、耐圧が低いという大きな
欠点を抱えていた。その欠点については元来、障壁層５
を構成するＩｎＡｌＡｓとゲート電極９とのショットキ
ー障壁自体が低いことに加え、第５３回応用物理学会学
術講演会 講演予稿集 １７ａ−ＺＬ−５ １１３５頁
「ＩｎＡｌＡｓショットキー特性の解析とＩｎＰ系ＨＥ
ＭＴへの応用」でも報告されているように、障壁層５と
ゲート電極９の界面に酸化膜が存在することに起因して
いるものと考えられる。この酸化膜の存在については、
ＩｎＡｌＡｓからなる障壁層５中のＡｌの組成が高いた
めと考えられる。
【０００８】ところがこのような従来の電界効果型トラ
ンジスタに於ては、障壁層５とゲート電極９のショット
キー障壁の高さを保つために、少なくともＩｎＡｌＡｓ
中のＡｌの組成を略０．５（Ｉｎ0.5Ａｌ0.5Ａｓ）以上
にすることが必要とされていた。それ以下のＡｌの組成
では、ショットキー障壁が更に低下してしまい、より一
層の耐圧劣化を招くことになる。
ンジスタに於ては、障壁層５とゲート電極９のショット
キー障壁の高さを保つために、少なくともＩｎＡｌＡｓ
中のＡｌの組成を略０．５（Ｉｎ0.5Ａｌ0.5Ａｓ）以上
にすることが必要とされていた。それ以下のＡｌの組成
では、ショットキー障壁が更に低下してしまい、より一
層の耐圧劣化を招くことになる。
【０００９】
【発明が解決しようとする課題】本発明は前記問題に鑑
みてなされたものであり、障壁層にショットキー接合す
る電極を備えた電界効果型半導体装置に於て、その耐圧
特性を向上させることを技術的課題とする。
みてなされたものであり、障壁層にショットキー接合す
る電極を備えた電界効果型半導体装置に於て、その耐圧
特性を向上させることを技術的課題とする。
【００１０】
【課題を解決するための手段】本発明は、ＩｎＡｌＡｓ
からなる障壁層と、該障壁層上に接続する電極部を備え
てなる電界効果型半導体装置に於て、障壁層及び電極部
間に格子不整合の歪みによる転位が発生する臨界膜厚以
下の膜厚を有する第２の障壁層を挿入するものである。
からなる障壁層と、該障壁層上に接続する電極部を備え
てなる電界効果型半導体装置に於て、障壁層及び電極部
間に格子不整合の歪みによる転位が発生する臨界膜厚以
下の膜厚を有する第２の障壁層を挿入するものである。
【００１１】
【作用】本発明の電界効果型半導体装置は、ＩｎＡｌＡ
ｓからなる障壁層及び電極部間に格子不整合の歪みによ
る転位が発生する臨界膜厚以下の膜厚を有する第２の障
壁層を挿入することによって、ＩｎＡｌＡｓからなる障
壁層に生じていた酸化の問題を回避すると共に、第２の
障壁層と電極とのショットキー障壁を、良好な素子特性
を得るに十分な高さにすることができる。
ｓからなる障壁層及び電極部間に格子不整合の歪みによ
る転位が発生する臨界膜厚以下の膜厚を有する第２の障
壁層を挿入することによって、ＩｎＡｌＡｓからなる障
壁層に生じていた酸化の問題を回避すると共に、第２の
障壁層と電極とのショットキー障壁を、良好な素子特性
を得るに十分な高さにすることができる。
【００１２】
【実施例】本発明の実施例に係る電界効果型トランジス
タを、その断面図を表す図１を用いて以下に説明する。
但し、図２と同一構成部分には、同一の符号を付して、
その説明は省略する。
タを、その断面図を表す図１を用いて以下に説明する。
但し、図２と同一構成部分には、同一の符号を付して、
その説明は省略する。
【００１３】図１中、６は、周知のＭＢＥ法を用いて障
壁層５上に形成されたＡｌＧａＡｓからなる第２障壁層
である。該第２障壁層６は、それ自身ＩｎＡｌＡｓから
なる障壁層５と比較してゲート電極９とのショットキー
障壁が高いことから、Ａｌの組成を０．５未満としても
十分な耐圧を保つことができる。
壁層５上に形成されたＡｌＧａＡｓからなる第２障壁層
である。該第２障壁層６は、それ自身ＩｎＡｌＡｓから
なる障壁層５と比較してゲート電極９とのショットキー
障壁が高いことから、Ａｌの組成を０．５未満としても
十分な耐圧を保つことができる。
【００１４】そこで、上述の図１に示す如き本実施例の
電界効果型トランジスタについて、その第２障壁層６の
膜厚だけを夫々変化させたサンプルＡ、Ｂ、Ｃ、及びＤ
を作成した。サンプルＡはその第２障壁層６の膜厚を０
Å（即ち図２に示す如き従来の電界効果型トランジスタ
の構造）、サンプルＢはその第２障壁層６の膜厚を３０
Å、サンプルＣはその第２障壁層６の膜厚を５０Å、サ
ンプルＤはその第２障壁層６の膜厚を１００Åと夫々設
定する。
電界効果型トランジスタについて、その第２障壁層６の
膜厚だけを夫々変化させたサンプルＡ、Ｂ、Ｃ、及びＤ
を作成した。サンプルＡはその第２障壁層６の膜厚を０
Å（即ち図２に示す如き従来の電界効果型トランジスタ
の構造）、サンプルＢはその第２障壁層６の膜厚を３０
Å、サンプルＣはその第２障壁層６の膜厚を５０Å、サ
ンプルＤはその第２障壁層６の膜厚を１００Åと夫々設
定する。
【００１５】そして、前記各サンプルＡ、Ｂ、Ｃ、及び
Ｄについて、それらの最大相互コンダクタンス（ｇｍ
ｍａｘ）及び漏れ電流１０μＡに於けるゲート耐圧（Ｖ
ｒ）を比較した結果を表１に示す。
Ｄについて、それらの最大相互コンダクタンス（ｇｍ
ｍａｘ）及び漏れ電流１０μＡに於けるゲート耐圧（Ｖ
ｒ）を比較した結果を表１に示す。
【００１６】
【表１】
【００１７】第１に、サンプルＡと、サンプルＢ及びＣ
を比較する。各サンプルともｇｍｍａｘについてはほぼ
同程度の値を示しているにもかかわらず、Ｖｒについて
はサンプルＡだけが著しく低い値を示していることが分
かる。即ち、これは、本発明の実施例に示す構成を採る
ことにより、低耐圧が大幅に解消されていることを表し
ている。
を比較する。各サンプルともｇｍｍａｘについてはほぼ
同程度の値を示しているにもかかわらず、Ｖｒについて
はサンプルＡだけが著しく低い値を示していることが分
かる。即ち、これは、本発明の実施例に示す構成を採る
ことにより、低耐圧が大幅に解消されていることを表し
ている。
【００１８】第２に、サンプルＢ及びＣと、サンプルＤ
を比較する。各サンプルとも同じ構造を採っているにも
かかわらず、サンプルＤだけがｇｍ ｍａｘ及びＶｒと
もに著しく低い値を示していることが分かる。即ち、こ
れは、第２障壁層６の膜厚が臨界膜厚を越えて、転位が
発生していることを表している。従って、本実施例の場
合、臨界膜厚としては、数十Å程度に形成することが望
ましい。
を比較する。各サンプルとも同じ構造を採っているにも
かかわらず、サンプルＤだけがｇｍ ｍａｘ及びＶｒと
もに著しく低い値を示していることが分かる。即ち、こ
れは、第２障壁層６の膜厚が臨界膜厚を越えて、転位が
発生していることを表している。従って、本実施例の場
合、臨界膜厚としては、数十Å程度に形成することが望
ましい。
【００１９】このような電界効果型トランジスタは、高
速且つ低雑音であることから、衛星放送受信装置及びコ
ードレス電話等の性能向上に寄与できる。
速且つ低雑音であることから、衛星放送受信装置及びコ
ードレス電話等の性能向上に寄与できる。
【００２０】本実施例では、第２障壁層としてＡｌＧａ
Ａｓを使用して電界効果型トランジスタを形成したが、
その他ＩｎＡｌＡｓよりショットキー障壁が高い半導体
を格子不整合の歪みによる転位が発生しない範囲で用い
ても、本発明の電界効果型半導体装置を得ることができ
る。
Ａｓを使用して電界効果型トランジスタを形成したが、
その他ＩｎＡｌＡｓよりショットキー障壁が高い半導体
を格子不整合の歪みによる転位が発生しない範囲で用い
ても、本発明の電界効果型半導体装置を得ることができ
る。
【００２１】尚、ソース領域７ａ及びドレイン領域７ｂ
の形成時に用いられるリセスエッチングについては、通
常エッチャントとしてクエン酸と過酸化水素水の混合液
が用いられる。その選択エッチング比は、サンプルＡの
構造、即ちＩｎＧａＡｓ／ＩｎＡｌＡｓでは略３５であ
るのに対し、サンプルＢ、Ｃ及びＣＤ構造、即ちＩｎＧ
ａＡｓ／ＡｌＧａＡｓでは１００以上の値が得られた。
このため、２インチウェハ全面に於ける素子のドレイン
電流は、サンプルＡの構造では５０〜７０ｍＡ程度の値
であるのに対し、サンプルＢ及びＣの構造では５０〜６
０ｍＡの値が得られた。即ち、このように電流のばらつ
きが低減できることから、より一層の歩留まりの向上を
図ることもできる。
の形成時に用いられるリセスエッチングについては、通
常エッチャントとしてクエン酸と過酸化水素水の混合液
が用いられる。その選択エッチング比は、サンプルＡの
構造、即ちＩｎＧａＡｓ／ＩｎＡｌＡｓでは略３５であ
るのに対し、サンプルＢ、Ｃ及びＣＤ構造、即ちＩｎＧ
ａＡｓ／ＡｌＧａＡｓでは１００以上の値が得られた。
このため、２インチウェハ全面に於ける素子のドレイン
電流は、サンプルＡの構造では５０〜７０ｍＡ程度の値
であるのに対し、サンプルＢ及びＣの構造では５０〜６
０ｍＡの値が得られた。即ち、このように電流のばらつ
きが低減できることから、より一層の歩留まりの向上を
図ることもできる。
【００２２】
【発明の効果】上述のように、本発明の電界効果型半導
体装置の構成によれば、ＩｎＡｌＡｓからなる障壁層上
に、格子不整合の歪みによる転移が発生する臨界膜厚以
下の膜厚の第２の障壁層を更に付加することにより、良
好な素子特性を得るに十分な耐圧を実現することができ
る。
体装置の構成によれば、ＩｎＡｌＡｓからなる障壁層上
に、格子不整合の歪みによる転移が発生する臨界膜厚以
下の膜厚の第２の障壁層を更に付加することにより、良
好な素子特性を得るに十分な耐圧を実現することができ
る。
【図１】本発明の実施例に係る電界効果型トランジスタ
の断面図。
の断面図。
【図２】従来の電界効果型トランジスタの断面図。
１：基板（ＩｎＰ） ２：バッファ層（ＩｎＡｌＡｓ） ３：チャネル層（ＩｎＧａＡｓ） ４：電子供給層（ｎ型ＩｎＡｌＡｓ） ５：障壁層（ＩｎＡｌＡｓ） ６：第２障壁層（ＡｌＧａＡｓ） ７ａ：ソース領域 ７ｂ：ドレイン領域 ８ａ：ソース電極 ８ｂ：ドレイン電極 ９：ゲート電極 １０：開口部
Claims (3)
- 【請求項１】 ＩｎＡｌＡｓからなる第１障壁層、格子
不整合の歪みによる転位が発生する臨界膜厚以下の膜厚
を有する半導体からなる第２障壁層、及び該第２の障壁
層に接続する電極部を備えてなる電界効果型半導体装
置。 - 【請求項２】 半導体基板上に、第１の半導体からなる
バッファ層、第２の半導体からなるチャネル層、第３の
半導体からなる電子供給層、ＩｎＡｌＡｓからなる第１
障壁層、該第１障壁層に対して格子不整合の歪みによる
転位が発生する臨界膜厚以下の膜厚を有する第４の半導
体からなる第２障壁層、及び該第２障壁層に接続する電
極部を備え、 該電極部は前記第２障壁層にショットキー接合するゲー
ト電極と、該ゲート電極を挟んで並行配置され、且つ前
記第２障壁層上にオーミック形成されたソース電極及び
ドレイン電極とから構成されている電界効果型半導体装
置。 - 【請求項３】 第２障壁層がＡｌＧａＡｓにて形成され
ている請求項１及び２記載の電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6565793A JPH06275656A (ja) | 1993-03-24 | 1993-03-24 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6565793A JPH06275656A (ja) | 1993-03-24 | 1993-03-24 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275656A true JPH06275656A (ja) | 1994-09-30 |
Family
ID=13293300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6565793A Pending JPH06275656A (ja) | 1993-03-24 | 1993-03-24 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
-
1993
- 1993-03-24 JP JP6565793A patent/JPH06275656A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| US6184547B1 (en) | 1997-02-05 | 2001-02-06 | Nec Corporation | Field effect transistor and method of fabricating the same |
| US6448119B1 (en) * | 1997-02-05 | 2002-09-10 | Nec Corporation | Field effect transistor and method of fabricating the same |
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