JPH06276039A - 高周波回路の設計方法 - Google Patents
高周波回路の設計方法Info
- Publication number
- JPH06276039A JPH06276039A JP5057456A JP5745693A JPH06276039A JP H06276039 A JPH06276039 A JP H06276039A JP 5057456 A JP5057456 A JP 5057456A JP 5745693 A JP5745693 A JP 5745693A JP H06276039 A JPH06276039 A JP H06276039A
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- JP
- Japan
- Prior art keywords
- parameter
- transistor
- load resistance
- measured
- output
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
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- Engineering & Computer Science (AREA)
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】 トランジスタを含む高周波回路の高精度のシ
ミュレーションができ短時間での設計を可能とする。 【構成】 トランジスタのＳパラメータを複数のバイア
ス点で測定し、負荷抵抗値を仮定してこの負荷線上での
Ｓパラメータを調べ、これに基づいて得たパワー利得，
入出力パワー特性を求めて最適負荷を決定し、これを実
現するように小信号シミュレータを用いて入出力回路を
設計する。
ミュレーションができ短時間での設計を可能とする。 【構成】 トランジスタのＳパラメータを複数のバイア
ス点で測定し、負荷抵抗値を仮定してこの負荷線上での
Ｓパラメータを調べ、これに基づいて得たパワー利得，
入出力パワー特性を求めて最適負荷を決定し、これを実
現するように小信号シミュレータを用いて入出力回路を
設計する。
Description
【０００１】
【産業上の利用分野】本発明は大信号用の高周波線形増
幅器等の高周波回路の設計方法に関する。
幅器等の高周波回路の設計方法に関する。
【０００２】
【従来の技術】FET(電界効果トランジスタ) を用いた大
信号用の高周波線形増幅器を設計する場合に従来採られ
ていた方法は以下のとおりである。まず増幅器の仕様が
決定されるとそれに見合うFET の選択をし、そのＩD −
Ｖ D （ドレイン電流−ドレイン電圧）特性及びＳパラメ
ータ等を測定する。そしてこの測定結果に見合うような
FET モデルを作成して大信号シミュレータに与え、利
得、線形出力，最大出力等の所要特性が得られるように
入力整合回路及び出力整合回路を設計することとしてい
た。
信号用の高周波線形増幅器を設計する場合に従来採られ
ていた方法は以下のとおりである。まず増幅器の仕様が
決定されるとそれに見合うFET の選択をし、そのＩD −
Ｖ D （ドレイン電流−ドレイン電圧）特性及びＳパラメ
ータ等を測定する。そしてこの測定結果に見合うような
FET モデルを作成して大信号シミュレータに与え、利
得、線形出力，最大出力等の所要特性が得られるように
入力整合回路及び出力整合回路を設計することとしてい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、大信号
シミュレータに用意されているFET モデルは例えばドレ
イン電圧が低い領域、ゲートバイアスが深い領域では実
測値を忠実に再現できる精度を有していないので、一部
のバイアス点だけでの実測値と一致するようなモデルを
用いざるを得ず、そのために精度のよい設計ができない
という問題がある。しかもこのようなモデルを用いるた
めに、測定結果に適合するような相互コンダクタンス(g
an) 、ゲート・ソース間容量等のパラメータの設定が必
要であり、その適切な値の選定に多大な時間を必要とす
るという問題がある。本発明はこのような問題を解決す
るためになされたものであって、実測データを利用する
ことで高精度のシミュレーションができ、しかも短時間
での設計が可能な高周波回路設計方法を提供することを
目的とする。
シミュレータに用意されているFET モデルは例えばドレ
イン電圧が低い領域、ゲートバイアスが深い領域では実
測値を忠実に再現できる精度を有していないので、一部
のバイアス点だけでの実測値と一致するようなモデルを
用いざるを得ず、そのために精度のよい設計ができない
という問題がある。しかもこのようなモデルを用いるた
めに、測定結果に適合するような相互コンダクタンス(g
an) 、ゲート・ソース間容量等のパラメータの設定が必
要であり、その適切な値の選定に多大な時間を必要とす
るという問題がある。本発明はこのような問題を解決す
るためになされたものであって、実測データを利用する
ことで高精度のシミュレーションができ、しかも短時間
での設計が可能な高周波回路設計方法を提供することを
目的とする。
【０００４】
【課題を解決するための手段】本発明に係る高周波回路
の設計方法は、トランジスタ並びにその入力整合回路及
び出力整合回路を含む大信号用の高周波回路を設計する
方法において、前記トランジスタのＳパラメータを含む
特性を測定する第１過程と、前記トランジスタの負荷抵
抗値を仮定して負荷線上のＳパラメータを求める第２過
程と、求めたＳパラメータに関連するパワー利得を算出
し、また入出力パワー特性を予測する第３過程と、前記
パワー利得及び入出力パワー特性の適否を判定する第４
過程と、第４過程において否と判定した場合は第２過程
以降を反復し、適と判定した場合は仮定した負荷抵抗値
を実現する出力整合回路を小信号シミュレータを用いて
設計する第５過程とを含むことを特徴とする。
の設計方法は、トランジスタ並びにその入力整合回路及
び出力整合回路を含む大信号用の高周波回路を設計する
方法において、前記トランジスタのＳパラメータを含む
特性を測定する第１過程と、前記トランジスタの負荷抵
抗値を仮定して負荷線上のＳパラメータを求める第２過
程と、求めたＳパラメータに関連するパワー利得を算出
し、また入出力パワー特性を予測する第３過程と、前記
パワー利得及び入出力パワー特性の適否を判定する第４
過程と、第４過程において否と判定した場合は第２過程
以降を反復し、適と判定した場合は仮定した負荷抵抗値
を実現する出力整合回路を小信号シミュレータを用いて
設計する第５過程とを含むことを特徴とする。
【０００５】
【作用】このような本発明方法によれば実測値を用いる
のでFET の等価回路定数を決定する必要がない。また実
測値による高精度の数値のFET 特性に従い入出力回路の
設計が可能になり、所期の回路を短時間で設計すること
ができる。
のでFET の等価回路定数を決定する必要がない。また実
測値による高精度の数値のFET 特性に従い入出力回路の
設計が可能になり、所期の回路を短時間で設計すること
ができる。
【０００６】
【実施例】以下本発明をCaAsFET を使用した高周波線形
増幅器設計における実施例を示す図面に基づいて詳述す
る。図１は本発明の設計方法の手順を示すフローチャー
トである。まず設計すべき増幅器の仕様 (利得、線形出
力、バイアス点) 等を決定する(S1)。次に使用するFET
のドレイン電流ＩD −ドレイン電圧ＶD 特性を計測する
(S2)。次にこのFETのオンウェハでのＳパラメータを複
数のバイアス点 (図２のＰ1 ，Ｐ2 …Ｐ5 ）で計測する
(S3)。このバイアス点Ｐ1 ，Ｐ2 …Ｐ5 は仕様のバイア
ス点の近傍の値を適宜に選択する。
増幅器設計における実施例を示す図面に基づいて詳述す
る。図１は本発明の設計方法の手順を示すフローチャー
トである。まず設計すべき増幅器の仕様 (利得、線形出
力、バイアス点) 等を決定する(S1)。次に使用するFET
のドレイン電流ＩD −ドレイン電圧ＶD 特性を計測する
(S2)。次にこのFETのオンウェハでのＳパラメータを複
数のバイアス点 (図２のＰ1 ，Ｐ2 …Ｐ5 ）で計測する
(S3)。このバイアス点Ｐ1 ，Ｐ2 …Ｐ5 は仕様のバイア
ス点の近傍の値を適宜に選択する。
【０００７】次に負荷抵抗 (負荷インピーダンス) 値
(図２のＱ) をＩD −ＶD 特性を参照し、また経験則に
従い仮定する。そして計測したＳパラメータ (計測は終
端抵抗50Ωによる) を用いて該負荷線上でのＳパラメー
タを算出する(S4)。図３はその結果を示し、Ｓパラメー
タＳ21、Ｓ22のバイアス依存性を表す。このＳパラメー
タを用いて小信号のパワー利得ＧP を算出する(S5)。図
４はその結果を示している。
(図２のＱ) をＩD −ＶD 特性を参照し、また経験則に
従い仮定する。そして計測したＳパラメータ (計測は終
端抵抗50Ωによる) を用いて該負荷線上でのＳパラメー
タを算出する(S4)。図３はその結果を示し、Ｓパラメー
タＳ21、Ｓ22のバイアス依存性を表す。このＳパラメー
タを用いて小信号のパワー利得ＧP を算出する(S5)。図
４はその結果を示している。
【０００８】更にFET の小信号の入出力パワー (線形出
力) 特性を予測する。図５はその１例を示している。次
に図４，５によりパワー利得、線形出力が仕様を満たし
ているか否かを調べる(S7)。不適格である場合はステッ
プS4へ戻り仮定した負荷抵抗値を変更し、ステップS4〜
S7を反復する。逆にステップS7での判定結果が所期の仕
様を満たしている場合は仮定した負荷抵抗値を実現する
出力整合回路の設計を小信号シミュレータを用いて行な
う。
力) 特性を予測する。図５はその１例を示している。次
に図４，５によりパワー利得、線形出力が仕様を満たし
ているか否かを調べる(S7)。不適格である場合はステッ
プS4へ戻り仮定した負荷抵抗値を変更し、ステップS4〜
S7を反復する。逆にステップS7での判定結果が所期の仕
様を満たしている場合は仮定した負荷抵抗値を実現する
出力整合回路の設計を小信号シミュレータを用いて行な
う。
【０００９】図６〜８は具体的な数値例を示している。
図６はＩD −ＶD 特性を示し、負荷抵抗値として破線で
示す５Ωと実線で示す７Ωとを仮定した。図７はＶD ＝
１，２，３Ｖの３バイアス点についてＳパラメータＳ2
1, Ｓ22の変化を示したものであり、破線が５Ω、実線
が７Ωの場合を夫々示している。
図６はＩD −ＶD 特性を示し、負荷抵抗値として破線で
示す５Ωと実線で示す７Ωとを仮定した。図７はＶD ＝
１，２，３Ｖの３バイアス点についてＳパラメータＳ2
1, Ｓ22の変化を示したものであり、破線が５Ω、実線
が７Ωの場合を夫々示している。
【００１０】図８は入出力パワー特性を示し、破線は５
Ω、実線は７Ωを示している。図７から実線で示す７Ω
の方がバイアス依存性が小さいことが解る。そして図８
からこのバイアス依存性が小さい方（実線：７Ω）が線
形出力が大きいことになる。つまりこの結果はバイアス
依存性から線形出力の予測ができることを示す。なお本
発明はFET に限らず、バイポーラトランジスタを用いた
回路の設計にも適用できる。
Ω、実線は７Ωを示している。図７から実線で示す７Ω
の方がバイアス依存性が小さいことが解る。そして図８
からこのバイアス依存性が小さい方（実線：７Ω）が線
形出力が大きいことになる。つまりこの結果はバイアス
依存性から線形出力の予測ができることを示す。なお本
発明はFET に限らず、バイポーラトランジスタを用いた
回路の設計にも適用できる。
【００１１】
【発明の効果】以上の如き本発明による場合は実測値に
基づいたFET の特性を小信号シミュレータに与えるので
ここで正しいFET が模擬されることになり、所期の仕様
の回路が短時間で設計できる。
基づいたFET の特性を小信号シミュレータに与えるので
ここで正しいFET が模擬されることになり、所期の仕様
の回路が短時間で設計できる。
【図１】本発明方法の手順を示すフローチャートであ
る。
る。
【図２】ＩD −ＶD 特性図である。
【図３】Ｓパラメータのバイアス依存性を示すグラフで
ある。
ある。
【図４】パワー利得のバイアス依存性を示すグラフであ
る。
る。
【図５】入出力パワー特性図である。
【図６】ＩD −ＶD 特性図である。
【図７】Ｓパラメータのバイアス依存性を示すグラフで
ある。
ある。
【図８】入出力パワー特性図である。
フロントページの続き (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内
Claims (1)
- 【請求項１】 トランジスタ並びにその入力整合回路及
び出力整合回路を含む大信号用の高周波回路を設計する
方法において、 前記トランジスタのＳパラメータを含む特性を測定する
第１過程と、 前記トランジスタの負荷抵抗値を仮定して負荷線上のＳ
パラメータを求める第２過程と、 求めたＳパラメータに関連するパワー利得を算出し、ま
た入出力パワー特性を予測する第３過程と、 前記パワー利得及び入出力パワー特性の適否を判定する
第４過程と、 第４過程において否と判定した場合は第２過程以降を反
復し、適と判定した場合は仮定した負荷抵抗値を実現す
る出力整合回路を小信号シミュレータを用いて設計する
第５過程とを含むことを特徴とする高周波回路の設計方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057456A JPH06276039A (ja) | 1993-03-17 | 1993-03-17 | 高周波回路の設計方法 |
| US08/214,821 US5528509A (en) | 1993-03-17 | 1994-03-17 | Method of designing a high-frequency circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057456A JPH06276039A (ja) | 1993-03-17 | 1993-03-17 | 高周波回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06276039A true JPH06276039A (ja) | 1994-09-30 |
Family
ID=13056178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5057456A Pending JPH06276039A (ja) | 1993-03-17 | 1993-03-17 | 高周波回路の設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5528509A (ja) |
| JP (1) | JPH06276039A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6272646B1 (en) * | 1996-09-04 | 2001-08-07 | Cypress Semiconductor Corp. | Programmable logic device having an integrated phase lock loop |
| US6472899B2 (en) * | 2000-12-29 | 2002-10-29 | Intel Corporation | Method for determining a load line based variable voltage input for an integrated circuit product |
| US6690224B1 (en) | 2001-06-27 | 2004-02-10 | Cypress Semiconductor Corp. | Architecture of a PLL with dynamic frequency control on a PLD |
| US20040078183A1 (en) * | 2002-10-21 | 2004-04-22 | Victor Drabkin | System and method of system response testing and modeling |
| DE102005016459A1 (de) * | 2005-04-11 | 2006-10-12 | Atmel Germany Gmbh | Verfahren zum Entwurf einer Schaltung, insbesondere mit einem aktiven Bauelement |
| US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4511978A (en) * | 1981-06-30 | 1985-04-16 | Siemens Aktiengesellschaft | Device for determining a parameter signal for a voltage-fed load |
-
1993
- 1993-03-17 JP JP5057456A patent/JPH06276039A/ja active Pending
-
1994
- 1994-03-17 US US08/214,821 patent/US5528509A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5528509A (en) | 1996-06-18 |
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