JPH06276092A - 位相同期ループのｖｃｏバイアス発生器 - Google Patents
位相同期ループのｖｃｏバイアス発生器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 グランドバウンスのような外部の影響を受け
ずに、安定なＰＬＬ動作を行いＶＣＯの出力周波数を安
定化する。 【構成】 ＶＣＯバイアス発生器では、位相検出器（１
２）からのＵＰ及びＤＯＷＮ制御信号を監視し、所定数
の連続したＵＰパルス或いはＤＯＷＮパルスを検出して
第１及び第２の出力信号を発生する。この第１の出力信
号によって、１つの奇数の論理状態を有するデータパタ
ーンでプリセットされたシフトレジスタ（８４）を左方
向へ１ビットシフトし、一方第２の出力信号によって前
記奇数の論理状態を右方向へ１ビットシフトする。ＶＣ
Ｏ（２０）へのバイアス電圧は、前記奇数の論理状態の
ビット位置によって選択される。間欠的なグランドバウ
ンスによるＶＣＯ出力周波数の変化は、ＶＣＯのバイア
スポイントを動かすのに所定のＵＰ或いはＤＯＷＮパル
ス数を要する構成によって取り除かれる。
ずに、安定なＰＬＬ動作を行いＶＣＯの出力周波数を安
定化する。 【構成】 ＶＣＯバイアス発生器では、位相検出器（１
２）からのＵＰ及びＤＯＷＮ制御信号を監視し、所定数
の連続したＵＰパルス或いはＤＯＷＮパルスを検出して
第１及び第２の出力信号を発生する。この第１の出力信
号によって、１つの奇数の論理状態を有するデータパタ
ーンでプリセットされたシフトレジスタ（８４）を左方
向へ１ビットシフトし、一方第２の出力信号によって前
記奇数の論理状態を右方向へ１ビットシフトする。ＶＣ
Ｏ（２０）へのバイアス電圧は、前記奇数の論理状態の
ビット位置によって選択される。間欠的なグランドバウ
ンスによるＶＣＯ出力周波数の変化は、ＶＣＯのバイア
スポイントを動かすのに所定のＵＰ或いはＤＯＷＮパル
ス数を要する構成によって取り除かれる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には位相同期ル
ープ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）に関
し、より特定的には位相同期ループの電圧制御発振器
（ＶＣＯ）用バイアス発生器に関する。
ープ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）に関
し、より特定的には位相同期ループの電圧制御発振器
（ＶＣＯ）用バイアス発生器に関する。
【０００２】
【従来の技術】従来の位相同期ループ（ＰＬＬ）は、一
般的に入力信号とＶＣＯの出力信号との間の位相差を監
視するための位相検出器を含んでいる。この位相検出器
は、ＶＣＯの入力のループノードにおいてループフィル
タを充電および放電するチャージポンプのために、ＵＰ
制御信号とＤＯＷＮ制御信号を生成する。ループフィル
タに現れたループ電圧は、ＶＣＯの出力周波数を決定す
る。チャージポンプを駆動するＵＰおよびＤＯＷＮ制御
信号によって、ＶＣＯの入力において適切なループフィ
ルタ電圧が、位相検出器へ供給される（２つの）信号間
の所定の位相関係を維持するように設定される。
般的に入力信号とＶＣＯの出力信号との間の位相差を監
視するための位相検出器を含んでいる。この位相検出器
は、ＶＣＯの入力のループノードにおいてループフィル
タを充電および放電するチャージポンプのために、ＵＰ
制御信号とＤＯＷＮ制御信号を生成する。ループフィル
タに現れたループ電圧は、ＶＣＯの出力周波数を決定す
る。チャージポンプを駆動するＵＰおよびＤＯＷＮ制御
信号によって、ＶＣＯの入力において適切なループフィ
ルタ電圧が、位相検出器へ供給される（２つの）信号間
の所定の位相関係を維持するように設定される。
【０００３】ＰＬＬは、データ通信、コンピュータ用途
におけるローカル・エリア・ネットワーク、マイクロプ
ロセッサ、およびデータ転送を制御するためのデータ蓄
積の用途に広く使用されている。ＰＬＬは、しばしば低
コストおよび低電力動作を提供するために、ＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術で実現され、そ
れによってシステム設計者はトラッキング範囲や周波数
補助のアクイジション（ｆｒｅｑｕｅｎｃｙ−ａｉｄｅ
ｄ ａｃｑｕｉｓｉｔｉｏｎ）を拡張することができ
る。
におけるローカル・エリア・ネットワーク、マイクロプ
ロセッサ、およびデータ転送を制御するためのデータ蓄
積の用途に広く使用されている。ＰＬＬは、しばしば低
コストおよび低電力動作を提供するために、ＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術で実現され、そ
れによってシステム設計者はトラッキング範囲や周波数
補助のアクイジション（ｆｒｅｑｕｅｎｃｙ−ａｉｄｅ
ｄ ａｃｑｕｉｓｉｔｉｏｎ）を拡張することができ
る。
【０００４】
【発明が解決しようとする課題】ＶＣＯ動作に関する共
通の問題は、グランドバウンス（ｇｒｏｕｎｄ ｂｏｕ
ｎｃｅ）であり、これによって位相検出器から望ましく
ないＵＰおよびＤＯＷＮパルスが発生し、その結果ルー
プノードの電圧が変動する。グランドバウンスは、一般
的にデジタルバスのスイッチングのような集積回路上の
（ＰＬＬの動作とは）別の動作によって起こる。グラン
ドバウンスは、例えば、５ｎｓ程度の短い時間の揺れ
を、位相検出器、チャージポンプおよびループフィルタ
のキャパシタに対する電源電位に誘導し、それによって
位相検出器への（２つの）入力信号間の位相誤差に関係
のないＵＰおよびＤＯＷＮパルスが発生する。このグラ
ンドバウンスに係わるＵＰおよびＤＯＷＮパルスによっ
て、ループノードにおいて変動が生じ、ＶＣＯの出力周
波数においては望ましくない変化が生じる。ＰＬＬは、
位相検出器が不適切なＶＣＯの出力周波数を通常の様式
で訂正するのを待たなければならない。残念なことに、
グランドバウンスはしばしばＶＣＯの誤動作を生じさせ
る。
通の問題は、グランドバウンス（ｇｒｏｕｎｄ ｂｏｕ
ｎｃｅ）であり、これによって位相検出器から望ましく
ないＵＰおよびＤＯＷＮパルスが発生し、その結果ルー
プノードの電圧が変動する。グランドバウンスは、一般
的にデジタルバスのスイッチングのような集積回路上の
（ＰＬＬの動作とは）別の動作によって起こる。グラン
ドバウンスは、例えば、５ｎｓ程度の短い時間の揺れ
を、位相検出器、チャージポンプおよびループフィルタ
のキャパシタに対する電源電位に誘導し、それによって
位相検出器への（２つの）入力信号間の位相誤差に関係
のないＵＰおよびＤＯＷＮパルスが発生する。このグラ
ンドバウンスに係わるＵＰおよびＤＯＷＮパルスによっ
て、ループノードにおいて変動が生じ、ＶＣＯの出力周
波数においては望ましくない変化が生じる。ＰＬＬは、
位相検出器が不適切なＶＣＯの出力周波数を通常の様式
で訂正するのを待たなければならない。残念なことに、
グランドバウンスはしばしばＶＣＯの誤動作を生じさせ
る。
【０００５】従って、グランドバウンスのような外部の
影響に左右されることなく、位相検出器への位相誤差だ
けで決まる周波数にＶＣＯの出力を維持する必要性があ
る。
影響に左右されることなく、位相検出器への位相誤差だ
けで決まる周波数にＶＣＯの出力を維持する必要性があ
る。
【０００６】すなわち、従来のＰＬＬ動作では、周波数
の切り替え等によって発生する真の位相誤差に、グラン
ドバウンスによって発生する位相誤差が加わり、正常な
ＰＬＬの収束動作に影響を与えていた。そこで、グラン
ドバウンスによって発生する位相誤差の影響を取り除
き、真の位相誤差のみによって動作するＰＬＬ回路が望
まれる。
の切り替え等によって発生する真の位相誤差に、グラン
ドバウンスによって発生する位相誤差が加わり、正常な
ＰＬＬの収束動作に影響を与えていた。そこで、グラン
ドバウンスによって発生する位相誤差の影響を取り除
き、真の位相誤差のみによって動作するＰＬＬ回路が望
まれる。
【０００７】本発明の目的は、前述の従来例の装置にお
ける問題点に鑑み、ＰＬＬにおいてグランドバウンスの
ような外部の影響を受けずに、常に安定なＰＬＬ動作が
行なわれるようにすることにある。
ける問題点に鑑み、ＰＬＬにおいてグランドバウンスの
ような外部の影響を受けずに、常に安定なＰＬＬ動作が
行なわれるようにすることにある。
【０００８】
【課題を解決するための手段および作用】簡潔に述べれ
ば、本発明は、バイアス電圧を発生するための回路を具
備し、該回路は、第１および第２の出力にてそれぞれ第
１および第２の入力信号をラッチするための第１の手段
を含む。第１のシフトレジスタは、前記第１の手段の前
記第１の出力に結合されたデータ入力と、複数のビット
位置の各々が第１の論理状態を含むときに第１の出力信
号を提供する出力とを含む。第２のシフトレジスタは、
第２の論理状態を有する信号を受信する第１および第２
のデータ入力と、１つの奇数の論理状態を有するデータ
パターンで予めロードされた複数のビット位置と、前記
第１のシフトレジスタからの前記第１の出力信号を受信
して前記奇数の論理状態を１ビットシフトする第１のク
ロック入力とを含む。第２の手段は、前記奇数の論理状
態のビット位置に基づいてバイアス電圧を選択するため
に前記複数のビット位置に結合された入力を有する。
ば、本発明は、バイアス電圧を発生するための回路を具
備し、該回路は、第１および第２の出力にてそれぞれ第
１および第２の入力信号をラッチするための第１の手段
を含む。第１のシフトレジスタは、前記第１の手段の前
記第１の出力に結合されたデータ入力と、複数のビット
位置の各々が第１の論理状態を含むときに第１の出力信
号を提供する出力とを含む。第２のシフトレジスタは、
第２の論理状態を有する信号を受信する第１および第２
のデータ入力と、１つの奇数の論理状態を有するデータ
パターンで予めロードされた複数のビット位置と、前記
第１のシフトレジスタからの前記第１の出力信号を受信
して前記奇数の論理状態を１ビットシフトする第１のク
ロック入力とを含む。第２の手段は、前記奇数の論理状
態のビット位置に基づいてバイアス電圧を選択するため
に前記複数のビット位置に結合された入力を有する。
【０００９】他の態様では、本発明は、バイアス電圧を
発生する方法であり、第１および第２のノードにてそれ
ぞれ第１および第２の入力をラッチする段階と、第１の
クロック信号を受信して第１のレジスタのビット位置を
シフトし、さらに前記第１の入力信号を第１のビット位
置へロードする段階と、前記第１および第２のノードを
リセットする段階と、前記ビット位置が第１の論理状態
にある連続した第１の入力信号の所定の数を含むとき前
記第１のレジスタから第１の出力信号を発生する段階
と、１つの奇数の論理状態を有するデータパターンで予
めロードされた第２のレジスタを前記第１の出力信号に
応答して前記奇数の論理状態が１ビット位置を移動する
ようにシフトする段階と、そして前記奇数の論理状態の
ビット位置に基づいて第１のバイアス電圧を選択する段
階とを具備する。
発生する方法であり、第１および第２のノードにてそれ
ぞれ第１および第２の入力をラッチする段階と、第１の
クロック信号を受信して第１のレジスタのビット位置を
シフトし、さらに前記第１の入力信号を第１のビット位
置へロードする段階と、前記第１および第２のノードを
リセットする段階と、前記ビット位置が第１の論理状態
にある連続した第１の入力信号の所定の数を含むとき前
記第１のレジスタから第１の出力信号を発生する段階
と、１つの奇数の論理状態を有するデータパターンで予
めロードされた第２のレジスタを前記第１の出力信号に
応答して前記奇数の論理状態が１ビット位置を移動する
ようにシフトする段階と、そして前記奇数の論理状態の
ビット位置に基づいて第１のバイアス電圧を選択する段
階とを具備する。
【００１０】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。デジタルＰＬＬ１０は図１に示されており、
従来のＣＭＯＳ集積回路プロセスを用いた集積回路とし
て製造するのに適している。例えば４．０ＭＨｚで動作
するデジタル入力信号ＲＥＦＣＬＫは、位相検出器１２
の第１の入力に供給され、ＵＰ制御信号とＤＯＷＮ制御
信号をチャージポンプ１４に対して生成する。チャージ
ポンプ１４の出力は、ループノード１６を駆動し、例え
ば、ループノード１６とグランド電位との間に結合され
たキャパシタ（ここには示されていない）を含むループ
フィルタ１８を充電および放電する。ループノード１６
のループ電圧は、ＶＣＯ２０を制御して、例えば４８Ｍ
Ｈｚで動作する発振器信号ＯＳＣＯＵＴを発生させる。
ＯＳＣＯＵＴ信号は、反転位相（ｏｐｐｏｓｉｔｅ ｐ
ｈａｓｅ）クロック発生器２２によって互いに反転位相
の重なり合うことのない（ｎｏｎ−ｏｖｅｒｌａｐｐｉ
ｎｇ）ＸＣＬＫおよびＹＣＬＫクロック信号に分けら
れ、さらにプログラマブルＮ分周回路２４によって周波
数分周されＯＳＣＯＵＴ／Ｎ信号を提供し、この信号Ｏ
ＳＣＯＵＴ／Ｎは位相検出器１２の第２入力に供給され
る。プログラマブルＮ分周回路２４は、外部の制御信号
Ｎを受信し、分周数（ｄｉｖｉｓｏｒ）Ｎ、例えばＮ＝
１２を選択する。反転位相クロック発生器２２をＮ分回
路２４の出力に置き、より低周波の重なり合うことのな
いクロックを提供できるという実施例も選択可能であ
る。
説明する。デジタルＰＬＬ１０は図１に示されており、
従来のＣＭＯＳ集積回路プロセスを用いた集積回路とし
て製造するのに適している。例えば４．０ＭＨｚで動作
するデジタル入力信号ＲＥＦＣＬＫは、位相検出器１２
の第１の入力に供給され、ＵＰ制御信号とＤＯＷＮ制御
信号をチャージポンプ１４に対して生成する。チャージ
ポンプ１４の出力は、ループノード１６を駆動し、例え
ば、ループノード１６とグランド電位との間に結合され
たキャパシタ（ここには示されていない）を含むループ
フィルタ１８を充電および放電する。ループノード１６
のループ電圧は、ＶＣＯ２０を制御して、例えば４８Ｍ
Ｈｚで動作する発振器信号ＯＳＣＯＵＴを発生させる。
ＯＳＣＯＵＴ信号は、反転位相（ｏｐｐｏｓｉｔｅ ｐ
ｈａｓｅ）クロック発生器２２によって互いに反転位相
の重なり合うことのない（ｎｏｎ−ｏｖｅｒｌａｐｐｉ
ｎｇ）ＸＣＬＫおよびＹＣＬＫクロック信号に分けら
れ、さらにプログラマブルＮ分周回路２４によって周波
数分周されＯＳＣＯＵＴ／Ｎ信号を提供し、この信号Ｏ
ＳＣＯＵＴ／Ｎは位相検出器１２の第２入力に供給され
る。プログラマブルＮ分周回路２４は、外部の制御信号
Ｎを受信し、分周数（ｄｉｖｉｓｏｒ）Ｎ、例えばＮ＝
１２を選択する。反転位相クロック発生器２２をＮ分回
路２４の出力に置き、より低周波の重なり合うことのな
いクロックを提供できるという実施例も選択可能であ
る。
【００１１】ＵＰ制御信号は、ループ電圧を増加させ、
それによってＶＣＯ２０の出力周波数が高くなり、一
方、ＤＯＷＮ制御信号は、ループ電圧を減少させ、それ
によってＶＣＯ２０の出力周波数が低くなる。ＵＰおよ
びＤＯＷＮ制御信号のパルス幅によって、ループフィル
タ１６へ送り込まれる電荷量が決まる。入力信号ＲＥＦ
ＣＬＫとＯＳＣＯＵＴ／Ｎ信号との間の位相差が大きく
なると、ＵＰ或いはＤＯＷＮ制御信号のパルス幅も大き
くなり、またチャージポンプ１４からの充電電流が流れ
る時間も長くなり、これによりループノード１６は、位
相差を最小にするようにＶＣＯの周波数を変える電圧へ
駆動される。従って、相互に排他的な（同時にアクティ
ブになることがない）ＵＰおよびＤＯＷＮ制御信号は、
位相検出器１２の第１および第２の入力に供給される２
つの信号間の所定の位相関係を維持するように、ＶＣＯ
２０を駆動する。
それによってＶＣＯ２０の出力周波数が高くなり、一
方、ＤＯＷＮ制御信号は、ループ電圧を減少させ、それ
によってＶＣＯ２０の出力周波数が低くなる。ＵＰおよ
びＤＯＷＮ制御信号のパルス幅によって、ループフィル
タ１６へ送り込まれる電荷量が決まる。入力信号ＲＥＦ
ＣＬＫとＯＳＣＯＵＴ／Ｎ信号との間の位相差が大きく
なると、ＵＰ或いはＤＯＷＮ制御信号のパルス幅も大き
くなり、またチャージポンプ１４からの充電電流が流れ
る時間も長くなり、これによりループノード１６は、位
相差を最小にするようにＶＣＯの周波数を変える電圧へ
駆動される。従って、相互に排他的な（同時にアクティ
ブになることがない）ＵＰおよびＤＯＷＮ制御信号は、
位相検出器１２の第１および第２の入力に供給される２
つの信号間の所定の位相関係を維持するように、ＶＣＯ
２０を駆動する。
【００１２】本発明の一部として、ＶＣＯバイアス発生
器２６は、ＵＰおよびＤＯＷＮ制御信号とＸＣＬＫおよ
びＹＣＬＫ信号を受信して、ＶＣＯ２０に対してバイア
ス制御を提供する。ＶＣＯバイアス発生器２６はＵＰお
よびＤＯＷＮ制御信号を監視し、所定の数の連続したＵ
Ｐパルス或いはＤＯＷＮパルス（本例では５）を受信し
てＶＣＯ２０のバイアスを調整する。例えば、ＶＣＯバ
イアス発生器２６が５つの連続したＵＰパルスを検出す
ると、そのときＶＣＯ２０の出力周波数は低すぎるに違
いなく、そこでＶＣＯ２０へのバイアスレベルはＶＣＯ
の出力周波数を上げるために１段階調整される。反対
に、ＶＣＯバイアス発生器２６が５つの連続したＤＯＷ
Ｎパルスを検出すると、ＶＣＯ２０の出力周波数は高す
ぎるに違いなく、そこでＶＣＯ２０へのバイアスレベル
はＶＣＯの出力周波数を下げるように１段階調整され
る。グランドバウンスによって生じるいずれのＵＰおよ
びＤＯＷＮパルスも、おそらく５つの連続したパルスほ
ど続かないであろう。従って、グランドバウンス雑音
は、ＶＣＯのバイアス制御ポイントには影響せず、ルー
プノード電圧のみに影響する。
器２６は、ＵＰおよびＤＯＷＮ制御信号とＸＣＬＫおよ
びＹＣＬＫ信号を受信して、ＶＣＯ２０に対してバイア
ス制御を提供する。ＶＣＯバイアス発生器２６はＵＰお
よびＤＯＷＮ制御信号を監視し、所定の数の連続したＵ
Ｐパルス或いはＤＯＷＮパルス（本例では５）を受信し
てＶＣＯ２０のバイアスを調整する。例えば、ＶＣＯバ
イアス発生器２６が５つの連続したＵＰパルスを検出す
ると、そのときＶＣＯ２０の出力周波数は低すぎるに違
いなく、そこでＶＣＯ２０へのバイアスレベルはＶＣＯ
の出力周波数を上げるために１段階調整される。反対
に、ＶＣＯバイアス発生器２６が５つの連続したＤＯＷ
Ｎパルスを検出すると、ＶＣＯ２０の出力周波数は高す
ぎるに違いなく、そこでＶＣＯ２０へのバイアスレベル
はＶＣＯの出力周波数を下げるように１段階調整され
る。グランドバウンスによって生じるいずれのＵＰおよ
びＤＯＷＮパルスも、おそらく５つの連続したパルスほ
ど続かないであろう。従って、グランドバウンス雑音
は、ＶＣＯのバイアス制御ポイントには影響せず、ルー
プノード電圧のみに影響する。
【００１３】反転位相クロック発生器２２が図２に示さ
れており、ＶＣＯ２２からのＯＳＣＯＵＴ信号は、イン
バータ２８，３０，３２，および３４を通してＡＮＤゲ
ート３６の第１の入力へ供給される。インバータ２８の
出力は、インバータ３８および４０を通してＡＮＤゲー
ト４２の第１の入力へ結合される。ＡＮＤゲート３６の
出力によって、ＸＣＬＫクロック信号が提供され、同時
にそれはインバータ４４を通してＡＮＤゲート４２の第
２の入力へ供給される。同様に、ＡＮＤゲート４２の出
力によって、ＹＣＬＫクロック信号が提供され、同時に
それはインバータ４６を通してＡＮＤゲート３６の第２
の入力へ供給される。ノード４８におけるインバータ３
２の出力は、インバータ５０を通してインバータ４０の
入力へ結合され、一方ノード５２におけるインバータ３
８の出力は、インバータ５４を通してインバータ３４の
入力へ結合される。
れており、ＶＣＯ２２からのＯＳＣＯＵＴ信号は、イン
バータ２８，３０，３２，および３４を通してＡＮＤゲ
ート３６の第１の入力へ供給される。インバータ２８の
出力は、インバータ３８および４０を通してＡＮＤゲー
ト４２の第１の入力へ結合される。ＡＮＤゲート３６の
出力によって、ＸＣＬＫクロック信号が提供され、同時
にそれはインバータ４４を通してＡＮＤゲート４２の第
２の入力へ供給される。同様に、ＡＮＤゲート４２の出
力によって、ＹＣＬＫクロック信号が提供され、同時に
それはインバータ４６を通してＡＮＤゲート３６の第２
の入力へ供給される。ノード４８におけるインバータ３
２の出力は、インバータ５０を通してインバータ４０の
入力へ結合され、一方ノード５２におけるインバータ３
８の出力は、インバータ５４を通してインバータ３４の
入力へ結合される。
【００１４】ＯＳＣＯＵＴ信号が論理“０”へ切り換っ
たとき、インバータ２８の出力は論理“１”となる。イ
ンバータ３８は、ノード４８が論理“１”に切り換る前
にノード５２を論理“０”へ切り換えるように試みる、
なぜならばノード５２は、ＯＳＣＯＵＴ信号からはイン
バータ２つ分のみの遅延であり、一方ノード４８はイン
バータ３つ分の遅延であるためである。しかし、ノード
５２の論理“０”への遷移は、インバータ５０によって
遅くなる、これはノード４８が、ＯＳＣＯＵＴ信号が論
理“０”へ変化してからインバータ２つ分の遅延後も論
理“０”だからである。インバータ５０は、インバータ
３２の出力が状態を変化させるまで、ノード５２を論理
“１”にホールドするよう作用する。ＯＳＣＯＵＴ信号
が論理“１”に切り換るときも同様のシナリオに従う。
従って、インバータ３４および４０の遷移は１８０°位
相がずれた状態で重なり、またマークレベルの約５０％
の所で交差し、それによってＯＳＣＯＵＴ信号とノード
４８および５２との間の不平衡なインバータの数によっ
て負わされた遅延差が克服される。
たとき、インバータ２８の出力は論理“１”となる。イ
ンバータ３８は、ノード４８が論理“１”に切り換る前
にノード５２を論理“０”へ切り換えるように試みる、
なぜならばノード５２は、ＯＳＣＯＵＴ信号からはイン
バータ２つ分のみの遅延であり、一方ノード４８はイン
バータ３つ分の遅延であるためである。しかし、ノード
５２の論理“０”への遷移は、インバータ５０によって
遅くなる、これはノード４８が、ＯＳＣＯＵＴ信号が論
理“０”へ変化してからインバータ２つ分の遅延後も論
理“０”だからである。インバータ５０は、インバータ
３２の出力が状態を変化させるまで、ノード５２を論理
“１”にホールドするよう作用する。ＯＳＣＯＵＴ信号
が論理“１”に切り換るときも同様のシナリオに従う。
従って、インバータ３４および４０の遷移は１８０°位
相がずれた状態で重なり、またマークレベルの約５０％
の所で交差し、それによってＯＳＣＯＵＴ信号とノード
４８および５２との間の不平衡なインバータの数によっ
て負わされた遅延差が克服される。
【００１５】インバータ３４の出力が論理“０”のと
き、ＡＮＤゲート３６の出力におけるＸＣＬＫクロック
信号は、論理“０”になる。ＡＮＤゲート４２は、イン
バータ４４および４０の出力からそれぞれ論理“１”を
受信し、論理“１”のＹＣＬＫクロック信号を提供す
る。インバータ４０の出力が論理“０”になったとき
は、ＹＣＬＫクロック信号は論理“０”となる。ＡＮＤ
ゲート３６は、インバータ３４および４６の出力からそ
れぞれ論理“１”を受信し、論理“１”のＸＣＬＫクロ
ック信号を提供する。よって、ＸＣＬＫおよびＹＣＬＫ
クロック信号は、重なり合うことがなく、実質的にマー
クレベルの５０％の所で切り換る反転位相を有し、ＯＳ
ＣＯＵＴ信号の周波数で動作する。
き、ＡＮＤゲート３６の出力におけるＸＣＬＫクロック
信号は、論理“０”になる。ＡＮＤゲート４２は、イン
バータ４４および４０の出力からそれぞれ論理“１”を
受信し、論理“１”のＹＣＬＫクロック信号を提供す
る。インバータ４０の出力が論理“０”になったとき
は、ＹＣＬＫクロック信号は論理“０”となる。ＡＮＤ
ゲート３６は、インバータ３４および４６の出力からそ
れぞれ論理“１”を受信し、論理“１”のＸＣＬＫクロ
ック信号を提供する。よって、ＸＣＬＫおよびＹＣＬＫ
クロック信号は、重なり合うことがなく、実質的にマー
クレベルの５０％の所で切り換る反転位相を有し、ＯＳ
ＣＯＵＴ信号の周波数で動作する。
【００１６】図３へ移ると、ＶＣＯバイアス発生器２６
が示されており、それはラッチとして構成されたＮＡＮ
Ｄゲート６０および６２を含んでいる。ＮＡＮＤゲート
６０は位相検出器１２からＵＰ制御信号を受信し、出力
信号をノード６５において５ビットシフトレジスタ６４
のデータ入力へ提供する。ＮＡＮＤゲート６６および６
８もまたラッチとして構成され、ＤＯＷＮ制御信号を受
信して出力信号をノード７１において５ビットシフトレ
ジスタ７０のデータ入力へ提供する。反転位相クロック
発生器２２からのＹＣＬＫクロック信号は、ＮＡＮＤゲ
ート７２の第１の入力に供給され、またインバータ７
４，７６および７８を通して同ゲートの第２の入力に供
給される。ＮＡＮＤゲート７２は、ＮＡＮＤで構成され
た各ラッチをＹＣＬＫの周期毎にリセットするために論
理“１”のパルスを発生する。シフトレジスタ６４およ
び７０は、データをマスタ部へロードするためのＬＤ１
ＣＬＫおよびＬＤ１ＥＮと、そのデータをスレーブ部へ
転送し出力において利用可能とするためのＸＦＥＲＣＬ
Ｋとを必要とするマスタ／スレーブタイプのものであ
る。ＳＨＦＴＣＬＫおよびＳＨＦＴＥＮは、隣接のビッ
ト間でデータをシフトする。シフトレジスタ６４および
７０は、右方向のみにシフトする。
が示されており、それはラッチとして構成されたＮＡＮ
Ｄゲート６０および６２を含んでいる。ＮＡＮＤゲート
６０は位相検出器１２からＵＰ制御信号を受信し、出力
信号をノード６５において５ビットシフトレジスタ６４
のデータ入力へ提供する。ＮＡＮＤゲート６６および６
８もまたラッチとして構成され、ＤＯＷＮ制御信号を受
信して出力信号をノード７１において５ビットシフトレ
ジスタ７０のデータ入力へ提供する。反転位相クロック
発生器２２からのＹＣＬＫクロック信号は、ＮＡＮＤゲ
ート７２の第１の入力に供給され、またインバータ７
４，７６および７８を通して同ゲートの第２の入力に供
給される。ＮＡＮＤゲート７２は、ＮＡＮＤで構成され
た各ラッチをＹＣＬＫの周期毎にリセットするために論
理“１”のパルスを発生する。シフトレジスタ６４およ
び７０は、データをマスタ部へロードするためのＬＤ１
ＣＬＫおよびＬＤ１ＥＮと、そのデータをスレーブ部へ
転送し出力において利用可能とするためのＸＦＥＲＣＬ
Ｋとを必要とするマスタ／スレーブタイプのものであ
る。ＳＨＦＴＣＬＫおよびＳＨＦＴＥＮは、隣接のビッ
ト間でデータをシフトする。シフトレジスタ６４および
７０は、右方向のみにシフトする。
【００１７】始めにシフトレジスタ６４および７０で
は、５つのビット位置全てに論理“０”がロードされ
る。シフトレジスタ６４の出力Ｑ０−Ｑ４のいずれかが
論理“０”のとき、ＡＮＤゲート８０の出力は論理
“０”となる。同様に、シフトレジスタ７０の出力Ｑ０
−Ｑ４のいずれかが論理“０”のとき、ＡＮＤゲート８
２の出力は論理“０”となる。ＡＮＤゲート８０或いは
８２の出力が論理“１”に切り換わる前には、それぞれ
のシフトレジスタの出力Ｑ０−Ｑ４の全てが論理“１”
でなければならず、この切り換わりは、ＶＣＯの出力周
波数を増加或いは減少させ位相検出器１２の入力におけ
る位相誤差を訂正するために必要なＶＣＯのバイアスレ
ベルの変更を示すキーとなる事象（ｋｅｙ ｅｖｅｎ
ｔ）である。
は、５つのビット位置全てに論理“０”がロードされ
る。シフトレジスタ６４の出力Ｑ０−Ｑ４のいずれかが
論理“０”のとき、ＡＮＤゲート８０の出力は論理
“０”となる。同様に、シフトレジスタ７０の出力Ｑ０
−Ｑ４のいずれかが論理“０”のとき、ＡＮＤゲート８
２の出力は論理“０”となる。ＡＮＤゲート８０或いは
８２の出力が論理“１”に切り換わる前には、それぞれ
のシフトレジスタの出力Ｑ０−Ｑ４の全てが論理“１”
でなければならず、この切り換わりは、ＶＣＯの出力周
波数を増加或いは減少させ位相検出器１２の入力におけ
る位相誤差を訂正するために必要なＶＣＯのバイアスレ
ベルの変更を示すキーとなる事象（ｋｅｙ ｅｖｅｎ
ｔ）である。
【００１８】論理“０”のＵＰパルスが位相検出器１２
から来たと仮定する。ＵＰおよびＤＯＷＮパルスは、Ｒ
ＥＦＣＬＫが論理“０”へ遷移する時刻を時間的基準と
して生成される。ＮＡＮＤゲート６０の出力は論理
“１”をラッチする。ＬＤ１ＣＬＫ入力が論理“１”の
ＸＣＬＫクロック信号を受信したとき、シフトレジスタ
６４は、そのデータ入力から論理“１”を第１ビットの
マスタ部へロードする。ＸＣＬＫは同時にＳＨＦＴＣＬ
Ｋをクロッキング（ｃｌｏｃｋｉｎｇ）することによっ
て、データをビット間でシフトする。次の論理“１”の
ＹＣＬＫはＸＦＥＲＣＬＫをクロッキングすることによ
って、データをマスタ部からスレーブ部へ転送する。シ
フトレジスタ６４のＱ０出力は、論理“１”となる。
から来たと仮定する。ＵＰおよびＤＯＷＮパルスは、Ｒ
ＥＦＣＬＫが論理“０”へ遷移する時刻を時間的基準と
して生成される。ＮＡＮＤゲート６０の出力は論理
“１”をラッチする。ＬＤ１ＣＬＫ入力が論理“１”の
ＸＣＬＫクロック信号を受信したとき、シフトレジスタ
６４は、そのデータ入力から論理“１”を第１ビットの
マスタ部へロードする。ＸＣＬＫは同時にＳＨＦＴＣＬ
Ｋをクロッキング（ｃｌｏｃｋｉｎｇ）することによっ
て、データをビット間でシフトする。次の論理“１”の
ＹＣＬＫはＸＦＥＲＣＬＫをクロッキングすることによ
って、データをマスタ部からスレーブ部へ転送する。シ
フトレジスタ６４のＱ０出力は、論理“１”となる。
【００１９】ＮＡＮＤゲートラッチ６０−６２は、論理
“１”のＹＣＬＫクロック信号によって論理“０”へリ
セットされる。ＹＣＬＫクロック信号の論理“１”への
遷移毎に、ＮＡＮＤゲート７２の出力はその遷移がイン
バータ７４−７８を通って伝達され該ＮＡＮＤゲート７
２の出力が論理“０”へ戻されるまで論理“１”とな
る。ＮＡＮＤゲート６０の出力が論理“１”であったな
らば、ＮＡＮＤゲート７２からの論理“１”のパルスに
よってそれは論理“０”へリセットされる。もし、ＵＰ
パルスが次のＸＣＬＫとＹＣＬＫクロックの周期の間に
現れなければ、論理“０”が第１ビットへ移動し、それ
によって連続した５つの論理“１”がつながる可能性
（ｐｏｔｅｎｔｉａｌ ｓｔｒｉｎｇ）が阻止される。
他方、次のＸＣＬＫとＹＣＬＫクロックの周期の間に第
２のひき続く論理“０”のＵＰパルスが現れたならば、
シフトレジスタ６４へ第２の論理“１”がロードされ出
力Ｑ０およびＱ１に論理“１”が設定される。さらに３
つの連続したＵＰパルスが来れば、ＡＮＤゲート８０の
出力の状態は論理“１”に変化し、この変化はＶＣＯ２
０のバイアスポイントを動かしその出力周波数を増加さ
せる時機であることを示す。グランドバウンスは時折１
つか或いは２つのＵＰパルスを生じさせる可能性はある
が、グランドバウンスによって５つの連続したＵＰパル
スが生じることはなく、また実際には位相検出器１２の
入力間に位相誤差が存在すると仮定するのが合理的であ
る。シフトレジスタ７０も同様の態様で動作し、５つの
連続した論理“０”のＤＯＷＮパルスを探しその存在を
検出したときＡＮＤゲート８２の出力をトリガ（ｔｒｉ
ｇｇｅｒｉｎｇ）する。
“１”のＹＣＬＫクロック信号によって論理“０”へリ
セットされる。ＹＣＬＫクロック信号の論理“１”への
遷移毎に、ＮＡＮＤゲート７２の出力はその遷移がイン
バータ７４−７８を通って伝達され該ＮＡＮＤゲート７
２の出力が論理“０”へ戻されるまで論理“１”とな
る。ＮＡＮＤゲート６０の出力が論理“１”であったな
らば、ＮＡＮＤゲート７２からの論理“１”のパルスに
よってそれは論理“０”へリセットされる。もし、ＵＰ
パルスが次のＸＣＬＫとＹＣＬＫクロックの周期の間に
現れなければ、論理“０”が第１ビットへ移動し、それ
によって連続した５つの論理“１”がつながる可能性
（ｐｏｔｅｎｔｉａｌ ｓｔｒｉｎｇ）が阻止される。
他方、次のＸＣＬＫとＹＣＬＫクロックの周期の間に第
２のひき続く論理“０”のＵＰパルスが現れたならば、
シフトレジスタ６４へ第２の論理“１”がロードされ出
力Ｑ０およびＱ１に論理“１”が設定される。さらに３
つの連続したＵＰパルスが来れば、ＡＮＤゲート８０の
出力の状態は論理“１”に変化し、この変化はＶＣＯ２
０のバイアスポイントを動かしその出力周波数を増加さ
せる時機であることを示す。グランドバウンスは時折１
つか或いは２つのＵＰパルスを生じさせる可能性はある
が、グランドバウンスによって５つの連続したＵＰパル
スが生じることはなく、また実際には位相検出器１２の
入力間に位相誤差が存在すると仮定するのが合理的であ
る。シフトレジスタ７０も同様の態様で動作し、５つの
連続した論理“０”のＤＯＷＮパルスを探しその存在を
検出したときＡＮＤゲート８２の出力をトリガ（ｔｒｉ
ｇｇｅｒｉｎｇ）する。
【００２０】シフトレジスタ８４は９ビットによってＶ
ＣＯのバイアスポイントの追従を行なっている。シフト
レジスタ８４はマスタ／スレーブタイプのレジスタで、
始めに１つの奇数の論理状態、すなわち中心のビット位
置に論理“１”があるような“００００１００００”な
るデータパターンで予めロードされている。この奇数の
論理“１”の状態は、ＡＮＤゲート８０からの論理
“１”を受信して左へシフトされる。また奇数の論理
“１”の状態は、ＡＮＤゲート８２からの論理“１”を
受信して右へシフトされる。シフトレジスタ８４の左側
および右側のデータ入力は固定された論理“０”を受信
する。ＡＮＤゲート８０からＳＨＦＴＬＥＮへの論理
“１”によって、ＳＨＦＴＬＣＬＫでＸＣＬＫクロック
信号を受信したとき、それらのビットを１ビット左へシ
フトすることが可能となる。ＡＮＤゲート８２からＳＨ
ＦＴＲＥＮへの論理“１”によって、ＳＨＦＴＲＣＬＫ
でＸＣＬＫクロック信号を受信したとき、それらのビッ
トを１ビット右へシフトすることが可能となる。同じＸ
ＣＬＫおよびＹＣＬＫクロック周期は、ＬＤ１ＣＬＫお
よびＸＦＥＲＣＬＫを能動化し論理“０”をシフトレジ
スタ８４の先頭の或いは最後のビットの位置にロードす
る。したがって、ＡＮＤゲート８０から最初の論理
“１”が来た後では、シフトレジスタ８４は“０００１
０００００”を含むことになる。
ＣＯのバイアスポイントの追従を行なっている。シフト
レジスタ８４はマスタ／スレーブタイプのレジスタで、
始めに１つの奇数の論理状態、すなわち中心のビット位
置に論理“１”があるような“００００１００００”な
るデータパターンで予めロードされている。この奇数の
論理“１”の状態は、ＡＮＤゲート８０からの論理
“１”を受信して左へシフトされる。また奇数の論理
“１”の状態は、ＡＮＤゲート８２からの論理“１”を
受信して右へシフトされる。シフトレジスタ８４の左側
および右側のデータ入力は固定された論理“０”を受信
する。ＡＮＤゲート８０からＳＨＦＴＬＥＮへの論理
“１”によって、ＳＨＦＴＬＣＬＫでＸＣＬＫクロック
信号を受信したとき、それらのビットを１ビット左へシ
フトすることが可能となる。ＡＮＤゲート８２からＳＨ
ＦＴＲＥＮへの論理“１”によって、ＳＨＦＴＲＣＬＫ
でＸＣＬＫクロック信号を受信したとき、それらのビッ
トを１ビット右へシフトすることが可能となる。同じＸ
ＣＬＫおよびＹＣＬＫクロック周期は、ＬＤ１ＣＬＫお
よびＸＦＥＲＣＬＫを能動化し論理“０”をシフトレジ
スタ８４の先頭の或いは最後のビットの位置にロードす
る。したがって、ＡＮＤゲート８０から最初の論理
“１”が来た後では、シフトレジスタ８４は“０００１
０００００”を含むことになる。
【００２１】シフトレジスタ８４の出力Ｑ０−Ｑ８は、
バイアストランジスタ回路９０へ印加するためにＢＩＡ
Ｓ０−ＢＩＡＳ８と名付けられている。各バイアストラ
ンジスタ対は、表１につき示されているようにＶＣＯ２
０へ異なるバイアス電圧を提供する。ただし、一度にＢ
ＩＡＳ０−ＢＩＡＳ８のうち１つのみが論理“１”、つ
まり奇数の論理“１”の状態となる。従って、バイアス
トランジスタ回路９０は、ＢＩＡＳ０−ＢＩＡＳ８を用
いて１つのトランジスタ対をたたいてＶＣＯ２０に適切
なバイアス電圧を発生する、後に詳細に説明予定。
バイアストランジスタ回路９０へ印加するためにＢＩＡ
Ｓ０−ＢＩＡＳ８と名付けられている。各バイアストラ
ンジスタ対は、表１につき示されているようにＶＣＯ２
０へ異なるバイアス電圧を提供する。ただし、一度にＢ
ＩＡＳ０−ＢＩＡＳ８のうち１つのみが論理“１”、つ
まり奇数の論理“１”の状態となる。従って、バイアス
トランジスタ回路９０は、ＢＩＡＳ０−ＢＩＡＳ８を用
いて１つのトランジスタ対をたたいてＶＣＯ２０に適切
なバイアス電圧を発生する、後に詳細に説明予定。
【００２２】５つの連続したＵＰパルスを再度探し始め
られるようにするために、シフトレジスタ６４を全て論
理“０”に戻すようリセットする必要がある。従って、
ＡＮＤゲート８０の出力はＮＯＲゲート８６の入力の１
つに結合され、シフトレジスタ６４のＳＨＦＴＥＮ入力
に論理“０”を生成する。インバータ８７によってＬＤ
１ＥＮには論理“１”が現れ、それによってシフトレジ
スタ６４はリセットされさらに５つの連続したＵＰパル
スを受ける準備が整う。もし５つの連続したＤＯＷＮパ
ルスのためにＡＮＤゲート８２の出力が論理“１”にな
った場合、ＮＯＲゲート８８の出力は、シフトレジスタ
７０のＳＨＦＴＥＮ入力には論理“０”を、ＬＤ１ＥＮ
にはインバータ８９によって論理“１”を提供し、それ
によってシフトレジスタ７０は全て論理“０”にリセッ
トされるであろう。もし、位相検出器１２の入力間の位
相誤差が存在し続けるならば、さらに５つのＵＰパルス
が現れ、ＶＣＯ２０のバイアスポイントをさらに上昇さ
せる必要があることを指示するであろう。５つの連続し
た論理“１”が集まった後、ＡＮＤゲート８０の出力は
論理“１”となり、シフトレジスタ８４に対してさらに
左方向へのシフトを起こし、その９ビットの配列を“０
０１００００００”にする。さらなる５つの連続したＵ
Ｐパルスが来るとさらなる左方向へのシフトによって、
シフトレジスタ８４は“０１０００００００”に設定さ
れ、そこでＢＩＡＳ１は論理“１”でＢＩＡＳ０および
ＢＩＡＳ２−ＢＩＡＳ８は論理“０”となる。シフトレ
ジスタ８４が限界、即ち“１００００００００”或いは
“００００００００１”に達したとき、ＢＩＡＳ０およ
びＢＩＡＳ８はＮＯＲゲート８６および８８へそれぞれ
供給され、シフトレジスタ６４或いは７０は常にリセッ
ト状態が保たれることによって、その動作が停止（ｓｈ
ｕｔ ｄｏｗｎ）する。さらに、ＲＥＳＥＴ信号は、Ｖ
ＣＯバイアス発生器２６をＮＯＲゲート８６および８８
を通して、中央プリセットバイアスポイント“００００
１００００”に設定しシフトレジスタ６４および７０を
全て論理“０”にリセットする。
られるようにするために、シフトレジスタ６４を全て論
理“０”に戻すようリセットする必要がある。従って、
ＡＮＤゲート８０の出力はＮＯＲゲート８６の入力の１
つに結合され、シフトレジスタ６４のＳＨＦＴＥＮ入力
に論理“０”を生成する。インバータ８７によってＬＤ
１ＥＮには論理“１”が現れ、それによってシフトレジ
スタ６４はリセットされさらに５つの連続したＵＰパル
スを受ける準備が整う。もし５つの連続したＤＯＷＮパ
ルスのためにＡＮＤゲート８２の出力が論理“１”にな
った場合、ＮＯＲゲート８８の出力は、シフトレジスタ
７０のＳＨＦＴＥＮ入力には論理“０”を、ＬＤ１ＥＮ
にはインバータ８９によって論理“１”を提供し、それ
によってシフトレジスタ７０は全て論理“０”にリセッ
トされるであろう。もし、位相検出器１２の入力間の位
相誤差が存在し続けるならば、さらに５つのＵＰパルス
が現れ、ＶＣＯ２０のバイアスポイントをさらに上昇さ
せる必要があることを指示するであろう。５つの連続し
た論理“１”が集まった後、ＡＮＤゲート８０の出力は
論理“１”となり、シフトレジスタ８４に対してさらに
左方向へのシフトを起こし、その９ビットの配列を“０
０１００００００”にする。さらなる５つの連続したＵ
Ｐパルスが来るとさらなる左方向へのシフトによって、
シフトレジスタ８４は“０１０００００００”に設定さ
れ、そこでＢＩＡＳ１は論理“１”でＢＩＡＳ０および
ＢＩＡＳ２−ＢＩＡＳ８は論理“０”となる。シフトレ
ジスタ８４が限界、即ち“１００００００００”或いは
“００００００００１”に達したとき、ＢＩＡＳ０およ
びＢＩＡＳ８はＮＯＲゲート８６および８８へそれぞれ
供給され、シフトレジスタ６４或いは７０は常にリセッ
ト状態が保たれることによって、その動作が停止（ｓｈ
ｕｔ ｄｏｗｎ）する。さらに、ＲＥＳＥＴ信号は、Ｖ
ＣＯバイアス発生器２６をＮＯＲゲート８６および８８
を通して、中央プリセットバイアスポイント“００００
１００００”に設定しシフトレジスタ６４および７０を
全て論理“０”にリセットする。
【００２３】図１のＶＣＯバイアス発生器２６の感度
は、シフトレジスタ６４および７０のビット位置の数を
短くしたり長くすることによって、動作環境に適合する
ように調整できる。シフトレジスタ６４および７０の長
さを増加することによって、ＶＣＯバイアス発生器２６
を、グランドバウンスによって生ずる多数の連続したＵ
ＰおよびＤＯＷＮパルスに対してより強く（ｒｏｂｕｓ
ｔ）できる。ＶＣＯバイアス発生器２６の追従範囲は、
図３のシフトレジスタ８４におけるビット位置の数を短
くしたり長くすることによって調整できる。
は、シフトレジスタ６４および７０のビット位置の数を
短くしたり長くすることによって、動作環境に適合する
ように調整できる。シフトレジスタ６４および７０の長
さを増加することによって、ＶＣＯバイアス発生器２６
を、グランドバウンスによって生ずる多数の連続したＵ
ＰおよびＤＯＷＮパルスに対してより強く（ｒｏｂｕｓ
ｔ）できる。ＶＣＯバイアス発生器２６の追従範囲は、
図３のシフトレジスタ８４におけるビット位置の数を短
くしたり長くすることによって調整できる。
【００２４】ＢＩＡＳ０−ＢＩＡＳ８の制御信号は、図
４に示されるバイアストランジスタ回路９０へ続き、そ
こでＢＩＡＳ０はインバータ９２を通してｐチャネルト
ランジスタ９４および９６のゲートへ供給される。トラ
ンジスタ９４のソースは、５Ｖのような正の電源電位Ｖ
ＤＤで動作する電源導体９８へ結合される。トランジス
タ９４のドレインとトランジスタ９６のソースは互いに
ノード１００へ結合されてＶＣＯ２０へバイアス制御信
号ＢＩＡＳ ＣＯＮＴＲＯＬを供給する。トランジスタ
９６のドレインは、グランド電位で動作する電源導体１
０２へ結合される。同様に、ＢＩＡＳ１はインバータ１
０３を通してｐチャネルトランジスタ１０４及び１０６
のゲートへ供給される。トランジスタ１０４のソースは
電源導体９８へ結合されるが、一方トランジスタ１０６
のドレインは電源導体１０２へ結合される。トランジス
タ１０４のドレインとトランジスタ１０６のソースは互
いにノード１００へ結合される。ＢＩＡＳ２−ＢＩＡＳ
８は、同様のトランジスタ構成によってノード１００へ
結合される。例えば、ＢＩＡＳ８はインバータ１０８と
ｐチャネルトランジスタ１１０及び１１２を通してノー
ド１００へ結合される。
４に示されるバイアストランジスタ回路９０へ続き、そ
こでＢＩＡＳ０はインバータ９２を通してｐチャネルト
ランジスタ９４および９６のゲートへ供給される。トラ
ンジスタ９４のソースは、５Ｖのような正の電源電位Ｖ
ＤＤで動作する電源導体９８へ結合される。トランジス
タ９４のドレインとトランジスタ９６のソースは互いに
ノード１００へ結合されてＶＣＯ２０へバイアス制御信
号ＢＩＡＳ ＣＯＮＴＲＯＬを供給する。トランジスタ
９６のドレインは、グランド電位で動作する電源導体１
０２へ結合される。同様に、ＢＩＡＳ１はインバータ１
０３を通してｐチャネルトランジスタ１０４及び１０６
のゲートへ供給される。トランジスタ１０４のソースは
電源導体９８へ結合されるが、一方トランジスタ１０６
のドレインは電源導体１０２へ結合される。トランジス
タ１０４のドレインとトランジスタ１０６のソースは互
いにノード１００へ結合される。ＢＩＡＳ２−ＢＩＡＳ
８は、同様のトランジスタ構成によってノード１００へ
結合される。例えば、ＢＩＡＳ８はインバータ１０８と
ｐチャネルトランジスタ１１０及び１１２を通してノー
ド１００へ結合される。
【００２５】ＢＩＡＳ０−ＢＩＡＳ８の制御信号の１つ
のみが一度に論理“１”であることを思い出してみる。
ＢＩＡＳ１が論理“１”で終わった先程の例では、イン
バータ１０３によってトランジスタ１０４及び１０６の
ゲートに論理“０”が提供され、両方のトランジスタが
導通し各トランジスタのドレイン−ソース間の抵抗の間
である抵抗分割比（ｒｅｓｉｓｔｏｒ−ｄｉｖｉｄｅｒ
ｒａｔｉｏ）が生成される。表１を参照すると、トラ
ンジスタ１０４及び１０６の大きさは、それぞれ１０／
３０及び１９／６の幅／長さ（Ｗ／Ｌ）の比で決められ
ており、結果的にノード１００に２．２５ＶのＢＩＡＳ
ＣＯＮＴＲＯＬ信号が生じる。活性化されたＢＩＡＳ
０−ＢＩＡＳ８は、ＢＩＡＳ ＣＯＮＴＲＯＬ信号を以
下のように提供する。
のみが一度に論理“１”であることを思い出してみる。
ＢＩＡＳ１が論理“１”で終わった先程の例では、イン
バータ１０３によってトランジスタ１０４及び１０６の
ゲートに論理“０”が提供され、両方のトランジスタが
導通し各トランジスタのドレイン−ソース間の抵抗の間
である抵抗分割比（ｒｅｓｉｓｔｏｒ−ｄｉｖｉｄｅｒ
ｒａｔｉｏ）が生成される。表１を参照すると、トラ
ンジスタ１０４及び１０６の大きさは、それぞれ１０／
３０及び１９／６の幅／長さ（Ｗ／Ｌ）の比で決められ
ており、結果的にノード１００に２．２５ＶのＢＩＡＳ
ＣＯＮＴＲＯＬ信号が生じる。活性化されたＢＩＡＳ
０−ＢＩＡＳ８は、ＢＩＡＳ ＣＯＮＴＲＯＬ信号を以
下のように提供する。
【００２６】
【表１】 上側トランジスタ 下側トランジスタ ＢＩＡＳ のＷ／Ｌ比 のＷ／Ｌ比 ＣＯＮＴＲＯＬ ＢＩＡＳ０ １０／３０ ２３／６ ２．１６ ＢＩＡＳ１ １０／３０ １９／６ ２．２５ ＢＩＡＳ２ １０／３０ １５／６ ２．３６ ＢＩＡＳ３ １０／３０ １３／６ ２．４４ ＢＩＡＳ４ １０／３０ １１／６ ２．５４ ＢＩＡＳ５ １０／２８ １０／６ ２．６５ ＢＩＡＳ６ １０／２４ １０／６ ２．７５ ＢＩＡＳ７ １０／２１ １０／６ ２．８４ ＢＩＡＳ８ １０／１８ １０／６ ２．９６
【００２７】図５には、ＶＣＯ２０が示されており、Ｏ
ＳＣＯＵＴ信号の出力周波数を制御するためにＢＩＡＳ
ＣＯＮＴＲＯＬ及びノード１６からのループ電圧で動
作する。ＢＩＡＳ ＣＯＮＴＲＯＬ信号は、トランジス
タ１１６，１１８及び１２０のゲートに供給され、一方
ノード１６からのループ電圧は、トランジスタ１２２及
び１２４のゲートに供給される。トランジスタ１２８及
び１３０は、電源導体９８とそれぞれトランジスタ１２
２及び１１６のドレインとの間に結合され、図に示すよ
うにトランジスタ１３２，１３４及び１３６にバイアス
電圧を生成している。ＶＣＯ２０は、３つの反転用トラ
ンジスタ対１４０−１４２，１４４−１４６及び１４８
−１５０を含んでおり、反転用トランジスタ対１４８−
１５０の出力を反転用トランジスタ対１４０−１４２の
入力に結合することによって回路を発振させている。イ
ンバータ１５２及び１５４はＯＳＣＯＵＴ信号をバッフ
ァリングしている。
ＳＣＯＵＴ信号の出力周波数を制御するためにＢＩＡＳ
ＣＯＮＴＲＯＬ及びノード１６からのループ電圧で動
作する。ＢＩＡＳ ＣＯＮＴＲＯＬ信号は、トランジス
タ１１６，１１８及び１２０のゲートに供給され、一方
ノード１６からのループ電圧は、トランジスタ１２２及
び１２４のゲートに供給される。トランジスタ１２８及
び１３０は、電源導体９８とそれぞれトランジスタ１２
２及び１１６のドレインとの間に結合され、図に示すよ
うにトランジスタ１３２，１３４及び１３６にバイアス
電圧を生成している。ＶＣＯ２０は、３つの反転用トラ
ンジスタ対１４０−１４２，１４４−１４６及び１４８
−１５０を含んでおり、反転用トランジスタ対１４８−
１５０の出力を反転用トランジスタ対１４０−１４２の
入力に結合することによって回路を発振させている。イ
ンバータ１５２及び１５４はＯＳＣＯＵＴ信号をバッフ
ァリングしている。
【００２８】ＢＩＡＳ ＣＯＮＴＲＯＬ信号によって、
表１に示したように約１０ｍＶのステップでＶＣＯ２０
の粗いチューニングが提供される。ＢＩＡＳ ＣＯＮＴ
ＲＯＬ信号が増加すると、各トランジスタ１１６，１１
８及び１２０はより多くの電流を流す。トランジスタ１
１６のドレイン電圧は降下し、それによってトランジス
タ１３２及び１３４はより強く導通する。その結果、反
転用トランジスタ対１４０−１４２及び１４４−１４６
はさらに電流が流れ、従ってより高速にスイッチングす
る。そしてＶＣＯ２０の出力周波数が上昇する。ＢＩＡ
Ｓ ＣＯＮＴＲＯＬ信号が減少すると、反転用トランジ
スタ対１４０−１４２及び１４４−１４６を通って流れ
る電流が減るので、それによってＶＣＯ２０の出力周波
数は引き下げられる。
表１に示したように約１０ｍＶのステップでＶＣＯ２０
の粗いチューニングが提供される。ＢＩＡＳ ＣＯＮＴ
ＲＯＬ信号が増加すると、各トランジスタ１１６，１１
８及び１２０はより多くの電流を流す。トランジスタ１
１６のドレイン電圧は降下し、それによってトランジス
タ１３２及び１３４はより強く導通する。その結果、反
転用トランジスタ対１４０−１４２及び１４４−１４６
はさらに電流が流れ、従ってより高速にスイッチングす
る。そしてＶＣＯ２０の出力周波数が上昇する。ＢＩＡ
Ｓ ＣＯＮＴＲＯＬ信号が減少すると、反転用トランジ
スタ対１４０−１４２及び１４４−１４６を通って流れ
る電流が減るので、それによってＶＣＯ２０の出力周波
数は引き下げられる。
【００２９】ノード１６からのループ電圧によって、図
１の位相検出器１２の入力における位相差に応じてＶＣ
Ｏ２０の出力周波数の細かなチューニングが提供され
る。ループノード電圧が増加すると、各トランジスタ１
２２及び１２４はより多くの電流を流す。トランジスタ
１２２のドレイン電圧は降下し、それによってトランジ
スタ１３６はより強く導通する。反転用トランジスタ対
１４８−１５０はさらに電流が流れ、ＶＣＯ２０の出力
周波数を上昇させるように高速に切り換わる。ループノ
ード電圧が減少すると、反転用トランジスタ対１４８−
１５０を通って流れる電流が減るので、それによってＶ
ＣＯ２０の出力周波数は引き下げられる。ＢＩＡＳ Ｃ
ＯＮＴＲＯＬ信号は、ＶＣＯ２０に対して粗いチューニ
ング制御を提供するが、これはより大きな変化を受ける
からであり、さらに言えば２つの反転用トランジスタ対
を制御するからである。ループノード電圧はＶＣＯ２０
に対して細かいチューニング制御を提供するが、これは
より小さい変化を含み、また反転用トランジスタ対１つ
だけを制御するからである。
１の位相検出器１２の入力における位相差に応じてＶＣ
Ｏ２０の出力周波数の細かなチューニングが提供され
る。ループノード電圧が増加すると、各トランジスタ１
２２及び１２４はより多くの電流を流す。トランジスタ
１２２のドレイン電圧は降下し、それによってトランジ
スタ１３６はより強く導通する。反転用トランジスタ対
１４８−１５０はさらに電流が流れ、ＶＣＯ２０の出力
周波数を上昇させるように高速に切り換わる。ループノ
ード電圧が減少すると、反転用トランジスタ対１４８−
１５０を通って流れる電流が減るので、それによってＶ
ＣＯ２０の出力周波数は引き下げられる。ＢＩＡＳ Ｃ
ＯＮＴＲＯＬ信号は、ＶＣＯ２０に対して粗いチューニ
ング制御を提供するが、これはより大きな変化を受ける
からであり、さらに言えば２つの反転用トランジスタ対
を制御するからである。ループノード電圧はＶＣＯ２０
に対して細かいチューニング制御を提供するが、これは
より小さい変化を含み、また反転用トランジスタ対１つ
だけを制御するからである。
【００３０】本発明の特定の実施例が示され述べられた
が、さらなる修正や改善が当業者によって考えられるで
あろう。本発明は、ここに示した特定の構成に限られた
ものではないことが理解され、また添付の請求項によっ
て本発明の真の精神および範囲から離れていない全ての
修正をカバーすることが意図されている。
が、さらなる修正や改善が当業者によって考えられるで
あろう。本発明は、ここに示した特定の構成に限られた
ものではないことが理解され、また添付の請求項によっ
て本発明の真の精神および範囲から離れていない全ての
修正をカバーすることが意図されている。
【００３１】
【発明の効果】以上のように、本発明のＶＣＯバイアス
発生器を使用したＰＬＬ回路では、グランドバウンスに
よって発生する位相検出器からの制御信号の持続時間が
周波数切り替え等によって発生する真のものよりも小さ
いことから、持続時間が所定の時間以上の場合にのみバ
イアス制御することによって、グランドバウンスによっ
て発生する位相誤差によってＶＣＯのバイアスが制御さ
れることを防ぐことができる。したがって、ＰＬＬ回路
において、グランドバウンスによる外部の影響を受ける
ことなく、真の位相誤差だけでＶＣＯのバイアス制御を
行うことができ、常に安定なＶＣＯの出力周波数を得る
ことが可能となる。
発生器を使用したＰＬＬ回路では、グランドバウンスに
よって発生する位相検出器からの制御信号の持続時間が
周波数切り替え等によって発生する真のものよりも小さ
いことから、持続時間が所定の時間以上の場合にのみバ
イアス制御することによって、グランドバウンスによっ
て発生する位相誤差によってＶＣＯのバイアスが制御さ
れることを防ぐことができる。したがって、ＰＬＬ回路
において、グランドバウンスによる外部の影響を受ける
ことなく、真の位相誤差だけでＶＣＯのバイアス制御を
行うことができ、常に安定なＶＣＯの出力周波数を得る
ことが可能となる。
【図１】本発明のＶＣＯバイアス発生器を備えたＰＬＬ
を示すブロック図である。
を示すブロック図である。
【図２】図１のＰＬＬに含まれる反転位相クロック発生
器を示す電気回路図である。
器を示す電気回路図である。
【図３】図１のＰＬＬに含まれるＶＣＯバイアス発生器
を示す電気的ブロック回路図である。
を示す電気的ブロック回路図である。
【図４】図３の回路に含まれるバイアストランジスタを
示す電気回路図である。
示す電気回路図である。
【図５】図１のＶＣＯへのバイアス制御信号の印加のよ
うすを示す電気回路図である。
うすを示す電気回路図である。
１０ デジタルＰＬＬ １２ 位相検出器 １４ チャージポンプ １６ ループノード １８ ループフィルタ ２０ ＶＣＯ ２２ 反転位相クロック発生器 ２４ プログラマブルＮ分周回路 ２６ ＶＣＯバイアス発生器 ２８，３０，３２，３４，３８，４０，４４，４６，５
０，５４ インバータ ３６，４２ ＡＮＤゲート ４８，５２ ノード ６０，６２，６６，６８，７２ ＮＡＮＤゲート ６４，７０ シフトレジスタ ６５，７１ ノード ７４，７６，７８，８７，８９ インバータ ８０，８２ ＡＮＤゲート ８６，８８ ＮＯＲゲート ８４ シフトレジスタ ９０ バイアストランジスタ ９２，１０３，１０８ インバータ ９４，９６，１０４，１０６，１１０，１１２ トラン
ジスタ ９８ 電源電位の電源導体 １００ ノード １０２ グランド電位の電源導体 １２２，１１６，１１８，１２０，１２４ トランジス
タ １２８，１３０，１３２，１３４，１３６ トランジス
タ １４０−１４２，１４４−１４６，１４８−１５０ 反
転関係にあるトランジスタ対 １５２，１５４ インバータ
０，５４ インバータ ３６，４２ ＡＮＤゲート ４８，５２ ノード ６０，６２，６６，６８，７２ ＮＡＮＤゲート ６４，７０ シフトレジスタ ６５，７１ ノード ７４，７６，７８，８７，８９ インバータ ８０，８２ ＡＮＤゲート ８６，８８ ＮＯＲゲート ８４ シフトレジスタ ９０ バイアストランジスタ ９２，１０３，１０８ インバータ ９４，９６，１０４，１０６，１１０，１１２ トラン
ジスタ ９８ 電源電位の電源導体 １００ ノード １０２ グランド電位の電源導体 １２２，１１６，１１８，１２０，１２４ トランジス
タ １２８，１３０，１３２，１３４，１３６ トランジス
タ １４０−１４２，１４４−１４６，１４８−１５０ 反
転関係にあるトランジスタ対 １５２，１５４ インバータ
Claims (3)
- 【請求項１】 バイアス電圧を発生するための回路であ
って、 第１および第２の出力にてそれぞれ第１および第２の入
力信号をラッチするための第１の手段（６０，６２，６
６，６８）、 データ入力、出力、および複数のビット位置を有し、前
記データ入力は前記第１の手段の前記第１の出力に結合
され、前記出力は前記複数のビット位置の各々が第１の
論理状態を含むとき第１の出力信号を提供する第１のシ
フトレジスタ（６４）、 第１および第２のデータ入力、第１のクロック入力、お
よび複数のビット位置を有し、前記第１および第２のデ
ータ入力は第２の論理状態を有する信号を受信し、前記
複数のビット位置は１つの奇数の論理状態を有するデー
タパターンで予めロードされ、前記第１のクロック入力
は前記第１のシフトレジスタからの前記第１の出力信号
を受信して前記奇数の論理状態を１ビットシフトする第
２のシフトレジスタ（８４）、そして前記奇数の論理状
態のビット位置に基づいて前記バイアス電圧を選択する
ために前記複数のビット位置に結合された入力を有する
第２の手段（９０）、 を具備することを特徴とする前記回路。 - 【請求項２】 第１および第２の入力信号の位相差を比
較して第１および第２の制御信号を発生するための第１
の手段（１２）、 前記第１および第２の制御信号に応答してループノード
を充電および放電するチャージポンプ（１４）、 制御入力、バイアス入力、および出力を有し、前記制御
入力は前記ループノードに結合され、前記出力は発振器
信号を提供するＶＣＯ（２０）、 前記発振器信号を前記第１の手段へ向かう前記第２の入
力信号へ分周するための第２の手段（２４）、そして前
記第１および第２の制御信号を前記第１の手段から受信
して、所定数の連続した第１の制御信号或いは連続した
第２の制御信号を検出したことに応じて前記ＶＣＯの前
記バイアス入力へバイアス制御信号を発生する第３の手
段（２６）、 を具備することを特徴とする位相同期ループ。 - 【請求項３】 バイアス電圧を発生するための方法であ
って、 第１および第２のノードにてそれぞれ第１および第２の
入力信号をラッチする段階、 第１のクロック信号を受信して第１のレジスタのビット
位置をシフトし、かつ前記第１の入力信号を第１のビッ
ト位置へロードする段階、 前記第１および第２のノードをリセットする段階、 前記第１のビット位置が第１の論理状態にある所定数の
連続した第１の入力信号を含むとき前記第１のレジスタ
から第１の出力信号を発生する段階、 １つの奇数の論理状態を有するデータパターンで予めロ
ードされた第２のレジスタを前記第１の出力信号に応答
して前記奇数の論理状態が１ビット位置を移動するよう
にシフトする段階、そして前記奇数の論理状態のビット
位置に基づいて第１のバイアス電圧を選択する段階、 を具備することを特徴とする前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US024,064 | 1993-03-01 | ||
| US08/024,064 US5375148A (en) | 1993-03-01 | 1993-03-01 | VCO bias generator in a phase lock loop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06276092A true JPH06276092A (ja) | 1994-09-30 |
| JP3487896B2 JP3487896B2 (ja) | 2004-01-19 |
Family
ID=21818685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05512294A Expired - Fee Related JP3487896B2 (ja) | 1993-03-01 | 1994-02-28 | 位相同期ループのｖｃｏバイアス発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5375148A (ja) |
| EP (2) | EP0817389A1 (ja) |
| JP (1) | JP3487896B2 (ja) |
| DE (1) | DE69324792T2 (ja) |
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- 1993-12-23 DE DE69324792T patent/DE69324792T2/de not_active Expired - Fee Related
- 1993-12-23 EP EP97116855A patent/EP0817389A1/en not_active Withdrawn
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1994
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