JPH06276724A - Gate drive circuit - Google Patents
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- JPH06276724A JPH06276724A JP5063695A JP6369593A JPH06276724A JP H06276724 A JPH06276724 A JP H06276724A JP 5063695 A JP5063695 A JP 5063695A JP 6369593 A JP6369593 A JP 6369593A JP H06276724 A JPH06276724 A JP H06276724A
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Abstract
(57)【要約】
【目的】 ＭＯＳＦＥＴまたはＩＧＢＴなどの電圧駆動
型半導体スイッチを駆動するためのゲート駆動回路に関
するもので、ゲート・ソース間静電容量に充電された電
荷を、入力直流電源に帰還させることで消費電力を減少
させ、高周波スイッチングを可能にすることを目的とす
る。
【構成】 入力直流電源１１と、交互にオンオフを動作
する第１のスイッチング手段と第２のスイッチング手段
と、エネルギーを一旦蓄え、前記第１のスイッチング手
段と前記第２のスイッチング手段に同期して、前記入力
直流電源１１に返すように、インダクタンス素子１６と
コンデンサ１７を接続し、前記第１または第２のスイッ
チング素子１２，１４の両端に発生する電圧によってゲ
ートを駆動させる構成を有している。
(57) [Abstract] [Purpose] The present invention relates to a gate drive circuit for driving a voltage-driven semiconductor switch such as a MOSFET or an IGBT, in which the charge charged in the gate-source capacitance is fed back to the input DC power supply The purpose of this is to reduce power consumption and enable high frequency switching. An input DC power supply 11, a first switching unit and a second switching unit that alternately turn on and off, energy is temporarily stored, and is synchronized with the first switching unit and the second switching unit. An inductor 16 and a capacitor 17 are connected so as to be returned to the input DC power supply 11, and a gate is driven by a voltage generated across the first or second switching element 12 or 14. .
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＯＳＦＥＴまたはＩ
ＧＢＴなどの電圧駆動型半導体スイッチを駆動するため
のゲート駆動回路に関するものである。BACKGROUND OF THE INVENTION The present invention is a MOSFET or I
The present invention relates to a gate drive circuit for driving a voltage drive type semiconductor switch such as a GBT.
【０００２】[0002]
【従来の技術】図１３に従来のゲート駆動回路を示す。
図１３において、１は入力直流電源であり、交流電圧を
整流平滑することで、もしくは電池などで構成するもの
である。２は第１のスイッチング素子であり、３は第２
のスイッチング素子であり、前記第１のスイッチング素
子２と前記第２のスイッチング素子３は前記入力直流電
源１の両端に直列に接続される。４はＦＥＴでソースを
前記入力直流電源１の負端子に接続され、ゲートを前記
第１のスイッチング素子２と前記第２のスイッチング素
子３の接続点に接続される。５は前記ＦＥＴ８のゲート
・ソース間静電容量である。６は制御回路であり、前記
ＦＥＴ４を一定のオンオフ比で動作させるために、前記
第１のスイッチング素子２のオンオフ信号ＶP1と前記第
２のスイッチング素子３のオンオフ信号ＶP2を発生す
る。2. Description of the Related Art FIG. 13 shows a conventional gate drive circuit.
In FIG. 13, reference numeral 1 denotes an input DC power supply, which is configured by rectifying and smoothing an AC voltage or by a battery or the like. 2 is the first switching element, 3 is the second
The first switching element 2 and the second switching element 3 are connected to both ends of the input DC power supply 1 in series. Reference numeral 4 denotes an FET, the source of which is connected to the negative terminal of the input DC power supply 1, and the gate of which is connected to the connection point of the first switching element 2 and the second switching element 3. Reference numeral 5 is a gate-source capacitance of the FET 8. A control circuit 6 generates an ON / OFF signal V P1 for the first switching element 2 and an ON / OFF signal V P2 for the second switching element 3 in order to operate the FET 4 at a constant ON / OFF ratio.
【０００３】以上のように構成されたゲート駆動回路に
ついて、図１４は参照して動作を説明する。The operation of the gate drive circuit configured as described above will be described with reference to FIG.
【０００４】図１４においてＶP1は前記第１のスイッチ
ング素子２のオンオフ信号を示し、ＶP2は前記第２のス
イッチング素子３のオンオフ信号を示し、ＶGは前記Ｆ
ＥＴ４に印加されるゲート電圧波形を示し、ＩGはゲー
ト電流波形を示す。In FIG. 14, V P1 represents an ON / OFF signal of the first switching element 2, V P2 represents an ON / OFF signal of the second switching element 3, and V G represents the F
A gate voltage waveform applied to ET4 is shown, and I G is a gate current waveform.
【０００５】前記制御回路６のオンオフ信号により、前
記第１のスイッチング素子２がターンオン、前記第２の
スイッチング素子３がターンオフすると、前記入力直流
電源１からスパイク状の電流が供給されて、前記ゲート
・ソース間静電容量５に電荷が充電されて前記ＦＥＴ４
のゲート電圧がしきい値電圧以上に上昇し、前記ＦＥＴ
４はオン状態になる。次に前記制御回路６のオンオフ信
号により前記第１のスイッチング素子２がターンオフ、
前記第２のスイッチング素子３がターンオンすると、前
記ゲート・ソース間静電容量５の電荷が短絡放電されて
前記ＦＥＴ４のゲート電圧がしきい値電圧以下に降下す
ると、前記ＦＥＴ４はオフ状態となる。この動作を繰り
返すことで連続的に前記ＦＥＴ４にパルス状の信号を印
加する。When the first switching element 2 is turned on and the second switching element 3 is turned off by the on / off signal of the control circuit 6, a spike-shaped current is supplied from the input DC power source 1 to cause the gate to be turned on. The charge between the source capacitance 5 and the FET 4
The gate voltage of the FET rises above the threshold voltage,
4 is turned on. Next, the first switching element 2 is turned off by the on / off signal of the control circuit 6,
When the second switching element 3 is turned on, the charge of the gate-source capacitance 5 is short-circuited and discharged, and when the gate voltage of the FET 4 drops below a threshold voltage, the FET 4 is turned off. By repeating this operation, a pulsed signal is continuously applied to the FET 4.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら従来の回
路では、第１のスイッチング素子２がオン状態にゲート
・ソース間静電容量５に充電された電荷は、第２のスイ
ッチング素子３がターンオンした時、短絡されて損失と
なり熱が発生する。そのため入力直流電源１は、余分な
電力を供給しなければならず消費電力が増大する。ま
た、この損失はスイッチング周波数に比例して発生し、
高周波スイッチングを妨げる要因となり、さらにスパイ
ク状の電流が流れるため、ノイズ発生などの問題点もあ
る。However, in the conventional circuit, when the first switching element 2 is turned on, the charge charged in the gate-source capacitance 5 is generated when the second switching element 3 is turned on. , It is short-circuited and it becomes a loss and heat is generated. Therefore, the input DC power supply 1 has to supply extra power, and power consumption increases. Also, this loss occurs in proportion to the switching frequency,
This becomes a factor that hinders high frequency switching, and a spike-shaped current flows, which causes problems such as noise generation.
【０００７】本発明は、前記従来の問題点を解決するも
ので、ゲート・ソース間静電容量に充電された電荷を、
入力直流電源に帰還させることにより、消費電力を減少
させ、高周波スイッチングを可能にしたゲート駆動回路
を提供することを目的とする。The present invention is to solve the above-mentioned conventional problems, in which the charge charged in the gate-source capacitance is
It is an object of the present invention to provide a gate drive circuit that enables high frequency switching by reducing power consumption by feeding back to an input DC power supply.
【０００８】[0008]
【課題を解決するための手段】この目的を達成するため
に本発明のゲート駆動回路は、入力直流電源と交互にオ
ンオフを動作する第１のスイッチング手段及び第２のス
イッチング手段とを直列に接続し、前記第１のスイッチ
ング手段または前記第２のスイッチング手段の両端にイ
ンダクタンス素子とコンデンサの直列回路を接続し、前
記第１または第２のスイッチング素子、もしくはインダ
クタンス素子両端に発生する電圧によってゲートを駆動
するように構成したものである。In order to achieve this object, a gate drive circuit of the present invention has an input DC power supply and first switching means and second switching means that alternately operate on and off connected in series. Then, a series circuit of an inductance element and a capacitor is connected to both ends of the first switching means or the second switching means, and a gate is formed by a voltage generated across the first or second switching element or the inductance element. It is configured to drive.
【０００９】[0009]
【作用】ゲート駆動のためにゲート・ソース間静電容量
に充電された電荷を、一時的にコンデンサに充電し、再
び入力直流電源に帰還させることにより、消費電力が減
少し、高周波スイッチングを可能にできる。[Function] By temporarily charging the capacitor, which has been charged to the gate-source capacitance for driving the gate, and feeding it back to the input DC power supply, power consumption is reduced and high-frequency switching is possible. You can
【００１０】[0010]
【実施例】（実施例１）以下本発明の第１の実施例につ
いて、図面を参照しながら説明する。図１は本発明の第
１の実施例におけるゲート駆動回路の構成を示すもので
ある。図１において、１１は入力直流電源である。１２
は第１のスイッチング素子であり、１３は第１のダイオ
ードであり、前記第１のスイッチング素子１２と前記第
１のダイオード１３は並列に接続され、第１のスイッチ
ング手段を構成する。１４は第２のスイッチング素子で
あり、１５は第２のダイオードであり、前記第２のスイ
ッチング素子１４と前記第２のダイオード１５は並列に
接続され、第２のスイッチング手段を構成する。(Embodiment 1) A first embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of a gate drive circuit according to the first embodiment of the present invention. In FIG. 1, 11 is an input DC power supply. 12
Is a first switching element, 13 is a first diode, and the first switching element 12 and the first diode 13 are connected in parallel to form a first switching means. Reference numeral 14 is a second switching element, 15 is a second diode, and the second switching element 14 and the second diode 15 are connected in parallel to constitute a second switching means.
【００１１】前記第１のスイッチング手段と前記第２の
スイッチング手段は前記入力直流電源１１の両端に直列
に接続される。The first switching means and the second switching means are connected in series to both ends of the input DC power supply 11.
【００１２】１６はインダクタンス素子であり、１７は
コンデンサであり、前記第２のスイッチング手段の両端
に接続され、直流電圧ＶCを保持しエネルギーを一時的
に蓄える。Reference numeral 16 is an inductance element, and 17 is a capacitor, which is connected to both ends of the second switching means, holds the DC voltage V C , and temporarily stores energy.
【００１３】１８はＦＥＴでソースを前記入力直流電源
１１の負端子に接続され、ゲートを前記第１のスイッチ
ング素子１２と前記第２のスイッチング素子１４の接続
点に接続される。Reference numeral 18 denotes an FET, the source of which is connected to the negative terminal of the input DC power supply 11 and the gate of which is connected to the connection point of the first switching element 12 and the second switching element 14.
【００１４】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。Reference numeral 19 is a gate-source capacitance of the FET 18. Reference numeral 20 denotes a control circuit, which includes the first switching element 12 and the second switching element 1
An ON / OFF signal is generated so that 4 alternately repeats ON / OFF.
【００１５】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定される。Here, the first switching element 12
And the second switching element 14 is set so as to have a period in which it is turned off at the same time.
【００１６】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図２の各部動作波形を参照し
ながら説明する。The operation of the gate drive circuit configured as described above will be described below with reference to the operation waveforms of the respective parts of FIG.
【００１７】図２において（ａ）は第１のスイッチング
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）はインダク
タンス素子１６の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。In FIG. 2, (a) shows an on / off signal V P1 of the first switching element 12, (b) shows an on / off signal V P2 of the second switching element 14, and (c) shows. shows a current waveform I 1 flowing through the first switching means, (d) shows a current waveform I 2 flowing through the second switching means, (e) shows the current waveform I L of the inductance element 16 (F) shows the gate current waveform I G of the FET 18, (g)
Shows the gate voltage waveform V G of the FET 18. In order to show the change over time in the operating state, t 1 to t 4 are shown in the figure.
【００１８】制御回路２０のオンオフ信号ＶP1により第
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
にインダクタンス素子１６には入力電圧ＶINとコンデン
サ１７の保持電圧ＶCの差電圧が印加され、ＩLは増加す
る。When the first switching element 12 is turned on by the on / off signal V P1 of the control circuit 20 and the second switching element 14 is turned off by the on / off signal V P2 , the voltage V IN is applied to the gate-source electrostatic capacitance 19. Is applied. At the same time, the differential voltage between the input voltage V IN and the holding voltage V C of the capacitor 17 is applied to the inductance element 16, and I L increases.
【００１９】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、インダクタンス素子１６を流れていた電流がゲート
・ソース間静電容量１９を放電し始め、ゲート電圧ＶG
は減少する。ここでゲート・ソース間静電容量１９に蓄
えられていたエネルギーは一旦インダクタンス素子１６
及びコンデンサ１７に吸収される。ゲート電圧ＶGが降
下して、０Ｖに達すると第２のダイオード１５が導通す
る。On / off signal V of control circuit 20 at time t 1
When the first switching element 12 is turned off by P1 , the current flowing through the inductance element 16 starts to discharge the gate-source capacitance 19 and the gate voltage V G
Decreases. Here, the energy stored in the gate-source electrostatic capacitance 19 is temporarily stored in the inductance element 16
And is absorbed by the capacitor 17. When the gate voltage V G drops and reaches 0 V, the second diode 15 becomes conductive.
【００２０】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、インダクタンス素子１６にはコンデンサ１７の保
持している電圧ＶCが印加され、ＩLは次第に減少して負
の電流となる。Period during which the second diode 15 is conducting
The ON / OFF signal V of the control circuit 20 P2By the second
By turning on the switching element 14,
The zero voltage switching of the switching element 14 of 2 is implemented.
Can be revealed. The second switching element 14 is on
At this time, the inductance element 16 holds the capacitor 17
The voltage V you haveCIs applied, ILIs gradually decreasing and negative
It becomes the electric current of.
【００２１】時刻ｔ3で制御回路２０のオンオフ信号Ｖ
P2により、第２のスイッチング素子１４をターンオフす
ると、インダクタンス素子１６の電流によりゲート・ソ
ース間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。At time t 3 , the on / off signal V of the control circuit 20
When the second switching element 14 is turned off by P2 , the gate-source capacitance 19 is charged by the current of the inductance element 16, and the gate voltage V G rises. When the gate voltage V G rises and becomes equal to the input voltage V IN , the first diode 13 becomes conductive.
【００２２】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、インダクタンス素子１６には電圧ＶIN−ＶCが印
加され、インダクタンス素子１６を流れる電流ＩLは直
線状に増加し、正の値となる。By turning on the first switching element 12 while the first diode 13 is conducting, zero voltage switching of the first switching element 12 is possible. When the first switching element 12 is on, the voltage V IN -V C is applied to the inductance element 16, and the current I L flowing through the inductance element 16 linearly increases to a positive value.
【００２３】以上を繰り返すことで、ＦＥＴ１８のゲー
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、インダクタンス素子１６の磁束のリセ
ット条件から （ＶIN−ＶC）×ＴON−ＶC×ＴOFF＝０ コンデンサの保持電圧ＶCは ＶC＝ＴON×ＶIN／（ＴON＋ＴOFF） となる。また、インダクタンス素子１６には直流成分は
流れないため、ＩLの平均値は０となる。従ってＩ1の平
均値も０となり、理論的には入力直流電源１１は電力を
供給する必要はなく、寄生の抵抗による損失のみが発生
する。By repeating the above, an ON / OFF signal is given to the gate of the FET 18. When the ON period of the first switching means is T ON and the ON period of the second switching means is T OFF , the magnetic flux reset condition of the inductance element 16 is (V IN −V C ) × T ON −V C × T OFF = 0 The holding voltage V C of the capacitor is V C = T ON × V IN / (T ON + T OFF ). Further, since the direct current component does not flow in the inductance element 16, the average value of I L becomes 0. Therefore, the average value of I 1 is also 0, and theoretically the input DC power supply 11 does not need to supply power, and only loss due to parasitic resistance occurs.
【００２４】（実施例２）以下本発明の第２の実施例に
ついて、図面を参照しながら説明する。図３は本発明の
第２の実施例におけるゲート駆動回路の構成を示すもの
である。図３において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。(Second Embodiment) A second embodiment of the present invention will be described below with reference to the drawings. FIG. 3 shows the configuration of a gate drive circuit according to the second embodiment of the present invention. In FIG. 3, 11 is an input DC power supply. 1
Reference numeral 2 is a first switching element, 13 is a first diode, and the first switching element 12 and the first diode 13 are connected in parallel to form a first switching means. Reference numeral 14 is a second switching element, 15 is a second diode, and the second switching element 14 and the second diode 15 are connected in parallel to constitute a second switching means.
【００２５】１６はインダクタンス素子であり、前記第
１のスイッチング手段と前記インダクタンス素子１６は
前記入力直流電源１１の両端に直列に接続される。Reference numeral 16 is an inductance element, and the first switching means and the inductance element 16 are connected in series to both ends of the input DC power supply 11.
【００２６】１７はコンデンサであり、前記第１のスイ
ッチング手段との直列回路を前記インダクタンス素子１
６の両端に接続され、直流電圧ＶCを保持しエネルギー
を一時的に蓄える。１８はＦＥＴでソースを前記入力直
流電源１１の負端子に接続され、ゲートを前記第１のス
イッチング素子１２と前記インダクタンス素子１６の接
続点に接続される。Reference numeral 17 denotes a capacitor, which is connected in series with the first switching means to the inductance element 1.
It is connected to both ends of 6 and holds a DC voltage V C to temporarily store energy. Reference numeral 18 denotes an FET, the source of which is connected to the negative terminal of the input DC power supply 11 and the gate of which is connected to the connection point of the first switching element 12 and the inductance element 16.
【００２７】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。Reference numeral 19 is a gate-source capacitance of the FET 18. Reference numeral 20 denotes a control circuit, which includes the first switching element 12 and the second switching element 1
An ON / OFF signal is generated so that 4 alternately repeats ON / OFF.
【００２８】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。Here, the first switching element 12
Then, the second switching element 14 is set to have a period in which it is turned off at the same time.
【００２９】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図４の各部動作波形を参照し
ながら説明する。The operation of the gate drive circuit configured as described above will be described below with reference to the operation waveforms of the respective parts of FIG.
【００３０】図４において（ａ）は第１のスイッチング
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）はインダク
タンス素子１６の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。In FIG. 4, (a) shows the on / off signal V P1 of the first switching element 12, (b) shows the on / off signal V P2 of the second switching element 14, and (c) shows. shows a current waveform I 1 flowing through the first switching means, (d) shows a current waveform I 2 flowing through the second switching means, (e) shows the current waveform I L of the inductance element 16 (F) shows the gate current waveform I G of the FET 18, (g)
Shows the gate voltage waveform V G of the FET 18. In order to show the change over time in the operating state, t 1 to t 4 are shown in the figure.
【００３１】制御回路２０のオンオフ信号ＶP1により第
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
にインダクタンス素子１６には入力電圧ＶINと等しい電
圧が印加されＩLは増加する。When the first switching element 12 is turned on by the on / off signal V P1 of the control circuit 20 and the second switching element 14 is turned off by the on / off signal V P2 , the voltage V IN is applied to the gate-source electrostatic capacitance 19. Is applied. At the same time, a voltage equal to the input voltage V IN is applied to the inductance element 16 and I L increases.
【００３２】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、インダクタンス素子１６を流れていた電流がゲート
・ソース間静電容量１９を放電し始め、ゲート電圧ＶG
は減少する。ゲート電圧ＶGが降下して、コンデンサ１
７の保持電圧ＶCに達すると第２のダイオード１５が導
通する。On / off signal V of control circuit 20 at time t 1
When the first switching element 12 is turned off by P1 , the current flowing through the inductance element 16 starts to discharge the gate-source capacitance 19 and the gate voltage V G
Decreases. The gate voltage V G drops and the capacitor 1
When the holding voltage V C of 7 is reached, the second diode 15 becomes conductive.
【００３３】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、インダクタンス素子１６にはコンデンサ１７の保
持している電圧ＶCが印加され、ＩLは次第に減少して負
の電流となる。Period during which the second diode 15 is conducting
The ON / OFF signal V of the control circuit 20 P2By the second
By turning on the switching element 14,
The zero voltage switching of the switching element 14 of 2 is implemented.
Can be revealed. The second switching element 14 is on
At this time, the inductance element 16 holds the capacitor 17
The voltage V you haveCIs applied, ILIs gradually decreasing and negative
It becomes the electric current of.
【００３４】時刻ｔ3で制御回路２０のオンオフ信号Ｖ
P2により、第２のスイッチング素子１４をターンオフす
ると、インダクタンス素子１６の電流によりゲート・ソ
ース間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。On / off signal V of control circuit 20 at time t 3
When the second switching element 14 is turned off by P2 , the gate-source capacitance 19 is charged by the current of the inductance element 16, and the gate voltage V G rises. When the gate voltage V G rises and becomes equal to the input voltage V IN , the first diode 13 becomes conductive.
【００３５】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、インダクタンス素子１６には入力電圧ＶINが印加
され、インダクタンス素子１６を流れる電流ＩLは直線
状に増加し、正の値となる。By turning on the first switching element 12 while the first diode 13 is conducting, zero voltage switching of the first switching element 12 is possible. When the first switching element 12 is on, the input voltage V IN is applied to the inductance element 16, and the current I L flowing through the inductance element 16 linearly increases to a positive value.
【００３６】以上を繰り返すことで、ＦＥＴ１８のゲー
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、インダクタンス素子１６の磁束のリセ
ット条件から ＶIN×ＴON＋ＶC×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝−ＴON×ＶIN／ＴOFF となる。また、インダクタンス素子１６には直流成分は
流れないため、ＩLの平均値は０となる。従ってＩ1の平
均値も０となり、理論的には入力直流電源１１は電力を
供給する必要はなく、寄生の抵抗による損失のみが発生
する。By repeating the above, an ON / OFF signal is given to the gate of the FET 18. On period T ON of the first switching means, when the ON period of the second switching means and T OFF, holding the magnetic flux of the reset condition of the inductor 16 of V IN × T ON + V C × T OFF = 0 capacitors The voltage V C becomes V C = −T ON × V IN / T OFF . Further, since the direct current component does not flow in the inductance element 16, the average value of I L becomes 0. Therefore, the average value of I 1 is also 0, and theoretically the input DC power supply 11 does not need to supply power, and only loss due to parasitic resistance occurs.
【００３７】（実施例３）以下本発明の第３の実施例に
ついて、図面を参照しながら説明する。図５は本発明の
第３の実施例におけるゲート駆動回路の構成を示すもの
である。図５において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。(Embodiment 3) A third embodiment of the present invention will be described below with reference to the drawings. FIG. 5 shows the configuration of a gate drive circuit according to the third embodiment of the present invention. In FIG. 5, 11 is an input DC power supply. 1
Reference numeral 2 is a first switching element, 13 is a first diode, and the first switching element 12 and the first diode 13 are connected in parallel to form a first switching means. Reference numeral 14 is a second switching element, 15 is a second diode, and the second switching element 14 and the second diode 15 are connected in parallel to constitute a second switching means.
【００３８】１６はインダクタンス素子であり、前記第
１のスイッチング手段と前記インダクタンス素子１６は
前記入力直流電源１１の両端に直列に接続される。Reference numeral 16 is an inductance element, and the first switching means and the inductance element 16 are connected in series to both ends of the input DC power supply 11.
【００３９】１７はコンデンサであり、前記第２のスイ
ッチング手段との直列回路を前記第１のスイッチング手
段の両端に接続され、直流電圧ＶCを保持しエネルギー
を一時的に蓄える。１８はＦＥＴでソースを前記入力直
流電源１１の負端子に接続され、ゲートを前記第１のス
イッチング素子１２と前記インダクタンス素子１６の接
続点に接続される。Reference numeral 17 denotes a capacitor, which is connected in series with the second switching means to both ends of the first switching means, holds the DC voltage V C and temporarily stores energy. Reference numeral 18 denotes an FET, the source of which is connected to the negative terminal of the input DC power supply 11 and the gate of which is connected to the connection point of the first switching element 12 and the inductance element 16.
【００４０】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。Reference numeral 19 is a gate-source capacitance of the FET 18. Reference numeral 20 denotes a control circuit, which includes the first switching element 12 and the second switching element 1
An ON / OFF signal is generated so that 4 alternately repeats ON / OFF.
【００４１】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。Here, the first switching element 12
Then, the second switching element 14 is set to have a period in which it is turned off at the same time.
【００４２】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図６の各部動作波形を参照し
ながら説明する。The operation of the gate drive circuit configured as described above will be described below with reference to the operation waveforms of the respective parts of FIG.
【００４３】図６において（ａ）は第１のスイッチング
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）はインダク
タンス素子１６の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜Ｔ4を図中に記してあ
る。In FIG. 6, (a) shows the on / off signal V P1 of the first switching element 12, (b) shows the on / off signal V P2 of the second switching element 14, and (c) shows it. shows a current waveform I 1 flowing through the first switching means, (d) shows a current waveform I 2 flowing through the second switching means, (e) shows the current waveform I L of the inductance element 16 (F) shows the gate current waveform I G of the FET 18, (g)
Shows the gate voltage waveform V G of the FET 18. In order to show the change over time in the operating state, t 1 to T 4 are shown in the figure.
【００４４】制御回路２０のオンオフ信号ＶP1により、
第１のスイッチング素子１２がオン、オンオフ信号ＶP2
により第２のスイッチング素子１４がオフのとき、イン
ダクタンス素子１６にはＶINが印加されＩLは増加す
る。By the ON / OFF signal V P1 of the control circuit 20,
The first switching element 12 is turned on and the on / off signal V P2
Therefore, when the second switching element 14 is off, V IN is applied to the inductance element 16 and I L increases.
【００４５】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、インダクタンス素子１６を流れていた電流がゲート
・ソース間静電容量１９を充電し始め、ゲート電圧ＶG
は増加する。ゲート電圧ＶGが増加して、コンデンサ１
７の保持電圧ＶCに達すると第２のダイオード１５が導
通する。On / off signal V of control circuit 20 at time t 1
When the first switching element 12 is turned off by P1 , the current flowing through the inductance element 16 begins to charge the gate-source capacitance 19 and the gate voltage V G
Will increase. The gate voltage V G increases and the capacitor 1
When the holding voltage V C of 7 is reached, the second diode 15 becomes conductive.
【００４６】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、インダクタンス素子１６には入力電圧ＶINとコン
デンサ１７の保持している電圧ＶCの差電圧ＶC−ＶINが
印加され、インダクタンス素子１６を流れる電流ＩLは
次第に減少して負の電流となる。Period during which the second diode 15 is conducting
The ON / OFF signal V of the control circuit 20 P2By the second
By turning on the switching element 14,
The zero voltage switching of the switching element 14 of 2 is implemented.
Can be revealed. The second switching element 14 is on
At this time, the inductance element 16 receives the input voltage VINAnd con
Voltage V held by the capacitor 17CVoltage difference VC-VINBut
A current I applied and flowing through the inductance element 16LIs
It gradually decreases and becomes a negative current.
【００４７】インダクタンス素子１６を流れている電流
ＩLが負の電流となり、時刻ｔ3で制御回路２０のオンオ
フ信号ＶP2により、第２のスイッチング素子１４をター
ンオフすると、インダクタンス素子１６の電流によりゲ
ート・ソース間静電容量１９を放電し、ゲート電圧ＶG
は減少する。ゲート電圧ＶGが減少し０Ｖになると第１
のダイオード１３が導通する。The current I L flowing through the inductance element 16 becomes a negative current, and when the second switching element 14 is turned off by the ON / OFF signal V P2 of the control circuit 20 at the time t 3 , the current of the inductance element 16 causes the gate.・ The capacitance 19 between sources is discharged, and the gate voltage V G
Decreases. When the gate voltage V G decreases to 0 V, the first
The diode 13 is turned on.
【００４８】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、インダクタンス素子１６には電圧ＶC−ＶINが印
加され、インダクタンス素子１６を流れる電流ＩLは直
線状に増加し、正の値となる。以上を繰り返すことで、
ＦＥＴ１８のゲートにオンオフ信号を与える。By turning on the first switching element 12 while the first diode 13 is conducting, zero voltage switching of the first switching element 12 is possible. When the first switching element 12 is on, the voltage V C −V IN is applied to the inductance element 16, and the current I L flowing through the inductance element 16 linearly increases to a positive value. By repeating the above,
An on / off signal is applied to the gate of the FET 18.
【００４９】第１のスイッチング手段のオン期間を
ＴON、第２のスイッチング手段のオン期間をＴOFFとす
ると、インダクタンス素子１６の磁束のリセット条件か
ら ＶIN×ＴON−（ＶC−ＶIN）×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝（ＴON＋ＴOFF）×ＶIN／ＴOFF となる。また、インダクタンス素子１６には直流成分は
流れないため、ＩLの平均値は０となる。従ってＩ1の平
均値も０となり、理論的には入力直流電源１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。The ON period of T ON of the first switching means, when the ON period of the second switching means and T OFF, V IN × T ON from the magnetic flux of the reset condition of the inductor 16 - (V C -V IN ) × T OFF = 0 The capacitor holding voltage V C is V C = (T ON + T OFF ) × V IN / T OFF Further, since the direct current component does not flow in the inductance element 16, the average value of I L becomes 0. Therefore, the average value of I 1 also becomes 0, and theoretically, the input DC power supply 1 does not need to supply power, and only loss due to parasitic resistance occurs.
【００５０】（実施例４）以下本発明の第４の実施例に
ついて、図面を参照しながら説明する。図７は本発明の
第４の実施例におけるゲート駆動回路の構成を示すもの
である。図７において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。(Embodiment 4) A fourth embodiment of the present invention will be described below with reference to the drawings. FIG. 7 shows the structure of the gate drive circuit in the fourth embodiment of the present invention. In FIG. 7, 11 is an input DC power supply. 1
Reference numeral 2 is a first switching element, 13 is a first diode, and the first switching element 12 and the first diode 13 are connected in parallel to form a first switching means. Reference numeral 14 is a second switching element, 15 is a second diode, and the second switching element 14 and the second diode 15 are connected in parallel to constitute a second switching means.
【００５１】前記第１のスイッチング手段と前記第２の
スイッチング手段は前記入力直流電源１１の両端に直列
に接続される。The first switching means and the second switching means are connected to both ends of the input DC power supply 11 in series.
【００５２】２１は可飽和リアクトルであり、１７はコ
ンデンサであり、前記第２のスイッチング手段の両端に
接続され、直流電圧ＶCを保持しエネルギーを一時的に
蓄える。Reference numeral 21 is a saturable reactor, and 17 is a capacitor, which is connected to both ends of the second switching means, holds the DC voltage V C and temporarily stores energy.
【００５３】１８はＦＥＴでソースを前記入力直流電源
１１の負端子に接続され、ゲートを前記第１のスイッチ
ング素子１２と前記第２のスイッチング素子１４の接続
点に接続される。Reference numeral 18 denotes an FET, the source of which is connected to the negative terminal of the input DC power supply 11 and the gate of which is connected to the connection point of the first switching element 12 and the second switching element 14.
【００５４】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。Reference numeral 19 is the gate-source capacitance of the FET 18. Reference numeral 20 denotes a control circuit, which includes the first switching element 12 and the second switching element 1
An ON / OFF signal is generated so that 4 alternately repeats ON / OFF.
【００５５】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定される。Here, the first switching element 12
And the second switching element 14 is set so as to have a period in which it is turned off at the same time.
【００５６】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図８の各部動作波形を参照し
ながら説明する。The operation of the gate drive circuit configured as described above will be described below with reference to the operation waveforms of the respective parts of FIG.
【００５７】図８において（ａ）は第１のスイッチング
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）は可飽和リ
アクトル２１の電流波形ＩLを示しており、（ｆ）はＦ
ＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）は
ＦＥＴ１８のゲート電圧波形ＶGを示している。動作状
態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。In FIG. 8, (a) shows the on / off signal V P1 of the first switching element 12, (b) shows the on / off signal V P2 of the second switching element 14, and (c) shows it. The current waveform I 1 flowing through the first switching means is shown, (d) shows the current waveform I 2 flowing through the second switching means, and (e) shows the current waveform I L of the saturable reactor 21. (F) is F
The gate current waveform I G of the ET 18 is shown, and (g) shows the gate voltage waveform V G of the FET 18. In order to show the change over time in the operating state, t 1 to t 4 are shown in the figure.
【００５８】制御回路２０のオンオフ信号ＶP1により第
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
に可飽和リアクトル２１には入力電圧ＶINとコンデンサ
１７の保持電圧ＶCの差電圧が印加され、ＩLは増加す
る。When the first switching element 12 is turned on by the on / off signal V P1 of the control circuit 20 and the second switching element 14 is turned off by the on / off signal V P2 , the voltage V IN is applied to the gate-source electrostatic capacitance 19. Is applied. At the same time, a difference voltage between the input voltage V IN and the holding voltage V C of the capacitor 17 is applied to the saturable reactor 21, and I L increases.
【００５９】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、可飽和リアクトル２１を流れていた電流がゲート・
ソース間静電容量１９を放電し始め、ゲート電圧ＶGは
減少する。ここでゲート・ソース間静電容量１９に蓄え
られていたエネルギーは一旦可飽和リアクトル２１及び
コンデンサ１７に吸収される。ゲート電圧ＶGが降下し
て、０Ｖに達すると第２のダイオード１５が導通する。On / off signal V of control circuit 20 at time t 1
When the first switching element 12 is turned off by P1 , the current flowing in the saturable reactor 21
The inter-source capacitance 19 begins to be discharged, and the gate voltage V G decreases. Here, the energy stored in the gate-source capacitance 19 is once absorbed by the saturable reactor 21 and the capacitor 17. When the gate voltage V G drops and reaches 0 V, the second diode 15 becomes conductive.
【００６０】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、可飽和リアクトル２１にはコンデンサ１７の保持
している電圧ＶCが印加され、ＩLは次第に減少して負の
電流となる。Period during which the second diode 15 is conducting
The ON / OFF signal V of the control circuit 20 P2By the second
By turning on the switching element 14,
The zero voltage switching of the switching element 14 of 2 is implemented.
Can be revealed. The second switching element 14 is on
At this time, the saturable reactor 21 holds the capacitor 17
Voltage VCIs applied, ILIs gradually decreasing and negative
It becomes an electric current.
【００６１】時刻ｔ3で制御回路２０のオンオフ信号Ｖ
P2により、第２のスイッチング素子１４をターンオフす
ると、可飽和リアクトル２１の電流によりゲート・ソー
ス間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。At time t 3 , the on / off signal V of the control circuit 20
When the second switching element 14 is turned off by P2 , the gate-source capacitance 19 is charged by the current of the saturable reactor 21, and the gate voltage V G rises. When the gate voltage V G rises and becomes equal to the input voltage V IN , the first diode 13 becomes conductive.
【００６２】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、可飽和リアクトル２１には電圧ＶIN−ＶCが印加
され、可飽和リアクトル２１を流れる電流ＩLは（ｅ）
のように非直線状に増加し、正の値となる。By turning on the first switching element 12 while the first diode 13 is conducting, zero voltage switching of the first switching element 12 is possible. When the first switching element 12 is on, the voltage V IN −V C is applied to the saturable reactor 21, and the current I L flowing through the saturable reactor 21 is (e).
It increases non-linearly and becomes a positive value.
【００６３】以上を繰り返すことで、ＦＥＴ１８のゲー
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、可飽和リアクトル２１の磁束のリセッ
ト条件から （ＶIN−ＶC）×ＴON−ＶC×ＴOFF＝０ コンデンサの保持電圧ＶCは ＶC＝ＴON×ＶIN／（ＴON＋ＴOFF） となる。また、可飽和リアクトル２１には直流成分は流
れないため、ＩLの平均値は０となる。従ってＩ1の平均
値も０となり、理論的には入力直流電源１１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。さらに可飽和リアクトルを用いることによって、各
部の実効電流を小さくでき、効率向上が可能である。By repeating the above, an ON / OFF signal is given to the gate of the FET 18. Assuming that the ON period of the first switching means is T ON and the ON period of the second switching means is T OFF , from the reset condition of the magnetic flux of the saturable reactor 21, (V IN −V C ) × T ON −V C × T OFF = 0 The holding voltage V C of the capacitor is V C = T ON × V IN / (T ON + T OFF ). Further, since no DC component flows in the saturable reactor 21, the average value of I L becomes 0. Therefore, the average value of I 1 is also 0, and theoretically the input DC power supply 11 does not need to supply power, and only loss due to parasitic resistance occurs. Further, by using the saturable reactor, the effective current of each part can be reduced and the efficiency can be improved.
【００６４】（実施例５）以下本発明の第５の実施例に
ついて、図面を参照しながら説明する。図９は本発明の
第５の実施例におけるゲート駆動回路の構成を示すもの
である。図９において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。(Embodiment 5) A fifth embodiment of the present invention will be described below with reference to the drawings. FIG. 9 shows the structure of the gate drive circuit in the fifth embodiment of the present invention. In FIG. 9, 11 is an input DC power supply. 1
Reference numeral 2 is a first switching element, 13 is a first diode, and the first switching element 12 and the first diode 13 are connected in parallel to form a first switching means. Reference numeral 14 is a second switching element, 15 is a second diode, and the second switching element 14 and the second diode 15 are connected in parallel to constitute a second switching means.
【００６５】２１は可飽和リアクトルであり、前記第１
のスイッチング手段と前記可飽和リアクトル２１は前記
入力直流電源１１の両端に直列に接続される。Reference numeral 21 denotes a saturable reactor, which is the first
The switching means and the saturable reactor 21 are connected in series to both ends of the input DC power supply 11.
【００６６】１７はコンデンサであり、前記第１のスイ
ッチング手段との直列回路を前記可飽和リアクトル２１
の両端に接続され、直流電圧ＶCを保持しエネルギーを
一時的に蓄える。１８はＦＥＴでソースを前記入力直流
電源１１の負端子に接続され、ゲートを前記第１のスイ
ッチング素子１２と前記可飽和リアクトル２１の接続点
に接続される。Reference numeral 17 denotes a capacitor, which is connected in series with the first switching means to the saturable reactor 21.
Are connected to both ends of the DC power supply to hold the DC voltage V C and temporarily store energy. Reference numeral 18 denotes an FET, the source of which is connected to the negative terminal of the input DC power supply 11, and the gate of which is connected to the connection point between the first switching element 12 and the saturable reactor 21.
【００６７】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。Reference numeral 19 is the gate-source capacitance of the FET 18. Reference numeral 20 denotes a control circuit, which includes the first switching element 12 and the second switching element 1
An ON / OFF signal is generated so that 4 alternately repeats ON / OFF.
【００６８】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。Here, the first switching element 12
Then, the second switching element 14 is set to have a period in which it is turned off at the same time.
【００６９】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図１０の各部動作波形を参照
しながら説明する。図１０において（ａ）は第１のスイ
ッチング素子１２のオンオフ信号ＶP1を示しており、
（ｂ）は第２のスイッチング素子１４のオンオフ信号Ｖ
P2を示しており、（ｃ）は第１のスイッチング手段を流
れる電流波形Ｉ1を示しており、（ｄ）は第２のスイッ
チング手段を流れる電流波形Ｉ2を示しており、（ｅ）
は可飽和リアクトル２１の電流波形ＩLを示しており、
（ｆ）はＦＥＴ１８のゲート電流波形ＩGを示してお
り、（ｇ）はＦＥＴ１８のゲート電圧波形ＶGを示して
いる。動作状態の時間変化を示すため、ｔ1〜ｔ 4を図中
に記してある。In the gate drive circuit configured as described above
For the operation, refer to the operation waveforms of each part in FIG. 10 below.
While explaining. In FIG. 10, (a) shows the first switch.
ON / OFF signal V of the switching element 12P1Shows,
(B) is an on / off signal V of the second switching element 14.
P2(C) shows the flow of the first switching means.
Current waveform I1And (d) is the second switch.
Current waveform I flowing through the ching means2(E)
Is the current waveform I of the saturable reactor 21.LShows,
(F) is the gate current waveform I of the FET 18GShows
(G) is the gate voltage waveform V of the FET 18GShowing
There is. To show the change over time in the operating state, t1~ T FourIn the figure
It is written in.
【００７０】制御回路２０のオンオフ信号ＶP1により第
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
に可飽和リアクトル２１には入力電圧ＶINと等しい電圧
が印加され、ＩLは増加する。When the first switching element 12 is turned on by the on / off signal V P1 of the control circuit 20 and the second switching element 14 is turned off by the on / off signal V P2 , the voltage V IN is applied to the gate-source electrostatic capacitance 19. Is applied. At the same time, a voltage equal to the input voltage V IN is applied to the saturable reactor 21 and I L increases.
【００７１】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、可飽和リアクトル２１を流れていた電流がゲート・
ソース間静電容量１９を放電し始め、ゲート電圧ＶGは
減少する。ゲート電圧ＶGが降下して、コンデンサ１７
の保持電圧ＶCに達すると第２のダイオード１５が導通
する。On / off signal V of control circuit 20 at time t 1
When the first switching element 12 is turned off by P1 , the current flowing in the saturable reactor 21
The inter-source capacitance 19 begins to be discharged, and the gate voltage V G decreases. The gate voltage V G drops and the capacitor 17
When the holding voltage V C of the second diode 15 is reached, the second diode 15 becomes conductive.
【００７２】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオフさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、可飽和リアクトル２１にはコンデンサ１７の保持
している電圧ＶCが印加され、ＩLは次第に減少して負の
電流となる。Period when the second diode 15 is conducting
The ON / OFF signal V of the control circuit 20 P2By the second
By turning off the switching element 14,
The zero voltage switching of the switching element 14 of 2 is implemented.
Can be revealed. The second switching element 14 is on
At this time, the saturable reactor 21 holds the capacitor 17
Voltage VCIs applied, ILIs gradually decreasing and negative
It becomes an electric current.
【００７３】時刻ｔ3で制御回路２０のオンオフ信号Ｖ
P2により、第２のスイッチング素子１４をターンオフす
ると、可飽和リアクトル２１の電流によりゲート・ソー
ス間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。On / off signal V of control circuit 20 at time t 3
When the second switching element 14 is turned off by P2 , the gate-source capacitance 19 is charged by the current of the saturable reactor 21, and the gate voltage V G rises. When the gate voltage V G rises and becomes equal to the input voltage V IN , the first diode 13 becomes conductive.
【００７４】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、可飽和リアクトル２１には入力電圧ＶINが印加さ
れ、可飽和リアクトル２１を流れる電流ＩLは（ｅ）の
ように非直線状に増加し、正の値となる。By turning on the first switching element 12 while the first diode 13 is conducting, zero voltage switching of the first switching element 12 is possible. When the first switching element 12 is turned on, the input voltage V IN is applied to the saturable reactor 21, and the current I L flowing through the saturable reactor 21 increases non-linearly as shown in (e), which is positive. It becomes a value.
【００７５】以上を繰り返すことで、ＦＥＴ１８のゲー
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、可飽和リアクトル２１の磁束のリセッ
ト条件から ＶIN×ＴON＋ＶC×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝−ＴON×ＶIN／ＴOFF となる。また、可飽和リアクトル２１には直流成分は流
れないため、ＩLの平均値は０となる。従ってＩ1の平均
値も０となり、理論的には入力直流電源１１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。さらに可飽和リアクトルを用いることによって、各
部の実効電流を小さくでき、効率向上が可能である。By repeating the above, an ON / OFF signal is given to the gate of the FET 18. Assuming that the ON period of the first switching means is T ON and the ON period of the second switching means is T OFF , V IN × T ON + V C × T OFF = 0 due to the reset condition of the magnetic flux of the saturable reactor 21. The holding voltage V C is V C = −T ON × V IN / T OFF . Further, since no DC component flows in the saturable reactor 21, the average value of I L becomes 0. Therefore, the average value of I 1 is also 0, and theoretically the input DC power supply 11 does not need to supply power, and only loss due to parasitic resistance occurs. Further, by using the saturable reactor, the effective current of each part can be reduced and the efficiency can be improved.
【００７６】（実施例６）以下本発明の第６の実施例に
ついて、図面を参照しながら説明する。図１１は本発明
の第６の実施例におけるゲート駆動回路の構成を示すも
のである。図１１において、１１は入力直流電源であ
る。１２は第１のスイッチング素子であり、１３は第１
のダイオードであり、前記第１のスイッチング素子１２
と前記第１のダイオード１３は並列に接続され、第１の
スイッチング手段を構成する。１４は第２のスイッチン
グ素子であり、１５は第２のダイオードであり、前記第
２のスイッチング素子１４と前記第２のダイオード１５
は並列に接続され、第２のスイッチング手段を構成す
る。２１は可飽和リアクトルであり、前記第１のスイッ
チング手段と前記可飽和リアクトル２１は前記入力直流
電源１１の両端に直列に接続される。(Embodiment 6) A sixth embodiment of the present invention will be described below with reference to the drawings. FIG. 11 shows the structure of the gate drive circuit in the sixth embodiment of the present invention. In FIG. 11, reference numeral 11 is an input DC power supply. Reference numeral 12 is a first switching element, and 13 is a first switching element.
Of the first switching element 12
And the first diode 13 are connected in parallel to form a first switching means. Reference numeral 14 is a second switching element, 15 is a second diode, and the second switching element 14 and the second diode 15 are provided.
Are connected in parallel and form a second switching means. Reference numeral 21 denotes a saturable reactor, and the first switching means and the saturable reactor 21 are connected in series to both ends of the input DC power supply 11.
【００７７】１７はコンデンサであり、前記第２のスイ
ッチング手段との直列回路を前記第１のスイッチング手
段の両端に接続され、直流電圧ＶCを保持しエネルギー
を一時的に蓄える。１８はＦＥＴでソースを前記入力直
流電源１１の負端子に接続され、ゲートを前記第１のス
イッチング素子１２と前記可飽和リアクトル２１の接続
点に接続される。Reference numeral 17 denotes a capacitor, which is connected in series with the second switching means to both ends of the first switching means, holds the DC voltage V C and temporarily stores energy. Reference numeral 18 denotes an FET, the source of which is connected to the negative terminal of the input DC power supply 11, and the gate of which is connected to the connection point between the first switching element 12 and the saturable reactor 21.
【００７８】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。Reference numeral 19 is the gate-source capacitance of the FET 18. Reference numeral 20 denotes a control circuit, which includes the first switching element 12 and the second switching element 1
An ON / OFF signal is generated so that 4 alternately repeats ON / OFF.
【００７９】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。Here, the first switching element 12
Then, the second switching element 14 is set to have a period in which it is turned off at the same time.
【００８０】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図１２の各部動作波形を参照
しながら説明する。The operation of the gate drive circuit configured as described above will be described below with reference to the operation waveforms of the respective parts of FIG.
【００８１】図１２において（ａ）は第１のスイッチン
グ素子１２のオンオフ信号ＶP1を示しており、（ｂ）は
第２のスイッチング素子１４のオンオフ信号ＶP2を示し
ており、（ｃ）は第１のスイッチング手段を流れる電流
波形Ｉ1を示しており、（ｄ）は第２のスイッチング手
段を流れる電流波形Ｉ2を示しており、（ｅ）は可飽和
リアクトル２１の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。In FIG. 12, (a) shows the on / off signal V P1 of the first switching element 12, (b) shows the on / off signal V P2 of the second switching element 14, and (c) shows. The current waveform I 1 flowing through the first switching means is shown, (d) shows the current waveform I 2 flowing through the second switching means, and (e) shows the current waveform I L of the saturable reactor 21. (F) shows the gate current waveform I G of the FET 18, (g)
Shows the gate voltage waveform V G of the FET 18. In order to show the change over time in the operating state, t 1 to t 4 are shown in the figure.
【００８２】制御回路２０のオンオフ信号ＶP1により、
第１のスイッチング素子１２がオン、オンオフ信号ＶP2
により第２のスイッチング素子１４がオフのとき、可飽
和リアクトル２１にはＶINが印加されＩLは増加する。By the ON / OFF signal V P1 of the control circuit 20,
The first switching element 12 is turned on and the on / off signal V P2
Thus, when the second switching element 14 is off, V IN is applied to the saturable reactor 21 and I L increases.
【００８３】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、可飽和リアクトル２１を流れていた電流がゲート・
ソース間静電容量１９を充電し始め、ゲート電圧ＶGは
増加する。ゲート電圧ＶGが増加して、コンデンサ１７
の保持電圧ＶCに達すると第２のダイオード１５が導通
する。On / off signal V of control circuit 20 at time t 1
When the first switching element 12 is turned off by P1 , the current flowing in the saturable reactor 21
The charging of the inter-source capacitance 19 begins and the gate voltage V G increases. The gate voltage V G increases and the capacitor 17
When the holding voltage V C of the second diode 15 is reached, the second diode 15 becomes conductive.
【００８４】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、可飽和リアクトル２１には入力電圧ＶINとコンデ
ンサ１７の保持している電圧ＶCの差電圧ＶC−ＶINが印
加され、可飽和リアクトル２１を流れる電流ＩLは次第
に減少して負の電流となる。Period when the second diode 15 is conducting
The ON / OFF signal V of the control circuit 20 P2By the second
By turning on the switching element 14,
The zero voltage switching of the switching element 14 of 2 is implemented.
Can be revealed. The second switching element 14 is on
At this time, the saturable reactor 21 receives an input voltage VINAnd Conde
Voltage V held by the sensor 17CVoltage difference VC-VINMark
Current I flowing through the saturable reactor 21LGradually
To a negative current.
【００８５】可飽和リアクトル２１を流れている電流Ｉ
Lが負の電流となり、時刻ｔ3で制御回路２０のオンオフ
信号ＶP2により、第２のスイッチング素子１４をターン
オフすると、可飽和リアクトル２１の電流によりゲート
・ソース間静電容量１９を放電し、ゲート電圧ＶGは減
少する。ゲート電圧ＶGが減少し０Ｖになると第１のダ
イオード１３が導通する。The current I flowing through the saturable reactor 21
When L becomes a negative current and the second switching element 14 is turned off by the ON / OFF signal V P2 of the control circuit 20 at time t 3 , the saturable reactor 21 current discharges the gate-source electrostatic capacitance 19, The gate voltage V G decreases. When the gate voltage V G decreases and reaches 0 V, the first diode 13 becomes conductive.
【００８６】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、可飽和リアクトル２１には電圧ＶC−ＶINが印加
され、可飽和リアクトル２１を流れる電流ＩLは（ｅ）
のように非直線状に増加し、正の値となる。以上を繰り
返すことで、ＦＥＴ１８のゲートにオンオフ信号を与え
る。By turning on the first switching element 12 while the first diode 13 is conducting, zero voltage switching of the first switching element 12 is possible. When the first switching element 12 is on, the voltage V C −V IN is applied to the saturable reactor 21, and the current I L flowing through the saturable reactor 21 is (e).
It increases non-linearly and becomes a positive value. By repeating the above, an ON / OFF signal is given to the gate of the FET 18.
【００８７】第１のスイッチング手段のオン期間を
ＴON、第２のスイッチング手段のオン期間をＴOFFとす
ると、可飽和リアクトル２１の磁束のリセット条件から ＶIN×ＴON−（ＶC−ＶIN）×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝（ＴON＋ＴOFF）×ＶIN／ＴOFF となる。また、可飽和リアクトル２１には直流成分は流
れないため、ＩLの平均値は０となる。従ってＩ1の平均
値も０となり、理論的には入力直流電源１１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。さらに可飽和リアクトルを用いることによって、各
部の実効電流を小さくでき、効率向上が可能である。[0087] On period T ON of the first switching means, the second when the ON period of the switching means and T OFF, V IN × T ON from the reset condition of the magnetic flux of the saturable reactor 21 - (V C -V IN ) × T OFF = 0 The holding voltage of the capacitor V C is V C = (T ON + T OFF ) × V IN / T OFF Further, since no DC component flows in the saturable reactor 21, the average value of I L becomes 0. Therefore, the average value of I 1 also becomes 0, and theoretically, the input DC power supply 11 does not need to supply power, and only loss due to parasitic resistance occurs. Further, by using the saturable reactor, the effective current of each part can be reduced and the efficiency can be improved.
【００８８】[0088]
【発明の効果】以上のように本発明によれば、ゲート・
ソース間静電容量に充電された電荷を入力直流電源に帰
還させることができ、かつ、第１、第２のスイッチング
素子もゼロ電圧スイッチングができるのでゲート駆動回
路内の消費電力を減少させ、高周波スイッチングを可能
にする。As described above, according to the present invention, the gate
Since the electric charge charged in the capacitance between the sources can be returned to the input DC power supply and the first and second switching elements can also perform zero voltage switching, the power consumption in the gate drive circuit can be reduced and the high frequency Allows switching.
【図１】本発明の第１の実施例におけるゲート駆動回路
の構成図FIG. 1 is a configuration diagram of a gate drive circuit according to a first embodiment of the present invention.
【図２】本発明の図１の回路における動作波形を示す説
明図FIG. 2 is an explanatory diagram showing operation waveforms in the circuit of FIG. 1 of the present invention.
【図３】本発明の第２の実施例におけるゲート駆動回路
の構成図FIG. 3 is a configuration diagram of a gate drive circuit according to a second embodiment of the present invention.
【図４】本発明の図３の回路における動作波形を示す説
明図FIG. 4 is an explanatory diagram showing operation waveforms in the circuit of FIG. 3 of the present invention.
【図５】本発明の第３の実施例におけるゲート駆動回路
の構成図FIG. 5 is a configuration diagram of a gate drive circuit according to a third embodiment of the present invention.
【図６】本発明の図５の回路における動作波形を示す説
明図6 is an explanatory diagram showing operation waveforms in the circuit of FIG. 5 of the present invention.
【図７】本発明の第４の実施例におけるゲート駆動回路
の構成図FIG. 7 is a configuration diagram of a gate drive circuit according to a fourth embodiment of the present invention.
【図８】本発明の図７の回路における動作波形を示す説
明図8 is an explanatory diagram showing operation waveforms in the circuit of FIG. 7 of the present invention.
【図９】本発明の第５の実施例におけるゲート駆動回路
の構成図FIG. 9 is a configuration diagram of a gate drive circuit according to a fifth embodiment of the present invention.
【図１０】本発明の図９の回路における動作波形を示す
説明図10 is an explanatory diagram showing operation waveforms in the circuit of FIG. 9 of the present invention.
【図１１】本発明の第６の実施例におけるゲート駆動回
路の構成図FIG. 11 is a configuration diagram of a gate drive circuit according to a sixth embodiment of the present invention.
【図１２】本発明の図１１の回路における動作波形を示
す説明図12 is an explanatory diagram showing operation waveforms in the circuit of FIG. 11 of the present invention.
【図１３】従来におけるゲート駆動回路の構成図FIG. 13 is a block diagram of a conventional gate drive circuit.
【図１４】従来の図１３の回路の動作波形を示す説明図14 is an explanatory diagram showing operation waveforms of the conventional circuit of FIG.
１１ 入力直流電源 １２ 第１のスイッチング素子 １３ 第１のダイオード １４ 第２のスイッチング素子 １５ 第２のダイオード １６ インダクタンス素子 １７ コンデンサ １８ ＦＥＴ １９ ＦＥＴ８のゲート・ソース間静電容量 ２０ 制御回路 ２１ 可飽和リアクトル 11 Input DC Power Supply 12 First Switching Element 13 First Diode 14 Second Switching Element 15 Second Diode 16 Inductance Element 17 Capacitor 18 FET 19 FET8 Gate-Source Capacitance 20 Control Circuit 21 Saturable Reactor
Claims (4)
第１のスイッチング手段及び第２のスイッチング手段と
を直列に接続し、かつ前記第１のスイッチング手段また
は前記第２のスイッチング手段の両端に、インダクタン
ス素子とコンデンサの直列回路を接続し、前記第１また
は前記第２のスイッチング手段、もしくは前記インダク
タンス素子の両端に発生する電圧により、ゲートを駆動
するように構成したことを特徴とするゲート駆動回路。1. An input DC power supply and a first switching means and a second switching means which are alternately turned on and off are connected in series, and both ends of the first switching means or the second switching means are connected. A gate drive circuit configured to connect a series circuit of an inductance element and a capacitor and drive the gate by a voltage generated across the first or second switching means or the inductance element. .
とインダクタンス素子とを直列に接続し、かつ前記イン
ダクタンス素子の両端に、前記第１のスイッチング手段
と交互にオンオフを繰り返す第２のスイッチング手段と
コンデンサとの直列回路を接続し、前記第１または前記
第２のスイッチング手段、もしくは前記インダクタンス
素子の両端に発生する電圧によりゲートを駆動するよう
に構成したことを特徴とするゲート駆動回路。2. A second switching means for connecting an input DC power supply, a first switching means, and an inductance element in series, and to both ends of the inductance element, the second switching means alternately turning on and off with the first switching means. A gate drive circuit configured to connect a series circuit with a capacitor to drive a gate by a voltage generated across the first or second switching means or the inductance element.
とインダクタンス素子とを直列に接続し、かつ前記第１
のスイッチング手段の両端に、前記第１のスイッチング
手段と交互にオンオフを繰り返す第２のスイッチング手
段とコンデンサとの直列回路を接続し、前記第１または
前記第２のスイッチング手段、もしくは前記インダクタ
ンス素子の両端に発生する電圧によりゲートを駆動する
ように構成したことを特徴とするゲート駆動回路。3. An input DC power supply, a first switching means and an inductance element are connected in series, and the first
A series circuit of a second switching means and a capacitor, which repeatedly turns on and off alternately with the first switching means, is connected to both ends of the switching means of, and the first or second switching means or the inductance element is connected. A gate drive circuit characterized in that the gate is driven by a voltage generated at both ends.
である請求項１，２または３記載のゲート駆動回路。4. The gate drive circuit according to claim 1, wherein the inductance element is a saturable reactor.
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