JPH0628253A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPH0628253A JPH0628253A JP4065538A JP6553892A JPH0628253A JP H0628253 A JPH0628253 A JP H0628253A JP 4065538 A JP4065538 A JP 4065538A JP 6553892 A JP6553892 A JP 6553892A JP H0628253 A JPH0628253 A JP H0628253A
- Authority
- JP
- Japan
- Prior art keywords
- stack
- block
- area
- cache memory
- degeneration
- Prior art date
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- Withdrawn
Links
- 238000001514 detection method Methods 0.000 claims abstract description 5
- 230000007850 degeneration Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】ライトバック方式のキャッシュメモリをスタッ
ク域に適用し、ヒット率を向上する。 【構成】演算部２が作業領域をスタックに割り付けるメ
モリ配置を行うプログラムを実行すると、スタック縮退
は縮退後の領域を再びアクセスすることない。そのため
の領域をキャッシュメモリ７上で無効化するために、ス
タック縮退時に限りスタックポインタの値をスタックポ
インタ変分検出部４が検出し、無効ブロック通知バス６
を介してブロック無効化制御部８へスタックポインタ値
を通知する。ブロック無効化制御部８はスタックポイン
タ値で示されるブロックアドレスを含む主メモリブロッ
クアドレス９を含むブロックの有効フラグ１１をオフと
する。これによりスタック縮退時の領域をキャッシュメ
モリ上無効化することができる。
ク域に適用し、ヒット率を向上する。 【構成】演算部２が作業領域をスタックに割り付けるメ
モリ配置を行うプログラムを実行すると、スタック縮退
は縮退後の領域を再びアクセスすることない。そのため
の領域をキャッシュメモリ７上で無効化するために、ス
タック縮退時に限りスタックポインタの値をスタックポ
インタ変分検出部４が検出し、無効ブロック通知バス６
を介してブロック無効化制御部８へスタックポインタ値
を通知する。ブロック無効化制御部８はスタックポイン
タ値で示されるブロックアドレスを含む主メモリブロッ
クアドレス９を含むブロックの有効フラグ１１をオフと
する。これによりスタック縮退時の領域をキャッシュメ
モリ上無効化することができる。
Description
【０００１】
【産業上の利用分野】本発明は中央処理装置に関し、特
に主メモリアクセスを高速化するキャッシュメモリの接
続方式に関する。
に主メモリアクセスを高速化するキャッシュメモリの接
続方式に関する。
【０００２】
【従来の技術】図３は従来の中央処理装置の一例を示す
ブロック図である。図３において、１５は中央処理装
置，１６は演算部，１８はキャッシュメモリ，２４は主
メモリである。
ブロック図である。図３において、１５は中央処理装
置，１６は演算部，１８はキャッシュメモリ，２４は主
メモリである。
【０００３】図３において、中央処理装置１５は外部バ
ス２３を介して主メモリ２４をアクセスする。主メモリ
２４に対する演算部１６からのメモリアクセスは、内部
バス１７を介してキャッシュメモリ１８にアクセスを行
い、キャッシュメモリ１８中にそのアドレスを含む主メ
モリブロックアドレス１９が存在しかつ有効フラグ２１
がオンの時、そのブロック２０を利用できる。読出し，
書き込みともにキャッシュメモリ１８中のブロック２０
を対象とするが、書き込み時には変更フラグ２２をオン
にする。
ス２３を介して主メモリ２４をアクセスする。主メモリ
２４に対する演算部１６からのメモリアクセスは、内部
バス１７を介してキャッシュメモリ１８にアクセスを行
い、キャッシュメモリ１８中にそのアドレスを含む主メ
モリブロックアドレス１９が存在しかつ有効フラグ２１
がオンの時、そのブロック２０を利用できる。読出し，
書き込みともにキャッシュメモリ１８中のブロック２０
を対象とするが、書き込み時には変更フラグ２２をオン
にする。
【０００４】上記の条件に合致しない時、そのブロック
を主メモリ２４から外部バス２３を介してキャッシュメ
モリ１８中のブロック２０に転送してから利用する。こ
のとき転送先のキャッシュメモリ１８中に有効フラグ２
１がオフのブロックが有ればそれを使用し、無ければ他
のブロックを追い出す。追い出されるブロックは例えば
最も長く利用されなかったブロックを置き換えの対象と
する。このとき追い出されるブロックの変更フラグ２２
がオンの時、外部バス２３を介して主メモリ２４に書き
戻す。
を主メモリ２４から外部バス２３を介してキャッシュメ
モリ１８中のブロック２０に転送してから利用する。こ
のとき転送先のキャッシュメモリ１８中に有効フラグ２
１がオフのブロックが有ればそれを使用し、無ければ他
のブロックを追い出す。追い出されるブロックは例えば
最も長く利用されなかったブロックを置き換えの対象と
する。このとき追い出されるブロックの変更フラグ２２
がオンの時、外部バス２３を介して主メモリ２４に書き
戻す。
【０００５】
【発明が解決しようとする課題】この従来の中央処理装
置では、作業領域をスタックに割り付けるメモリ配置を
行うプログラムを実行する際には、スタック上の作業域
はスタックが伸長するときはその領域に対し書き込みが
発生し、スタック域が縮退するときはその領域は解放さ
れるので、書き込まれた値を２度使用することはない。
しかし従来の中央処理装置においてはそのブロックが置
き換え対象になった場合に主記憶への書き込みが生じ
る。また作業領域は最も最近利用されたブロックであ
り、一般には早期の追い出し対象候補としては扱われ
ず、他のブロックを置き換え対象としてしまう。その結
果、キャッシュメモリ全体のヒット率が低下することと
なる。またスタック域は書き込みアクセスが多いため、
ブロック置き換え時には主メモリに書き戻すアクセスが
多発してシステム性能の低下を招くという問題点があっ
た。
置では、作業領域をスタックに割り付けるメモリ配置を
行うプログラムを実行する際には、スタック上の作業域
はスタックが伸長するときはその領域に対し書き込みが
発生し、スタック域が縮退するときはその領域は解放さ
れるので、書き込まれた値を２度使用することはない。
しかし従来の中央処理装置においてはそのブロックが置
き換え対象になった場合に主記憶への書き込みが生じ
る。また作業領域は最も最近利用されたブロックであ
り、一般には早期の追い出し対象候補としては扱われ
ず、他のブロックを置き換え対象としてしまう。その結
果、キャッシュメモリ全体のヒット率が低下することと
なる。またスタック域は書き込みアクセスが多いため、
ブロック置き換え時には主メモリに書き戻すアクセスが
多発してシステム性能の低下を招くという問題点があっ
た。
【０００６】
【課題を解決するための手段】本発明の中央処理装置
は、キャッシュメモリのブロックをアドレス指定で無効
化するブロック無効化制御部を有するライトバック方式
のキャッシュメモリと、スタックポインタの変化を検出
するスタックポインタ変分検出部を有する演算部と、前
記キャッシュメモリと前記演算部間を接続する無効ブロ
ック通知バスとを備えることを特徴とする。
は、キャッシュメモリのブロックをアドレス指定で無効
化するブロック無効化制御部を有するライトバック方式
のキャッシュメモリと、スタックポインタの変化を検出
するスタックポインタ変分検出部を有する演算部と、前
記キャッシュメモリと前記演算部間を接続する無効ブロ
ック通知バスとを備えることを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の中央処理装置の一実施例を示すブロ
ック図、図２は図１における演算部による処理を説明す
るための図である。
る。図１は本発明の中央処理装置の一実施例を示すブロ
ック図、図２は図１における演算部による処理を説明す
るための図である。
【０００８】図１において、１は中央処理装置，２は演
算部，３はスタックポインタ，４はスタックポインタ３
の値の変更を検出するスタックポインタ変分検出部、７
はキャッシュメモリ，８はブロック無効化制御部，９は
主メモリブロックアドレス，１０はブロック，１１は有
効フラグ，１２は変更フラグ，１４は主メモリである。
算部，３はスタックポインタ，４はスタックポインタ３
の値の変更を検出するスタックポインタ変分検出部、７
はキャッシュメモリ，８はブロック無効化制御部，９は
主メモリブロックアドレス，１０はブロック，１１は有
効フラグ，１２は変更フラグ，１４は主メモリである。
【０００９】本実施例において主メモリ１４に対する演
算部２からのメモリアクセスは従来方式と同様キャッシ
ュメモリ７を介して行う。演算部２が作業領域をスタッ
クに割り付けるメモリ配置を行うプログラムを実行する
と、スタック伸長はスタックポインタ値をｍからｎに変
更するスタック操作により行われる。これは図２での
（ａ）から（ｂ）への遷移に相当する。スタック伸長
後、スタックポインタ値ｍ〜ｎで示される領域のメモリ
に対し書き込みが行われる。その後、スタック縮退はス
タックポインタ値をｎからｍに変更するスタック操作に
より行われる。これは図２での（ｂ）から（ｃ）への遷
移に相当する。図２（ｃ）に示すように縮退後の領域を
再びアクセスすることはない。そのためその領域をキャ
ッシュ上で無効化するために、スタック縮退時に限りス
タックポインタの値をスタックポインタ変分検出部４が
検出し、無効ブロック通知バス６を介してブロック無効
化制御部８へｎ，ｍの２値を通知する。ブロック無効化
制御部８はｍ〜ｎで示されるブロックアドレスを含む主
メモリブロックアドレス９を含むブロックの有効フラグ
１１をオフとする。これによりスタック縮退時の領域を
キャッシュメモリ上無効化することができる。
算部２からのメモリアクセスは従来方式と同様キャッシ
ュメモリ７を介して行う。演算部２が作業領域をスタッ
クに割り付けるメモリ配置を行うプログラムを実行する
と、スタック伸長はスタックポインタ値をｍからｎに変
更するスタック操作により行われる。これは図２での
（ａ）から（ｂ）への遷移に相当する。スタック伸長
後、スタックポインタ値ｍ〜ｎで示される領域のメモリ
に対し書き込みが行われる。その後、スタック縮退はス
タックポインタ値をｎからｍに変更するスタック操作に
より行われる。これは図２での（ｂ）から（ｃ）への遷
移に相当する。図２（ｃ）に示すように縮退後の領域を
再びアクセスすることはない。そのためその領域をキャ
ッシュ上で無効化するために、スタック縮退時に限りス
タックポインタの値をスタックポインタ変分検出部４が
検出し、無効ブロック通知バス６を介してブロック無効
化制御部８へｎ，ｍの２値を通知する。ブロック無効化
制御部８はｍ〜ｎで示されるブロックアドレスを含む主
メモリブロックアドレス９を含むブロックの有効フラグ
１１をオフとする。これによりスタック縮退時の領域を
キャッシュメモリ上無効化することができる。
【００１０】
【発明の効果】以上説明したように本発明によれば、ス
タック域縮退時にはその領域をキャッシュメモリ上は無
効化するため、ブロックを不必要に置き換えることなく
かつ書き込み領域を無効化するため主メモリアクセスを
低減でき、システム性能を向上させるという効果が得ら
れる。
タック域縮退時にはその領域をキャッシュメモリ上は無
効化するため、ブロックを不必要に置き換えることなく
かつ書き込み領域を無効化するため主メモリアクセスを
低減でき、システム性能を向上させるという効果が得ら
れる。
【図１】本発明の中央処理装置の一実施例を示すブロッ
ク図である。
ク図である。
【図２】図１における演算部による処理を説明するため
の図である。
の図である。
【図３】従来の中央処理装置の一例を示すブロック図で
ある。
ある。
１，１５ 中央処理装置 ２，１６ 演算部 ３ スタックポインタ ４ スタックポインタ変分検出部 ５，１７ 内部バス ６ 無効ブロック通知バス ７，１８ キャッシュメモリ ８ ブロック無効化制御部 ９，１９ 主メモリブロックアドレス １０，２０ ブロック １１，２１ 有効フラグ １２，２２ 変更フラグ １３，２３ 外部バス １４，２４ 主メモリ
Claims (1)
- 【請求項１】 キャッシュメモリのブロックをアドレス
指定で無効化するブロック無効化制御部を有するライト
バック方式のキャッシュメモリと、スタックポインタの
変化を検出するスタックポインタ変分検出部を有する演
算部と、前記キャッシュメモリと前記演算部間を接続す
る無効ブロック通知バスとを備えることを特徴とする中
央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065538A JPH0628253A (ja) | 1992-03-24 | 1992-03-24 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065538A JPH0628253A (ja) | 1992-03-24 | 1992-03-24 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628253A true JPH0628253A (ja) | 1994-02-04 |
Family
ID=13289896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4065538A Withdrawn JPH0628253A (ja) | 1992-03-24 | 1992-03-24 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303232A (ja) * | 2003-03-20 | 2004-10-28 | Matsushita Electric Ind Co Ltd | データメモリキャッシュ装置及びデータメモリキャッシュシステム |
| US6854967B2 (en) | 2000-10-31 | 2005-02-15 | Mitsubishi Heavy Industries, Ltd. | Electric injection molding machine for controlling injection speed and injection pressure of electric injection molding machine |
-
1992
- 1992-03-24 JP JP4065538A patent/JPH0628253A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6854967B2 (en) | 2000-10-31 | 2005-02-15 | Mitsubishi Heavy Industries, Ltd. | Electric injection molding machine for controlling injection speed and injection pressure of electric injection molding machine |
| JP2004303232A (ja) * | 2003-03-20 | 2004-10-28 | Matsushita Electric Ind Co Ltd | データメモリキャッシュ装置及びデータメモリキャッシュシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |