JPH06282983A - メモリ内のデータをアクセスするための方法、メモリシステムおよびメモリ制御システム - Google Patents

メモリ内のデータをアクセスするための方法、メモリシステムおよびメモリ制御システム

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JPH06282983A
JPH06282983A JP6002333A JP233394A JPH06282983A JP H06282983 A JPH06282983 A JP H06282983A JP 6002333 A JP6002333 A JP 6002333A JP 233394 A JP233394 A JP 233394A JP H06282983 A JPH06282983 A JP H06282983A
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memory
data
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cas
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JP6002333A
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William M Johnson
ウィリアム・マイケル・ジョンソン
Thang Tran
タン・トラン
Stephen Charles Kromer
スティーブン・チャールズ・クロマー
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

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Abstract

(57)【要約】 【目的】 １サイクルでデータをラッチできる高性能Ｄ
ＲＡＭページモードアクセスシステムおよび方法を提供
する。 【構成】 データラッチメカニズムはコラムアドレスス
トローブ（ＣＡＳ）信号（９０）を使って、高い動作周
波数で１サイクルのＤＲＡＭページモードアクセスを実
行する。

Description

【発明の詳細な説明】
【０００１】
【関連出願の相互参照】本発明は、以下の日本の特許出
願に関する。
【０００２】トラン（Tran) による「キャッシュメモリ
システムおよびマイクロプロセッサ内の命令を操作する
ための方法」、ジョンソン（Johnson)らによる「コンピ
ュータメモリシステム、データキャッシュ動作の方法お
よびデータキャッシュシステム」および、トラン（Tra
n) による「ラッチ回路、データの受取りを制御するた
めの装置、ラッチングを遅延させる方法、およびプリチ
ャージ値の受取りを阻止する方法」である。
【０００３】上述の出願はすべて、本出願と同一期日に
出願され、本発明の譲受人に譲渡され、ここで引用によ
り全体的に再現されるかのように援用される。
【０００４】
【発明の分野】この発明は一般に、コンピュータシステ
ムで用いられるメモリに関する。より特定的には、この
発明はそのようなシステムで用いられるページモードメ
モリにストアされたデータをアクセスするための方法に
関する。
【０００５】
【関連技術に関する論議】コンピュータシステムの動作
速度はこれまでも、そして現在も増加が望まれている。
これを達成するためのあるアプローチは、コンピュータ
の中央処理装置（ＣＰＵ）のクロック周波数を増加させ
ることである。これにより、単位時間当りの処理命令数
を大きくすることができる。しかしながら、アクセス時
間、すなわちメモリからデータを読出すのに必要な時間
が対応して短縮されないならば、このアプローチは制限
される。
【０００６】当業者がこれまでアクセス時間を減じるた
めに開発を進めてきたある技術はページモードメモリの
利用である。この技術では、メモリは多数のページに分
けられ、その各々は、特定のアドレスを有する行からな
る。各行は、対応する列アドレスを有する多数の列から
なる。このように構成されたメモリでは、行アドレスが
メモリに与えられ、あるデータが置かれたメモリの特定
のページを選択することが可能となる。さらに、ある所
望されたデータの列アドレスがメモリに与えられ、アド
レス指定された行またはページ内のそのデータを選択す
ることが可能となる。このプロセスにより、ページモー
ドメモリにストアされた特定のデータを有効にアクセス
することができる。
【０００７】具体的な例を参照して最も明確に説明され
る、この文中の概念の理解を助けるために、ここで先行
技術のページモードシステムの例が詳しく述べられる。
【０００８】ページモードメモリシステムのブロック図
は図１に示される。このシステム（一般に参照番号１０
で示される）は、コントロールバス１６、アドレスバス
１８、データバス２０により相互接続される、ＣＰＵ１
２およびメモリコントローラ１４を含む。メモリコント
ローラ１４はさらに、ランダムアクセスメモリ（ＲＡ
Ｍ）を含む少なくとも１つのメモリモジュール２２に結
合される。データバス２４はメモリコントローラ１４と
メモリモジュール２２との間に結合され、１４と２２と
の間でデータの転送を可能にする。
【０００９】続けて図１を参照すると、アドレス多重化
（ｍｕｘ）バス２６がメモリコントローラ１４とメモリ
モジュール２２との間で結合されているのがわかる。こ
のバス２６により、メモリコントローラ１４からメモリ
モジュール２２に行および列アドレス情報が伝達され
る。このバス２６は多重化されているのでメモリアクセ
スサイクルの間に行またはページアドレスを運び、かつ
その後に列アドレスを運ぶことが可能となる。
【００１０】さらに、メモリコントローラ１４はメモリ
モジュール２２にロウアドレスストローブ（ＲＡＳ）お
よびコラムアドレスストローブ（ＣＡＳ）信号を与え
る。これらの信号の性質および機能は以下で詳しく述べ
られる。
【００１１】ここで図２を参照すると、コンピュータメ
モリシステム１０の幾つかの典型的なメモリサイクルが
示されている。たとえば、ＣＰＵ１２がメモリモジュー
ル２２から第１のデータをアクセスしようとすると仮定
しよう。このデータは対応のアドレスを有する。このデ
ータをアクセスするために、ＣＰＵ１２はまずそのアド
レスをメモリコントローラ１４に送る。メモリコントロ
ーラ１４はアドレスを行またはページアドレス部分と列
アドレス部分に分ける。２つの部分、すなわち行アドレ
ス部分と列アドレス部分は、アドレス多重化バス２６に
多重化される。図２では、ポイント２８は、メモリコン
トローラ１４が最初に行アドレスをアドレス多重化バス
２６に与えるポイントを示す。このとき、ＲＡＳ信号は
「ハイ」または「オフ」となる。すなわち、この例では
負論理が用いられるので、「ハイ」は「オフ」状態に対
応し、かつ「ロー」は「オン」状態に対応する。ＲＡＳ
信号はポイント３０でオンになり、現在アドレス多重化
バス２６に与えられている行アドレス部分を選択する。
こうして、メモリモジュール２２は、アドレス指定され
たデータがストアされる特定のページまたは行を選択す
る。
【００１２】ＲＡＳがオンになり、かつ行アドレスが選
択された後、ポイント３２で、所望されたデータの列ア
ドレス部分がアドレス多重化バス２６に与えられる。そ
の後ＣＡＳ信号はポイント３４で「オン」にされ、現在
アドレス多重化バス２６に与えられている列アドレス部
分を選択する。この時点でメモリモジュール２２は特定
のデータの行アドレス部分と列アドレス部分との両方を
受け取ったので、モジュール２２はこのようにアドレス
指定されたデータをアクセスしかつそのアクセスされた
データをメモリデータバス２４に与えることができる
（図１参照）。メモリデータバス２４上のデータは、ポ
イント３４でのアドレスの完了および選択の後の予め定
められた時間期間（ＴD で示される）の後のポイント３
６で有効となる。これでマイクロプロセッサはデータバ
ス２０を介しアドレス指定されたデータを受け取ること
ができる（図１に示される）。
【００１３】続けて例を示すと、ここでは第１のデータ
と同じページまたは行におかれた第２のデータがメモリ
モジュール２２からアクセスされると仮定しよう。当業
者は、次のメモリサイクルの準備のために、現メモリサ
イクルが終わるのに先立って（たとえば、その列アドレ
ス部分を変更することによって）アドレスを変更する動
作を表わすために「パイプライニング」という用語を使
う。パイプライニング自体が時間を節約するが、これは
メモリコントローラ１４内のアドレスデコード回路がパ
イプライニングが行なわれないときよりも早くアドレス
の処理を開始することができるようになるからである。
そのようなパイプライニングの例は図２に示され、そこ
ではポイント３６でデータが有効となるのに続き、かつ
ポイント３８で第１のメモリサイクルが終わるのに先立
ち、ポイント４０で列アドレスが新しい列アドレスに変
更され、そのような列アドレスは第２のデータに対応す
る。第２のメモリサイクルでアクセスされる第２のデー
タは第１のメモリサイクルでアクセスされたデータと同
じページにあるので、行アドレス部分はそのままである
が列アドレス部分はポイント４０で変わる。この状態は
「ページヒット」と言われる。「ページヒット」が起こ
ると行アドレス部分をメモリモジュール２２に再送する
必要がないため、ページモードメモリ装置では貴重な時
間が節約できる。
【００１４】メモリモジュール２２が、現在アドレス多
重化バス２６上にある列アドレス情報を選択しかつ実際
に利用できるようになるまでに、ＣＡＳプリチャージ４
２と言われる予め定められた時間期間の間、ＣＡＳ信号
を「オフ」にする必要がある。一旦ＣＡＳプリチャージ
が完了すると、ＣＡＳはポイント４４で再び「オン」に
され、これにより第２のデータの列アドレス部分がメモ
リモジュール２２により選択される。こうして第２のデ
ータのアドレス指定が完了され、かつメモリアドレスバ
ス２４「上の」データは、ポイント４４でのアドレスの
完了および選択から予め定められた時間遅延（図２にＴ
D でも示される）の後のポイント４６で有効となる。し
たがってマイクロプロセッサ１２はデータバス２０から
アドレス指定されたデータをピックアップする（取込
む）ことができる（図１に示される）。第２のメモリサ
イクルはポイント４８で終わる。
【００１５】さらに引き続いて例を示すと、ここでは、
第１および第２のデータと異なったページまたは行に置
かれた第３のデータが図２のポイント４８で始まる第３
のメモリサイクルでアクセスされると仮定しよう。図２
にはそのような第３のメモリサイクルの一部分だけが示
されている。この状態は「ページミス」と言われる。す
なわち第３のデータの位置に対応する新しい行アドレス
部分が、メモリモジュール２２に与えられなければなら
ない。そのような新しい行アドレス部分はポイント５０
でパイプライニングによりアドレス多重化バス２６に現
われる。第３のメモリサイクルのはじめに、ＲＡＳは次
の行アドレスの準備のためオフにされる。ポイント５２
でＲＡＳが「オン」にされると、新しい行アドレスが実
際に選択される。第３のメモリサイクルの残りの部分は
図２の第１のメモリサイクルと実質的に同様であり、Ｃ
ＡＳプリチャージは、第３のメモリサイクルの開始に近
いポイント５４で与えられる。
【００１６】図２に示されたタイミング図についての上
述の詳しい説明により、当業者は図４ないし図７に示さ
れるタイミング図をはっきり理解できるようになるだろ
う。図４ないし図７に示されるタイミング図は高性能Ｄ
ＲＡＭ（ダイナミックランダムアクセスメモリ）アクセ
スシステム（すなわち、ここで従来どおり理解されてい
るような、高周波数で動作するシステム）の信号の状態
を示す。これらのタイミング図はこの発明による改良を
明瞭かつ簡潔に示しているので、それらについてはこの
発明についての以下の詳細な説明部分で、かなり詳しく
述べられる。
【００１７】当業者がよく知っているように、ＤＲＡＭ
コントローラはＤＲＡＭへの読出、書込、およびページ
モードアクセスを行なわなければならず、さらにそれら
はセットアップおよびホールド時間についてのＤＲＡＭ
の仕様のすべてを満たさなければならない。ＤＲＡＭコ
ントローラおよびＤＲＡＭシステムの仕様はシステムク
ロックの立上りおよび立下りエッジに基づいている。
【００１８】ＤＲＡＭへのロードリクエストがあれば、
通常、ロードデータは、システムクロックを複写または
鏡映する内部クロックによってラッチされる。高性能Ｄ
ＲＡＭページモードアクセスに対して図４ないし図７に
示された信号の状態に基づけば当業者には認識されるで
あろうが、データが有効となるタイミングはシステムク
ロックと十分に一致しない。ゆえに、データをラッチす
るのにシステムクロックが用いられる場合、ＤＲＡＭペ
ージモードアクセスは少なくとも２つのサイクルを必要
とする。これは、コンピュータシステムのアクセス時間
を低減し、動作速度を増大させようとする設計の所望に
背く。そのような２サイクルのＤＲＡＭページモードア
クセスが先行技術の抱える短所であり欠点である。
【００１９】
【発明の概要】この発明は、データをラッチするのにＣ
ＡＳ信号が用いられる高性能ＤＲＡＭアクセスシステム
および方法を提供することで、上述の先行技術の抱える
短所および欠点を克服する。
【００２０】したがって、この発明の目的は、１サイク
ルでデータをラッチできる高性能ＤＲＡＭページモード
アクセスシステムおよび方法を提供することである。
【００２１】この発明をよりよく理解するために、かつ
そのさらなる目的、利点、および新規な特徴のために、
ここで添付図面とともにこの発明についての以下の詳細
な説明を参照されたい。
【００２２】
【実施例の詳細な説明】上述のように、この発明は図４
ないし図７に示されたタイミング図によって明瞭かつ簡
潔に述べられているが、この発明の原理の実際の実現を
容易にするためには、ＤＲＡＭについて幾らか理解する
ことがその助けとなる。したがって、そのように実現を
容易にするのを助けるため、図４ないし図７のタイミン
グ図について述べる前に、従来のＤＲＡＭについて説明
する。
【００２３】ここで図３を参照すると、包括的に参照番
号５６で示される先行技術のＤＲＡＭが示されている。
ＤＲＡＭ５６は、メモリセルのマトリックスを含むメモ
リアレイ５８を備える。メモリアレイ５８のビットライ
ンの対と入出力ラインの対との間には、ビットラインセ
ンスアンプおよび入出力ゲート回路６０、またはメモリ
セルの出力を増幅する一連のセンスアンプが結合されて
いる。
【００２４】行および列デコーダ６２および６４はそれ
ぞれ、メモリアレイ５８に結合され、アクセスされるセ
ルの行および列アドレスをデコードする。行および列ア
ドレスバッファ６６および６８はそれぞれ、アドレス入
力ライン（Ａ０ないしＡ８）に結合され、さらに行およ
び列デコーダ６２および６４に結合される。これらのバ
ッファはアドレス信号をストアするのに役立つ。
【００２５】第１および第２のクロック発生器７０およ
び７２はロウアドレスストローブ（ＲＡＳ）およびコラ
ムアドレスストローブ（ＣＡＳ）入力に結合される。こ
れらの入力は行および列のバッファおよびデコーダ、す
なわちエレメント６２、６４、６６および６８の動作を
制御する。
【００２６】ダイナミックメモリは揮発性のものであ
り、かつ一定の単位ごとにアクセスされまたはリフレッ
シュされなければデータを失うことがあるので、リフレ
ッシュコントローラ／カウンタ７４がメモリアレイ５８
をリフレッシュするために設けられる。データインバッ
ファ７６およびデータアウトバッファ７８は、メモリア
レイ５８に書込まれるデータおよびメモリアレイ５８か
ら読出されるデータをストアするため設けられる。バッ
ファ７６および７８は、ＡＮＤゲート８０を介しての書
込イネーブル信号（Ｗ）および出力イネーブル信号
（Ｇ）により制御される。基板バイアス発生器８２は電
源ライン（ＶCC）および接地（ＶSS）に結合されて設け
られる。
【００２７】システムクロックはプロセッサを駆動し、
これはＤＲＡＭコントローラに制御信号を与え、ＤＲＡ
ＭコントローラはＲＡＳおよびＣＡＳ信号を生成する。
【００２８】ここで図４ないし図７に示されたタイミン
グ図を参照されたい。図４、図５、図６および図７に示
されているのはそれぞれ、ＤＲＡＭ読出サイクルに対す
るタイミング図、ＤＲＡＭ書込サイクルに対するタイミ
ング図、ＤＲＡＭページモード読出サイクルに対するタ
イミング図、およびＤＲＡＭページモード書込サイクル
に対するタイミング図であり、それらはすべて高性能シ
ステムにおけるものである。
【００２９】図４ないし図７に示されるタイミング図に
ついての説明を簡単にするため、さらにそれらの図の理
解を助けるため、ここでは図面に共通する信号が説明さ
れる。図４ないし図７には８個の「共通」信号が示され
る、すなわちクロック信号８４、アドレス信号８６、読
出／書込信号８８、ＲＡＳ信号９０、ＣＡＳ信号９２、
書込イネーブル信号９４、出力イネーブル信号９６、お
よびデータ信号９８である。クロック信号８４はメモリ
コントローラ内でクロックにより生成されたタイミング
信号である。「メモリクロック」はシステムクロックを
複写し、かつそれらにより生成されたタイミング信号が
従来ロードデータをラッチするのに利用されてきた。ア
ドレス信号８６は、上述の関連技術に関する説明部分で
述べられた、多重化された行および列アドレス部分を含
む。読出／書込信号８８は２つの動作のうちどちらが実
行されているかを示す。ＲＡＳおよびＣＡＳ信号９０、
９２はそれぞれ、行および列アドレスを、多重化された
アドレスのランダムアクセスメモリ内でストローブする
のに用いられる入力である。書込イネーブル信号９４は
（たとえば真のとき）メモリへのデータの書込みを可能
にする入力である。出力イネーブル信号９６は（たとえ
ば偽のとき）出力を「オフ」またはハイのインピーダン
ス状態にする。最後に、データ信号９８は、上述の関連
技術についての説明部分で述べられたメモリデータバス
上のアクセスされたデータを含む。
【００３０】ここで特に図４を参照すると、上述のよう
に、通常ＤＲＡＭ読出サイクルに対するタイミングが示
されている。サイクル１ないしサイクル５のラベルを付
けられた５つの全サイクルが図４に示されている。
【００３１】ＤＲＡＭアクセスは２つのサイクルを必要
とする。また、データが読出された後にさらに１サイク
ルがとられてＲＡＳプリチャージの時間を与える。図４
に示されるように、ＲＡＳ信号９０の立上りエッジ（参
照番号１００で示される）は、関連のサイクルの開始後
にクロック信号８４の第２の立下りエッジ（参照番号１
０２で示される）で生じる。
【００３２】ここで図５を参照すると、書込の際の通常
アクセスタイミングに関しては、データ１０４がＲＡＳ
９０が立下るのと同じサイクル（図４ではサイクル２で
示される）で駆動されることがわかるだろう。
【００３３】ＲＡＳアドレスセットアップ時間
（ｔASR ）はＲＡＳのアサーションを遅らせることで満
たされ得る。ＣＡＳアドレスは第１のサイクルの中途ま
で駆動され、ＣＡＳアドレスセットアップ時間
（ｔASC ）を満たすことができる。さらに、プロセッサ
は、クロックサイクル時間の１．５倍であるＲＡＳがロ
ーの時間（ｔRA S ）およびクロックサイクル時間の１．
２倍であるＲＡＳプリチャージ時間（ｔ RP）を満たすこ
とが保証され得る。ＤＲＡＭ読出のため、データの各バ
イトはクロックの立上りエッジごとにプロセッサにラッ
チされる。
【００３４】この発明の好ましい実施例では、ＤＲＡＭ
タイミングは、８０ｎｓのＤＲＡＭが１６ＭＨｚのクロ
ック周波数で、７０ｎｓのＤＲＡＭが２０ＭＨｚのクロ
ック周波数で、かつ６０ｎｓのＤＲＡＭが２５ＭＨｚの
クロック周波数で利用され得るように設計されてもよ
い。
【００３５】ここでページモードアクセスタイミングに
ついて説明すると、この発明の実施例では、ページモー
ドアクセスはメモリの各バンクに対し可能化され、一連
のアクセスに対する平均アクセス時間を減じ得る。可能
化された場合、ページモードアクセスは命令アクセス、
データキャッシュ再ロード、および他の命令のために実
行され得る。この発明の実施例では、ページモードアク
セスにより、最初のアクセス以外のすべてのアクセス時
間を１サイクルにできる。ＤＲＡＭバンクが１６ビット
幅であれば、３２ビットのワードを得るためには２つの
アクセスが要求されるだろう。ページモードアクセス
は、そのようなアクセスが可能化されるなら、そのよう
な場合に第２の１６ビットをアクセスするために実行さ
れ得る。
【００３６】図６はページモードＤＲＡＭ読出サイクル
についてのタイミングを示し、かつ図７はページモード
ＤＲＡＭ書込サイクルについてのタイミングを示す。Ｃ
ＡＳがローの時間（ｔCAS ）および利用可能なＣＡＳア
クセス時間（ｔCAC ）は両方とも、クロックサイクル時
間の０．４倍であることが保証される。利用可能なＣＡ
Ｓアクセス時間は、それぞれのＣＡＳの立上りエッジで
各データバイトをラッチすることで保証される。これに
より、利用可能なアクセス時間でのファクタである、Ｃ
ＡＳの立下りエッジとクロックの立上りエッジとの間の
歪が除去される。ゆえに、ＣＡＳ信号はデータをラッチ
するのに用いられる。
【００３７】さらに、図６はまたページモードアクセス
がデータキャッシュブロックを再ロードするためにいか
に利用されるかを示す。
【００３８】上述の説明に基づき、当業者は、この発明
が高性能ＤＲＡＭアクセスの方法を提供することを認識
するだろう。当業者に知られるように、ＤＲＡＭコント
ローラは読出、書込、およびページモードアクセスをＤ
ＲＡＭに与えなければならず、さらにそれはセットアッ
プおよびホールド時間についてのＤＲＡＭのすべての仕
様を満たさなければならない。ＤＲＡＭコントローラの
設計の際には、ＤＲＡＭの両方の動作周波数が考慮され
なければならない。システム仕様は一般に、システムク
ロックの立上りおよび立下りエッジに基づく。
【００３９】ＤＲＡＭへのロードリクエストに対し、ロ
ードデータは通常、システムクロックを鏡映または複写
する内部クロックによりラッチされる。高性能ＤＲＡＭ
ページモードアクセスでは、有効データのタイミングは
システムクロックと十分に一致しないので、２サイクル
のＤＲＡＭページモードアクセスを生ぜしめるであろ
う。この発明の教示により、この問題はＣＡＳ信号を使
ってデータをラッチすることで解決される。従来のコン
トローラは２つのサイクルを必要とするがそのような信
号を使うことで１サイクルのページモードアクセスが与
えられる。
【００４０】明らかに、上述の教示から見て多くの修正
および変形が可能である。したがって前掲の特許請求の
範囲内で、この発明は、ここで特定的に述べられている
以外の方法でも実施され得る。
【図面の簡単な説明】
【図１】ページモードメモリを備えた従来のコンピュー
タシステムについての簡略化されたブロック図である。
【図２】典型的な従来のページモードメモリについての
タイミング図である。
【図３】従来のＤＲＡＭについてのブロック図である。
【図４】高性能システムでのＤＲＡＭ読出サイクルにつ
いてのタイミングを示す図である。
【図５】高性能システムでのＤＲＡＭ書込サイクルにつ
いてのタイミングを示す図である。
【図６】高性能システムでのページモードＤＲＡＭ読出
サイクルについてのタイミングを示す図である。
【図７】高性能システムでのページモードＤＲＡＭ書込
サイクルについてのタイミングを示す図である。
【符号の説明】
８４ クロック信号 ８６ アドレス信号 ８８ 読出／書込信号 ９０ ＲＡＳ信号 ９２ ＣＡＳ信号 ９４ 書込イネーブル信号 ９６ 出力イネーブル信号 ９８ データ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タン・トラン アメリカ合衆国、78730 テキサス州、オ ースティン、イーグル・トレイス・トレイ ル、5209 (72)発明者 スティーブン・チャールズ・クロマー アメリカ合衆国、78753 テキサス州、オ ースティン、ミドル・フィスクビル・ロー ド、9601、ナンバー・０−６

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 メモリおよびメモリコントローラを含む
    システムにおいて、前記メモリ内のデータをアクセスす
    るための方法であって、 前記メモリコントローラ内でコラムアドレスストローブ
    信号を生成するステップと、 前記コラムアドレスストローブ信号により前記メモリ内
    の所望されたデータをラッチするステップとを含む、方
    法。
  2. 【請求項２】 前記メモリがダイナミックランダムアク
    セスメモリでありかつ前記メモリコントローラがダイナ
    ミックランダムアクセスメモリコントローラである、請
    求項１に記載の方法。
  3. 【請求項３】 前記システムが、システムクロックによ
    るデータのラッチが単一のサイクル内で実行できないよ
    うな高い周波数で動作させられる、請求項１に記載の方
    法。
  4. 【請求項４】 データをアクセスするための前記方法が
    ページモードアクセスの態様で動作する、請求項１に記
    載の方法。
  5. 【請求項５】 ストアされたデータが対応の列アドレス
    を有する、メモリおよびメモリ制御システムであって、
    前記システムは、 コラムアドレスストローブ信号を生成するための手段
    と、 前記コラムアドレスストローブ信号を使ってデータをラ
    ッチするための手段とを含む、システム。
  6. 【請求項６】 前記メモリがダイナミックランダムアク
    セスメモリであり、かつ前記メモリ制御がダイナミック
    ランダムアクセスメモリコントローラを含む、請求項５
    に記載のシステム。
  7. 【請求項７】 前記システムが、システムクロックによ
    るデータのラッチが単一のサイクル内で実行できないよ
    うな高い周波数で動作させられる、請求項５に記載のシ
    ステム。
  8. 【請求項８】 前記システムがページモードアクセスの
    態様で動作する、請求項５に記載のシステム。
  9. 【請求項９】 制御ストローブ信号を生成するための手
    段と、 前記制御ストローブ信号を利用してデータをラッチする
    ための手段とを含み、 それにより前記制御ストローブ信号がメモリから制御手
    段にデータを読出すのに利用される、メモリシステム。
  10. 【請求項１０】 前記制御手段がプロセッサを含む、請
    求項９に記載のシステム。
  11. 【請求項１１】 前記制御手段がメモリコントローラを
    含む、請求項９に記載のシステム。
JP6002333A 1993-01-21 1994-01-14 メモリ内のデータをアクセスするための方法、メモリシステムおよびメモリ制御システム Pending JPH06282983A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US707393A 1993-01-21 1993-01-21
US007073 1993-01-21

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496787B1 (ko) * 1997-08-08 2005-09-12 삼성전자주식회사 고속반도체메모리장치의억세스시간을줄이기위한제어방법및컨트롤라

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6112284A (en) * 1994-12-30 2000-08-29 Intel Corporation Method and apparatus for latching data from a memory resource at a datapath unit
US7243333B2 (en) * 2002-10-24 2007-07-10 International Business Machines Corporation Method and apparatus for creating and executing integrated executables in a heterogeneous architecture
US7222332B2 (en) * 2002-10-24 2007-05-22 International Business Machines Corporation Method and apparatus for overlay management within an integrated executable for a heterogeneous architecture
US7200840B2 (en) * 2002-10-24 2007-04-03 International Business Machines Corporation Method and apparatus for enabling access to global data by a plurality of codes in an integrated executable for a heterogeneous architecture
US7225431B2 (en) * 2002-10-24 2007-05-29 International Business Machines Corporation Method and apparatus for setting breakpoints when debugging integrated executables in a heterogeneous architecture
US7213123B2 (en) * 2002-10-24 2007-05-01 International Business Machines Corporation Method and apparatus for mapping debugging information when debugging integrated executables in a heterogeneous architecture

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4044330A (en) * 1976-03-30 1977-08-23 Honeywell Information Systems, Inc. Power strobing to achieve a tri state
DE3243496A1 (de) * 1982-11-24 1984-05-24 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit einem dynamischen schreib-lese-speicher
US4797850A (en) * 1986-05-12 1989-01-10 Advanced Micro Devices, Inc. Dynamic random access memory controller with multiple independent control channels
US4924441A (en) * 1987-03-18 1990-05-08 Hayes Microcomputer Products, Inc. Method and apparatus for refreshing a dynamic memory
US4792929A (en) * 1987-03-23 1988-12-20 Zenith Electronics Corporation Data processing system with extended memory access
US5173878A (en) * 1987-11-25 1992-12-22 Kabushiki Kaisha Toshiba Semiconductor memory including address multiplexing circuitry for changing the order of supplying row and column addresses between read and write cycles
US5034917A (en) * 1988-05-26 1991-07-23 Bland Patrick M Computer system including a page mode memory with decreased access time and method of operation thereof
JP3178859B2 (ja) * 1991-06-05 2001-06-25 株式会社東芝 ランダムアクセスメモリ装置およびそのパイプライン・ページモード制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496787B1 (ko) * 1997-08-08 2005-09-12 삼성전자주식회사 고속반도체메모리장치의억세스시간을줄이기위한제어방법및컨트롤라

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