JPH06282995A

JPH06282995A - 電気的にプログラム可能なメモリを均一にプログラムする方法と該方法を実行するメモリ

Info

Publication number: JPH06282995A
Application number: JP5352617A
Authority: JP
Inventors: Olivier Rouy; ルーイオリヴィエ
Original assignee: SGS Thomson Microelectronics SA; SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics SA; STMicroelectronics lnc USA
Priority date: 1992-12-31
Filing date: 1993-12-29
Publication date: 1994-10-07
Also published as: DE69317250T2; DE69317250D1; EP0606796A1; FR2700056B1; US5457651A; FR2700056A1; EP0606796B1

Abstract

(57)【要約】【目的】電気的にプログラム可能なメモリを均一にプ
ログラムする方法と該方法を実行するメモリ【構成】データ入出力バスと、アドレスバスと、命令
シーケンシングモードを制御するレジスタと、アクティ
ブ状態でデータ出力バスを可能化する可能化信号（／Ｏ
Ｅ）とを具備した集積回路の形の電気的にプログラム可
能なメモリ内に、データをプログラムする方法が提供さ
れる。制御レジスタが均一プログラミング命令を受けた
場合、制御レジスタが均一プログラミングシーケンスモ
ード信号を出力し、可能化信号のインアクティブ状態の
とき、アドレスバス上に存在するメモリアドレスのデー
タのプロラミングを開始し、可能化信号のアクティブ状
態のとき、プログラム動作を停止する。さらに、上記の
ような方法を実施するための、集積回路の形の電気的に
プログラム可能なメモリが提供される。本発明は、電気
的にプログラム可能なメモリに適用可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的にプログラム可
能なメモリを均一にプログラムする方法に関するもので
ある。本発明はダイナミック制御インターフェースを含
むメモリ、特にフラッシュＥＰＲＯＭ型のメモリに適用
される。本発明は更にそのような方法を実行するための
メモリに関するものである。

【０００２】

【従来の技術】ダイナミック制御インターフェースを有
するメモリは、例えばプログラミングのような、メモリ
への特定の動作の内部シーケンスを実行するための必須
の内部回路を有している。フラッシュＥＰＲＯＭメモリ
もそのような構造を有する。フラッシュＥＰＲＯＭメモ
リは、厚みが0.1 μｍの範囲と小さく且つ導通チャンネ
ル上では均一な厚さを有するゲート酸化物が設けられた
フローティングゲートメモリで構成されていることを思
い出されたい。セルは、ホットエレクトロンを用いてプ
ログラムされる。このメモリの完全な消去は、トンネル
効果によって行うことができる。

【０００３】以上の各種動作は、ゲート、ソースおよび
ドレインにおいてさまざまな電圧レベルを使用し、その
レベルを特定の時間印加する。各動作の後には、プログ
ラミングおよび消去の動作を信用性の高いものにするた
め、標準的な読み出しよりも高い読み出し電圧レベルに
よってプログラムされたまたは消去されたセルの読み出
しを行うチェック動作を行うことができる。コントロー
ルレジスタを備えた構造が提案されたのは、そのような
メモリの使用を単純化するためである。

【０００４】フラッシュＥＰＲＯＭメモリは、従って、
命令コードを受ける制御レジスタと、対応する仕事を行
うための回路とを含んでいる。通常、使用する外部信号
は、書込み可能化信号／ＷＥ、読み出しモードでデータ
の出力を可能にする信号／ＯＥ、例えばＤ０─Ｄ７のよ
うなデータ信号、Ａ０─Ａ１５のようなアドレス信号、
電源電圧信号ＶＣＣ、高電圧信号ＶＰＰおよび接地信号
ＶＳＳである。一般に、信号／ＯＥおよび／ＷＥは低レ
ベルでアクティブである。

【０００５】メモリ回路によって待たれている第１のサ
イクルは、命令コードの書込みを行うためのサイクルで
ある。これはインアクティブ状態の信号／ＯＥによって
行われる。これが、書込み可能化信号／ＷＥをアクティ
ブにし、制御レジスタに記憶された命令コードを外部デ
ータ信号Ｄ０─Ｄ７上に出す際に、信号Ｄ０─Ｄ７への
データの出力を禁止する。

【０００６】メモリアドレスでデータをプログラムする
ための命令の場合は、メモリ回路が待つ次のサイクル
は、データおよびアドレスの書込みサイクルである。続
いてプログラミングが開始される。次に、メモリ回路
は、プログラミングの確認のための命令コードを書き込
む新しいサイクルを待つ。この書込み動作の効果は、プ
ログラミングを停止することにある。信号／ＯＥはアク
チブレベルにあり、データ信号Ｄ０─Ｄ７上に、プログ
ラミング動作が成功であったか否かを示す情報を出力で
きるようになされている。

【０００７】プログラミングの継続時間は、プログラム
すべきデータの書き込みを行うための第２のサイクル
（プログラミング動作を開始させる）と、確認命令コー
ドを書き込むための第３のサイクル（プログラミング動
作を停止させる）によってチェックされる。消去命令の
場合は、制御シーケンスは同様であるが、さらにより簡
単である。なぜならば、消去はメモリアレイ全体に関し
て行われ（あるいはアレイがセグメントになっている場
合には１部分に関して行われ）、特定のワードアドレス
について行われるものではないからである。

【０００８】しかしながら、メモリアレイの消去には、
均一で信頼性のあるメモリ消去を確実に行うために、全
てのメモリアレイがあらかじめプログラムされている必
要がある。従来のように、消去はメモリセルを論理状態
“１”として行い、プログラミングはメモリセルを論理
状態“０”にして行うものである場合、メモリ全体がゼ
ロ（“０”）に均一にプログラムされなければならな
い。その場合、メモリアレイ全体についてのプログラミ
ング制御シーケンスの合計時間が特に大きくなる。なぜ
なら、これまで見てきたように、各メモリアドレスにつ
いて３つの書込みサイクルが必要となるからである。

【０００９】大容量メモリについては、均一なプログラ
ミングに必要なこの時間は、ユーザにとって特に大きな
不利を伴うものである。製造者自体にとっては、その消
去試験段階に関して不利であるが、より一般的には欠陥
の検出に関するもので、そのために良く使用される動作
は、ワード内の隣接するセルについて相補的な論理状態
を用いた、均一なプログラミングである（それぞれのメ
モリバイトを、例えばデータ55Ｈ（Ｈは16進を示す）で
プログラミングするチェックボード試験として公知）。
この場合、試験のコストが非常に高いことが知られてい
る。

【００１０】

【発明が解決しようとする課題】本発明は、必要な書込
みサイクルの数を減らすことの可能な、均一にプログラ
ミングする別の方法を提供して、この問題を解決せんと
するものである。

【００１１】

【課題を解決するための手段】本発明は、最初のアドレ
スのプログラミングのためにプログラムすべきデータを
一度だけ書込み、その後のアドレスをプログラムするた
めにはそれを記憶するという着想に到達した。本発明の
もう１つの着想は、均一なプログラミングのための命令
コードの書込みは１度だけとするというものである。プ
ログラミングの継続と続くアドレスの斟酌は、可能化信
号／ＯＥによってのみ続けられる。つまり、シーケンス
の開始時にはただ２つの書込みサイクル／ＷＥが存在
し、その後は、可能化信号１つ／ＯＥと、アドレス信号
Ａ０─Ａ１５を管理するだけとなる。

【００１２】請求項に記載の通り、本発明によるなら
ば、データ入出力バスと、アドレスバスと、命令シーケ
ンシングモードを制御するレジスタと、アクティブ状態
でのデータ出力バスを可能にする可能化信号（／ＯＥ）
とで構成される集積回路の形の、電気的にプログラム可
能なメモリ内のデータをプログラムする方法が提供され
る。本発明によれば、制御レジスタが均一なプログラミ
ング命令を受けた場合、制御レジスタは、均一プログラ
ミングシーケンスモード信号を送り出して、可能化信号
のインアクティブ状態で、アドレスバス上に存在するメ
モリアドレスのデータのプロラミングを開始し、可能化
信号のアクティブ状態でプログラム動作を停止させる。

【００１３】本発明によるならばさらに、アドレスバス
と、データ入出力バスと、命令シーケンスモード制御レ
ジスタとを具備し、データ出力バスをアクティブ状態に
する可能化信号／ＯＥと書込み可能化信号／ＷＥとを受
けて、データレジスタにデータ記憶クロック信号を、メ
モリのデコーダにアドレス記憶クロック信号を、そして
制御レジスタに命令の記憶させるためのクロック信号Ｉ
─ＣＬＫをそれぞれ発生する集積回路の形の電気的にプ
ログラム可能なメモリが提供される。本発明では、メモ
リは均一なプログラミング制御信号を発する手段を有
し、この手段は、入力にプログラミングモード信号と、
データ記憶クロック信号と、可能化信号／ＯＥとを受け
て、その出力において、可能化信号／ＯＥがインアクテ
ィブレベルの間に均一プログラミング制御信号をアクテ
ィブレベルにし、可能化信号がアクティブレベルの間に
均一プログラミング制御信号をインアクティブレベルに
する。均一プログラミングモード信号は、制御レジスタ
によって発せられる。

【００１４】

【実施例】図１は、本発明の方法を実施するために使用
可能な構造を備えたメモリ回路を示す。この実施例で
は、その構造は、電気的にプログラム可能で電気的に消
去可能なフラッシュＥＰＲＯＭタイプのメモリアレイＭ
ＥＭを備えたメモリ回路に相当するものである。いくつ
かのポイントを挙げておく。メモリアレイは行と列で構
成されている。同一行の全てのセルのゲートは共通接続
されている。同一列の全てのセルのドレインは共通接続
されている。セルのソースは一括して回路の共通のノー
ドに連結されている。セルへのアクセスは、このセルの
ゲートに接続された行に電圧ＵＧを印加し、このセルの
ドレインに接続された列に電圧ＵＤを印加し、さらにソ
ースの共通ノードに電圧ＵＳを印加して行う。

【００１５】つまりフラッシュＥＰＲＯＭセルの読み出
しは、５ボルト程度のゲート電圧ＵＧ（ＶＣＣ）を行に
印加し、１ボルト程度のドレイン電圧ＵＤを列に印加
し、０ボルトに等しい電圧ＵＳ（ＶＳＳ）をメモリアレ
イのソースの共通ノードに印加することによって行われ
る。セルの内容は列で読み取られる。フラッシュＥＰＲ
ＯＭセルのプログラミングは、約12ボルトに等しいゲー
ト電圧（ＶＰＰ）を行に印加し、６ボルト程度のドレイ
ン電圧ＵＤを列に印加し、さらにゼロボルトに等しい電
圧ＵＳ（ＶＳＳ）をメモリアレイのソースの共通ノード
に印加することによって行う。

【００１６】消去は、接地ＶＳＳに等しいゲート電圧Ｕ
Ｇを印加し、列を接続しない状態とし、約９ボルトに等
しいソース電圧ＵＳを印加することによって行う。確認
読み出し動作は、書込みおよびプログラミング動作の後
に行うのが好ましい。この読み出しは、７ボルト程度
と、通常の読み出しよりも高いゲート電圧ＵＧで行うの
が有利である。読み出しおよび消去命令を発するのに用
いられる広く公知の回路は、本発明の要旨の一部ではな
く、詳細な説明は行わない。

【００１７】以下、本発明の均一プログラミング方法、
およびポストプログラミング確認読み出しについてさら
に説明を行う。メモリ回路は、外部信号として、主に以
下のような信号を受ける。データ入出力信号、図１の実施例のＤ０─Ｄ７アドレス信号、実施例のＡ０─Ａ15 外部入出力信号Ｄ０─Ｄ７にメモリのデータを読み出し
ために出力バスＳ─ＭＥＭを可能化する（低レベル（論
理“０”）でアクティブである）可能化信号／ＯＥ低レベルでアクティブな書込み可能化信号／ＷＥ。書込み可能化信号の負のパルスによってデータ、アドレ
スおよび命令の記憶のためのクロック信号が発せられ
る。以下、「書込みサイクル」という表現は、アクティ
ブな（つまり負の）パルスを信号／ＷＥに発生させるこ
とを意味する。

【００１８】第１に、外部入出力信号Ｄ０─Ｄ７はレジ
スタ１の入力Ｅに到達し、そのレジスタ１は、Ｄ─ＢＵ
Ｓで示される回路の内部データ入力バスに接続してい
る。更に、レジスタ１は、メモリアレイＭＥＭのデータ
出力バスＳ─ＭＥＭに接続されており、レジスタの外部
出力Ｓに、メモリで読み取られたデータを出力する。こ
の出力Ｓは出力Ｄ０─Ｄ７に接続される。レジスタ１は
出力可能化信号／ＯＥによって制御されている。この出
力可能化信号／ＯＥがアクティブ状態（／ＯＥ＝０）の
とき、メモリの出力バスＳ─ＭＥＭから、レジスタ１の
出力Ｓへの転送が許可される。インアクティブ状態（／
ＯＥ＝１）では、出力Ｓはフローティング状態に置かれ
る。つまり外部信号Ｄ０─Ｄ７にいずれの論理状態も指
示せず、入力Ｅは内部データ入力バスＤ─ＢＵＳに転送
される。

【００１９】データ入力バスＤ─ＢＵＳはデータ記憶レ
ジスタ２の入力に接続されており、このレジスタのＥ─
ＭＥＭで示されるその出力が、メモリアレイＭＥＭのビ
ットラインまたは列用の制御ゲートの回路８と組み合わ
されたプログラミング入力回路８ｅに接続されている。
データ記憶レジスタ２はクロック信号Ｄ─ＣＬＫを受け
て、この信号はパルスで、データバスＤ─ＢＵＳに存在
するデータをデータ記憶レジスタ２に記憶させる。入力
回路８ｅは特に、公知の方法で、書込み増幅器（不図
示）を有する。

【００２０】制御ゲート回路８はさらに、出力回路８ｓ
と組み合わされており、出力回路８ｓは読み取り増幅器
と出力レジスタを備えており、メモリアレイのＳ─ＭＥ
Ｍの出力を出す。アドレス信号Ａ０─Ａ１５は、メモリ
アレイのアドレスデコーダＤＥＣに接続されたアドレス
バスＡ─ＢＵＳ上を介して内部に送り込まれる。このデ
コーダは、標準的なもので、行アドレス（またはワード
ライン）デコーダＤＲ、列アドレス（またはビットライ
ン）デコーダＤＣおよびアドレス記憶レジスタ９を有し
ている。

【００２１】このレジスタ９は、その入力に、アドレス
バスＡ─ＢＵＳおよびクロック信号Ａ─ＣＬＫを受け
る。この信号のパルスによって、レジスタ９のアドレス
バスに存在するアドレスの記憶が開始され、デコーダＤ
ＲおよびＤＣによるこのアドレスのデコーディングが開
始される。デコーダＤＲは、その入力に、ゲート電圧Ｕ
Ｇ制御信号を受け、これをデコードされたアドレスによ
って指定された行に印加し、その他の行は、例えば接地
ＶＳＳに保たれる。

【００２２】デコーダＤＣは、その入力に、ドレイン電
圧ＵＣ制御信号を受け、それをデコードされたアドレス
が指定する列に印加し、その他のカラムは、例えば接続
されない状態とする。メモリアレイのワードのアドレス
は、１つの行と１つ以上の列を指定することに注意され
たい。指定された列の数は、メモリワードのデータビッ
ト数に対応している。データが８ビット（バイト）の例
では、メモリワードのアドレスは１つの行と８個の列を
指定し、それぞれの列が１つのビットに関連されてお
り、データワードの所定の位を有している。メモリワー
ドをデータでプログラムするには、プログラムすべきデ
ータ内の対応するビットの値が、いわゆるプログラミン
グ値をとるような列にのみ、プログラミング電圧が印加
される。１つの実施例によれば、セルのプログラムされ
た状態が論理状態１であれば、プログラムすべきデータ
が55Ｈ（Ｈは16進表示）に等しいならば、０、２、４お
よび６の位のビットに関連する列のみが、プログラミン
グ電圧を印加されることになろう。

【００２３】デコーダＤＣは従って、ゲート電圧ＵＧを
直接列にかけることはなく、列の制御のために、データ
プログラミング回路８ｅおよび列制御用のゲート回路８
を介して印加する。データプログラミング回路８ｅは、
データレジスタ２に記憶されているデータＤでメモリの
アドレスがプログラミングされる間に選択される。デー
タプログラミング回路８ｅはこのデータをレジスタ２の
出力の出力バスＥ─ＭＥＭ上で受ける。ゲート回路８は
プログラミングモードで、デコーダＤＣにより、アドレ
ス列の選択を開始するようになされ、データプログラミ
ング回路８ｅによって、データＤが指定した列のみをプ
ログラムするようになされる。

【００２４】システムがプログラミングモードにない場
合には、デフォールトによって選択されるのは出力回路
８ｓで、この際、入力回路８ｅは選択より外される。そ
のようなメモリの働きは、制御レジスタ３、さらにタス
クシーケンシング回路によって制御される。

【００２５】制御レジスタ３は、その入力で、データバ
スＤ─ＢＵＳ、クロック信号Ｉ─ＣＬＫおよびゼロ設定
信号ＣＬＲを受ける。レジスタ３はデコーダ４を有し、
デコーダ４は、クロックパルスＩ─ＣＬＫに応答して、
制御レジスタに記憶された命令に関連した動作モード出
力をアクティブレベル（＝１）にする。ゼロ設定信号Ｃ
ＬＲのアクティブレベルは、この例では、１であり、さ
らにこのアクティブレベルは制御レジスタの全ての出力
をゼロにリセットする。この例では、５つの制御出力が
計画されている。

【００２６】命令コードＩＬに対応した、１つの読み取
りモード出力Ｌ命令コードＩＥに対応した、１つの消去モード出力Ｅ命令コードＩＶに対応した、１つのポスト消去確認モー
ド出力Ｖ命令コードＩＰに対応した、１つの通常プログラミング
モード出力Ｐ命令コードＩＴに対応した、１つのポストプログラミン
グ確認モード出力Ｔ本発明によって付加された命令コードＩＦに対応する高
速均一プログラミングモードの出力Ｆ

【００２７】読み出し、消去および、ポスト消去確認モ
ードは、参考のために示したにすぎない。以下では、通
常プログラミングモードまたは本発明による均一プログ
ラミングモードに焦点を当てる。ゲート電圧ＵＧ用の第
１の制御回路50は、その入力で、まず初めにプログラミ
ング制御信号Ｐ─Ｋを受け、続いてここに示す実施例で
は、プログラミング確認制御信号Ｔ─Ｋを受ける。回路
50は、入力でのアクティブ制御レベルに相当する電圧
を、その出力ＵＧに転換する。これは、回路50が外部電
圧より作り出す電圧である。

【００２８】フラッシュＥＰＲＯＭの例においては、プ
ログラミングゲート電圧ＶＰＧの値は12ボルトであり、
プログラミング確認ゲート電圧ＶＴＧの値は７ボルトで
ある。回路50が電圧ＶＰＧおよびＶＴＧを作り出すため
に使用する外部電圧は、高電圧ＶＰＰ（12ボルト）であ
る。広く公知の電圧発生回路については詳細を割愛す
る。

【００２９】ドレイン電圧ＵＤ用の第２の制御回路51
は、その入力に同様の制御信号を受ける。回路51は、実
施例においては、回路の電源電圧ＶＣＣ（５ボルト）か
ら、対応するプログラミングドレイン電圧ＶＰＤ（５ボ
ルト）とプログラミング確認ドレイン電圧ＶＴＤ（１ボ
ルト）を発生させ、入力におけるアクティブ制御レベル
に関連した電圧を、その出力ＵＤに転換する。最後に、
メモリアレイのソース電圧ＵＳを制御するための第３の
回路52は、その入力で、同様の制御信号Ｐ─ＫおよびＴ
─Ｋおよび、ここに示したフラッシュＥＰＲＯＭメモリ
の実施例では、回路の接地電圧ＶＳＳを受ける。この電
圧ＶＳＳが、両方のケースにおいて（プログラミングま
たはプログラミング確認）出力ＵＳに転換される。

【００３０】内部回路は、異なるシーケンシング動作を
確実に行うために、クロック信号を出さなければならな
い。公知の方法によれば、これらの信号は、メモリに関
連するデータをレジスタ２に記憶するためのクロックパ
ルス信号Ｄ─ＣＬＫ。パルスＤ─ＣＬＫは書込み可能化
信号／ＷＥの立ち上がりエッジごとに発せられる。この
クロック信号Ｄ─ＣＬＫのそれぞれのパルスで、データ
バスＤ─ＢＵＳに存在するデータが、データレジスタ２
に記憶される。デコーダＤＥＣ内にアドレスを記憶する
ためのクロックパルス信号Ａ─ＣＬＫ。パルスＡ─ＣＬ
Ｋは、書込み可能化信号／ＷＥのそれぞれの立ち下がり
エッジで発せられる。このクロック信号Ａ─ＣＬＫのそ
れぞれのパルスで、アドレスバスＡ─ＢＵＳに存在する
アドレスが、メモリのアドレスデコーダＤＥＣに記憶さ
れる。

【００３１】命令を記憶するためのクロックパルス信号
Ｉ─ＣＬＫ。このクロック信号Ｉ─ＣＬＫのそれぞれの
パルスにおいて、データバスＤ─ＢＵＳに存在するデー
タ（命令コードである）は制御レジスタに記憶される。
もし、プログラミングモードＰがアクティブにされてい
なければ、または本発明の均一プログラミングモードＦ
がアクティブにされていなければ、クロック信号Ｄ─Ｃ
ＬＫのそれぞれのパルスで、パルスＩ─ＣＬＫが発せら
れる。事実、本発明における通常のあるいは均一プログ
ラミングのための命令コマンドの後には必ず、プログラ
ムされるデータの書込みのためのサイクルがある。従っ
て、このデータは制御レジスタ内に記憶される必要がな
い。

【００３２】以上の異なったクロック信号を発生させる
ためには、書込み可能化信号／ＷＥが、クロック信号Ａ
─ＣＬＫおよびＤ─ＣＬＫを発するための回路10の入力
に印加される。この回路10は、公知の方法によって、以
下、クロック信号Ｄ─ＣＬＫを発する第１の単安定回路
12と直列になされた、信号／ＷＥの立ち上がりエッジを
検出するための回路11と第２の単安定回路14と直列にな
された、信号／ＷＥの立ち下がりエッジを検出するため
の回路13とを有する。単安定回路14は、ＮＯＲゲート15
の入力と直列になされたインバータ６の入力に接続され
た出力140 を出し、ＮＯＲゲート15は、もう一つの入力
として、通常のプログラミング制御信号Ｐ─ＫＰを受け
る。

【００３３】本発明によれば、ＮＯＲゲート15の出力15
0 はＯＲゲート16の入力に接続されている。このゲート
16のもう１つの入力は、均一プログラミングモードＦ用
の信号を受ける。ＯＲゲート16の出力は、クロック信号
Ａ─ＣＬＫを発する。

【００３４】ＯＲゲート16によって、均一プログラミン
グモードがアクティブにされた（Ｆ＝１）場合に、クロ
ック信号Ａ─ＣＬＫが強制的に高いレベル（Ａ─ＣＬＫ
＝１）にされる。この場合メモリのデコーダに存在する
アドレスが、同時にアドレスバスＡ─ＢＵＳに存在する
アドレスである。

【００３５】クロック信号Ｉ─ＣＬＫは、それが阻止さ
れなければならないプログラミングモード（通常または
均一）以外の時は、通常データ記憶クロック信号Ｄ─Ｃ
ＬＫのコピーである。クロック信号Ｉ─ＣＬＫを発する
ための回路20は従って、入力に通常プログラミングモー
ド信号Ｐと均一プログラミングモード信号Ｆを受け、そ
の出力210 をＡＮＤゲート22の入力に接続されたＮＯＲ
ゲート21を備えている。このゲート22は、もう１つの入
力にクロック信号Ｄ─ＣＬＫを受ける。出力220 では、
ゲート22はクロック信号Ｉ─ＣＬＫを発する。この論理
回路20によって、通常プログラミングモード（Ｐ＝１）
または本発明の均一プログラミングモード（Ｆ＝１）に
おいて、パルスＤ─ＣＬＫのクロック信号Ｉ─ＣＬＫへ
のコピーを防ぐことが可能になる。

【００３６】プログラミング制御信号Ｐ─Ｋを発する回
路30は、公知の方法によって、その入力で通常プログラ
ミングモード信号Ｐおよびデータ記憶クロック信号Ｄ─
ＣＬＫを受ける第１のフリップフロップ回路31を有して
いる。その出力310 では、制御レジスタ３用のゼロ設定
信号ＣＬＲと、通常プログラミング制御信号Ｐ─ＫＰを
出す。本発明によれば、プログラミング制御信号を発す
る回路30は、第２のフリップフロップ回路32を有する。
このフリップフロップ回路は、その入力で、均一プログ
ラミングモード信号Ｆとクロック信号Ｄ─ＣＬＫを受け
る。その出力320 はＡＮＤゲート33の入力に接続されて
おり、ＡＮＤゲートのもう１つの入力は出力可能化信号
／ＯＥを受けている。このＡＮＤゲート33は、その出力
330 で、均一プログラミング制御信号Ｐ─ＫＦを出す。

【００３７】第１のフリップフロップ回路31の出力310
およびＡＮＤゲート33の出力330 は、ＯＲゲート34の入
力に接続されており、その出力340 は、メモリのプログ
ラミングをするための制御信号Ｐ─Ｋを発する。ポスト
プログラミング確認制御信号Ｔ─Ｋを発するための回路
40は、その入力で通常プログラミング確認モード信号Ｔ
Ｐと均一プログラミング確認モード信号ＴＦを受けるＯ
Ｒゲート41を有する。このゲートは、その出力でプログ
ラミング確認制御信号Ｔ─Ｋを発し、これが、フラッシ
ュＥＰＲＯＭ用の確認読み取りゲートおよびドレイン電
圧ＶＴＧとＶＴＤ（それぞれ７ボルトオーダーおよび１
ボルトオーダーである）の印加を開始させる。（確認が
通常の読み取り電圧でなされなければならない場合は、
ゲート電圧ＵＧは５ボルトである）。

【００３８】均一プログラミング確認モード信号ＴＦ
は、ＡＮＤゲート42の出力によって発せられるもので、
このゲート42はその入力に、制御レジスタ３によって発
せられる均一プログラミングモード信号Ｆと、反転され
た可能化信号ＯＥとを受ける。この場合、プログラミン
グ命令信号Ｔ─Ｋは、可能化信号／ＯＥのアクティブレ
ベルの間はアクティブであり、これは、メモリで読み取
られたデータＳＴのデータ信号Ｄ０─Ｄ７の、Ｓ─ＭＥ
Ｍへの出力を可能にするレベルである。通常プログラミ
ング確認モード信号ＴＰのアクティベーションの際に
は、プログラミング制御信号Ｔ─Ｋは、モード信号ＴＰ
のコピーである。従って一般的に、出力において可能化
信号／ＯＥをアクティブにするには、数マイクロ秒の待
ちがある。これは、読み取りがなされる時間である。

【００３９】以下、上記のようなメモリの動作について
説明する。通常プログラミングシーケンスのタイミング
チャートを図２に示す。制御レジスタ３は、通常のプロ
グラミング命令コードＩＰを、第１の書込みサイクル
（１）中に受け、（信号／ＷＥ上の負のパルス）、可能
化信号はインアクティブレベルにあり（／ＯＥ＝１）、
このためデータの出力が阻止される。制御レジスタ３は
モード信号Ｐを１でアクティブにする。第２の書込みサ
イクル（２）では、データＤ０がデータレジスタ２に記
憶され、アドレスＭ０がデコーダのレジスタ９に記憶さ
れる。クロック信号Ｉ─ＣＬＫはインアクティブである
（回路20）。フリップフロップ回路31は続いて、その出
力に１に等しいアクティブレベルを出す。このアクティ
ブレベルは、まず初めにプログラミングの開始をアクテ
ィブにする。つまり、信号Ｐ─ＫＰおよびＰ─Ｋが１と
なり、それがメモリアドレスＭ０へのプログラミング電
圧の印加をアクティブにする。

【００４０】第２に、このアクティブレベルは制御レジ
スタ３のゼロ設定信号ＣＬＲをアクティブにする。つま
り、モード信号Ｐが０に戻る。第３の書込みサイクル
（３）は、新しいバルスＤ─ＣＬＫを発する。しかしな
がら、通常プログラミング制御信号ＰＫ─Ｐがアクティ
ブであるために、パルスＡ─ＣＬＫが阻止される（ゲー
ト６、15）。このためにデコーダにプログラムされたア
ドレスを維持することが可能となる。モード信号Ｐが０
であるために、フリップフロップ回路31が出力にレベル
０を発し、従ってプログラミング制御信号Ｐ─Ｋがゼロ
に戻る。つまり、データＤ０によるアドレスＭ０のプロ
グラミングが終了する。従って、アドレスのプログラミ
ングのシーケンスは、３つの書込みサイクル（１）、
（２）および（３）を有する。このプログラミングの継
続は後の２つの書込みサイクルによって制御される。

【００４１】メモリアドレスの通常プログラミングの後
に毎回、このプログラミング動作の確認を行うのが有利
である。従って、第３の書込みサイクル（３）の間に、
通常プログラミングを確認するための命令ＩＴが制御レ
ジスタ３に書き込まれる。この第３のサイクルは、第２
の書込みサイクルにおいて、モードＰ信号が０にリセッ
トされている（回路20および30）ために、実際にパルス
Ｉ─ＣＬＫを発する。続いてプログラミング確認モード
がアクティブにされ、Ｔ＝ＴＰ＝１、さらに確認コマン
ド信号Ｔ─Ｋが、モート信号ＴＰをコピーすることによ
ってアクティブにされる。このコマンド信号は、たった
今プログラムされて第３の書込みサイクル（３）の間は
デコーダのレジスタ９にまだ存在しているメモリアドレ
スの読み出しに属しており、パルスＡ─ＣＬＫは第３の
書込みサイクルにおいて、ゲート15により阻止される。
可能化信号／ＯＥのアクティブ化に際しては（／ＯＥ＝
０）、読み取られたデータＳＴはメモリの出力Ｓ─ＭＥ
Ｍと外部データ信号Ｄ０─Ｄ７上に存在する。通常、コ
マンド信号Ｔ─Ｋのアクティベーションと可能化信号／
ＯＥのアクティブ化には数μ秒の待ち時間が存在し、こ
れは読み出しが行われる時間（電圧転換時間など）であ
る。

【００４２】均一プログラミングシーケンスのタイミン
グチャートを図３に示す。制御レジスタ３は、第１の書
込みサイクル（１）において、均一プログラミング命令
コードＩＦを受け、可能化信号はインアクティブレベル
（／ＯＥ＝１）である。制御レジスタ３はモード信号Ｆ
を１でアクティブにする。このモード信号Ｆが、続い
て、クロック信号Ａ─ＣＬＫを強制的に高レベルとす
る。このために、アドレスバスがメモリのデコーダＤＥ
Ｃに接続される。クロック信号Ｉ─ＣＬＫはそれ自身、
強制的にインアクティブな低レベルにされる。第２の書
込みサイクルにおいて、データＤがデータレジスタ２に
記憶され、アドレスバスＡ─ＢＵＳに出されて保存され
ていたアドレスＭ０が、デコーダＤＥＣによってデコー
ドされる。

【００４３】フリップフロップ回路32が、出力にアクテ
ィブレベルを出す。可能化信号／ＯＥは１（インアクテ
ィブレベル）であるため、ゲート33の出力がプログラミ
ング制御信号Ｐ─Ｋに高レベルを開始させ、それによっ
てプログラミング電圧のアドレスＭ０への印加が開始さ
れる。可能化信号／ＯＥのアクティブ低レベルへの移行
によって、制御信号Ｐ─Ｋ（ゲート33）がゼロに移行す
る。つまりプログラミングが停止する。新規なアドレス
Ｍ１が、アドレスバスに内に配置され、保存されていて
も良い。可能化信号／ＯＥをインアクティブレベルに移
行することにより、以前データレジスタ２にまだ記憶さ
れているデータＤによるアドレスＭ１のプログラミング
が開始されよう。簡単にいうならば、均一プログラミン
グシーケンスは２つのサイクルで構成される。つまり、
モード（Ｆ）をアクティブにする第１の書込みサイクル
と、プログラムすべきデータを記憶して第１のアドレス
をポジションさせる第２のサイクルである。その場合、
可能化信号／ＯＥが、そのアクティブレベル（／ＯＥ＝
１）の間に出されたアドレスのプログラミングを開始さ
せる。

【００４４】プログラムすべき新規のアドレスは、可能
化信号／ＯＥがインアクティブとなる前、つまり新しい
アドレスのプログラミングが始まる前に確立されなけれ
ばならないことが分かる。従って新規のアドレスは、可
能化信号／ＯＥがアクティブレベルの間にポジションさ
れるべきである。しかしながら、プログラミング確認の
際には、１つ前のプログラミングの確認読み出し後にポ
ジションされなければならない。従ってこのアドレスの
変化は、可能化信号／ＯＥがアクティブ（／ＯＥ＝０）
で、それがインアクティブ（／ＯＥ＝１）となる少し前
に行われる。データおよびアドレスの確立のための時間
の詳細な説明は割愛する。

【００４５】均一プログラミングの場合は、プログラミ
ング時間は、可能化信号／ＯＥの２つのアクティブパル
ス間の時間によって制御されているのがわかる。ここに
記載した通常プログラミングのシーケンスおよびポスト
プログラミングの確認を伴う均一界でのプログラミング
のシーケンスは、連続した近似によるプログラミングの
好ましい実施例に対応するものである。この場合、プロ
グラミング時間は比較的短くなり（約10μ秒）、プログ
ラミング後に読み取られたデータＳＴが満足なものでな
い場合は、同じアドレスを数回再プログラムすることも
可能である。この広く公知のプログラミング方法によっ
て、可能な限り最大の効率で、プログラムされたセルの
所定の導通電圧閾値に近づくことが可能になる。つま
り、プログラミングのスピードおよび信頼性（セルがう
けるストレスが少ないが上昇する。

【００４６】しかしながら、メモリの技術に応じて設定
された、意図的に長い時間でプログラミングを行う方法
を用いることも可能で、その終了時には、メモリセルが
確実にプログラムされる。この場合、ユーザが確認を実
施しないことも可能である。その時は、本発明の均一界
でのプログラミングシーケンスにおいては、特に、プロ
グラムされたアドレスの読み取りは行われない。この確
認方法に関連する論理回路（参照番号40、41、42および
15、図１のメモリ構成においては破線で示されている）
は、使用されない。しかしながら、可能化信号／ＯＥを
用いてプログラミングの開始および停止を行う均一プロ
グラミング法は、同様に適用される。

【００４７】本発明の方法では、均一界のプログラミン
グは第１の書込みサイクルにおいて初期化される。第２
の書込みサイクルでは、メモリに連結されたレジスタ２
に記憶されているプログラムすべきデータエレメントと
共にアドレスバス内に与えられて保存されている第１の
アドレスからプログラミングが開始される。その場合、
可能化信号／ＯＥとアドレス信号のみを使用して、プロ
グラミングを停止させ、アクティブレベルの間（／ＯＥ
＝０）に新規のアドレスを出し、インアクティブレベル
（／ＯＥ＝１）でこのアドレスをプログラムする。

【００４８】好ましくは、プログラミングの確認の際に
は、インアクティブエッジの間（／ＯＥ＝１）にプログ
ラムされたアドレスは、可能化信号／ＯＥに続くアクテ
ィブエッジの間に（／ＯＥ＝０）、確認のために読み取
られる。本発明の方法によって、同一のデータを数個の
アドレスにプログラムしなければならない場合には、命
令コード用の書込みサイクル（第１のサイクル以外）お
よびプログラムすべきデータの書込みサイクル（第１の
サイクル以外）を除去することが可能となる。この結果
は、特にメモリの大きな部分をプログラミングする動作
の場合に大幅な時間の節約となる。

【図面の簡単な説明】

【図１】本発明の均一プログラミング方法が実施可能
なフラッシュＥＰＲＯＭメモリのブロック図。

【図２】図１のメモリの標準的なプログラミングシー
ケンスのタイミングチャート。

【図３】本発明の均一プログラミングのタイミングチ
ャート。

【符号の説明】

１・・・レジスタ２・・・データ記憶レジスタ３・・・制御レジスタ４・・・デコーダ６・・・インバータ８・・・制御ゲート回路８８ｅ・・・入力回路８ｓ・・・出力回路９・・・レジスタ 10、11、13、20、30、40・・・回路 12、14・・・単安定回路 15、21・・・ＮＯＲゲート 16、34、41・・・ＯＲゲート 22、33、42・・・ＡＮＤゲート 31、32・・・フリップフロップ回路 50、51、52・・・制御回路 140 、150 、210 、220 、310 、320 、330 、340 ・・
・出力

Claims

【特許請求の範囲】

【請求項１】データ入出力バスと、アドレスバスと、
命令シーケンシングモードを制御する制御レジスタと、
アクティブ状態でデータ出力バスを可能化する可能化信
号（／ＯＥ）とを具備する、集積回路の形の電気的にプ
ログラム可能なメモリ内にデータをプログラムする方法
において、制御レジスタが均一プログラミング命令を受
けた場合、制御レジスタが均一プログラミングシーケン
スモード信号を送り出し、インアクティブ状態のとき、
可能化信号がアドレスバス上に存在するメモリアドレス
のデータのプロラミングを開始し、アクティブ状態のと
き、プログラム動作を停止させることを特徴とする方
法。
【請求項２】プログラムすべき第１のアドレスがアド
レスバスに書き込まれ、データが、この第１のアドレス
をプログラムするためのデータレジスタ内に書き込ま
れ、可能化信号がインアクティブ状態であり、可能化信
号がアクティブ状態に移行することによって第１のアド
レスのプログラミングが停止されることを特徴とする請
求項１に記載のプログラム方法。
【請求項３】可能化信号がアクティブ状態の間にプロ
グラムすべき新しいアドレスがアドレスバスに書き込ま
れ、可能化信号の続くインアクティブ状態の間にデータ
によってプログラムされることを特徴とする請求項２に
記載のプログラミング方法。
【請求項４】インアクティブレベルの間にプログラム
されたアドレスが、可能化信号の続くインアクティブレ
ベルの間に読み出される請求項２または３に記載のプロ
グラミング方法。
【請求項５】前のインアクティブレベルでプログラム
されたアドレスの可能化信号のアクティブレベルの間の
読み出しの後に、可能化信号のそのアクティブレベルの
間に、アドレスがアドレスバス上に書き込まれることを
特徴とする請求項４に記載のプログラミング方法。
【請求項６】アドレスバスと、データ入出力バスと
と、命令シーケンスモード制御レジスタとを具備し、ア
クティブ状態でデータ出力バスを可能化する可能化信号
と、書込み可能化信号とを受けて、その書込み可能化信
号により、データレジスタにデータ記憶クロック信号を
供給し、メモリのデコーダにアドレス記憶クロック信号
を印加し、制御レジスタに命令の記憶するためのクロッ
ク信号Ｉ─ＣＬＫを発する、集積回路の形の電気的にプ
ログラム可能なメモリであって、さらに、均一なプログ
ラミング制御信号を発する手段を有し、この手段は、そ
の入力に、プログラミングモード信号と、データ記憶ク
ロック信号と、可能化信号とを受けて、その出力に、可
能化信号／ＯＥがインアクティブレベルの間に均一プロ
グラミング制御信号をアクティブレベルにし、可能化信
号がアクティブレベルの間に均一プログラミング制御信
号のインアクティブレベルにし、均一プログラミングモ
ード信号が制御レジスタから発せられることを特徴とす
るメモリ。
【請求項７】さらに、アドレス記憶クロック信号に恒
久的なレベルを与える手段を有し、当該手段が均一プロ
グラミングモード信号によって制御されることを特徴と
する請求項６に記載のメモリ。
【請求項８】読出制御信号を発する手段を有し、当該
手段は、その入力に、均一プログラミングモード信号お
よび可能化信号を受け、可能化信号のアクティブレベル
の間にアクティブ読出制御信号を発することを特徴とす
る請求項６に記載のメモリ。
【請求項９】均一プログラミング制御信号を発する手
段がフリップフロップ回路を有し、このフリップフロッ
プ回路は、その入力に、均一プログラミングモード信号
とデータ記憶クロック信号を受け、その出力は、ＡＮＤ
ゲートの入力に接続され、ＡＮＤゲートのもう一方の入
力は均一プログラミング制御信号を受けることを特徴と
する請求項６〜８のいずれか１項に記載のメモリ。
【請求項１０】読出制御信号を発する手段を備え、当
該手段は、その入力に、均一プログラミングモード信号
と可能化信号を受け、可能化信号がアクティブレベルの
間にアクティブ読出制御信号を発することを特徴とする
請求項７に記載のメモリ。