JPH06283335A - チップインダクタ及びその製造方法 - Google Patents
チップインダクタ及びその製造方法Info
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- JPH06283335A JPH06283335A JP5067828A JP6782893A JPH06283335A JP H06283335 A JPH06283335 A JP H06283335A JP 5067828 A JP5067828 A JP 5067828A JP 6782893 A JP6782893 A JP 6782893A JP H06283335 A JPH06283335 A JP H06283335A
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- Japan
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Abstract
(57)【要約】
【目的】 デジタル機器の小型・薄型化に伴う高密度実
装回路基板のチップ部品として、小型低背で実装性に優
れ、かつ量産性に富んだチップインダクタの実現を目的
とする。 【構成】 角板状のセラミック基板１１と、セラミック
基板１１上に導体パターン１３を内設した磁性体層１４
と、磁性体層１４の上部に形成する収縮抑制層１５とセ
ラミック基板１１の両端部に導体パターン１３と電気的
に接続された一対の端面電極１６を設けることにより、
焼結時に発生する磁性体層１４の反りを抑制することが
でき、実装性と量産性の優れたチップインダクタが得ら
れる。
装回路基板のチップ部品として、小型低背で実装性に優
れ、かつ量産性に富んだチップインダクタの実現を目的
とする。 【構成】 角板状のセラミック基板１１と、セラミック
基板１１上に導体パターン１３を内設した磁性体層１４
と、磁性体層１４の上部に形成する収縮抑制層１５とセ
ラミック基板１１の両端部に導体パターン１３と電気的
に接続された一対の端面電極１６を設けることにより、
焼結時に発生する磁性体層１４の反りを抑制することが
でき、実装性と量産性の優れたチップインダクタが得ら
れる。
Description
【０００１】
【産業上の利用分野】本発明は小型デジタル電子機器の
高密度実装回路基板に面実装するチップインダクタ及び
その製造方法に関するものである。
高密度実装回路基板に面実装するチップインダクタ及び
その製造方法に関するものである。
【０００２】
【従来の技術】近年、チップインダクタはノイズ対策部
品として、デジタル機器の小型・薄型化に伴う高密度実
装回路基板に数多く使用されている。
品として、デジタル機器の小型・薄型化に伴う高密度実
装回路基板に数多く使用されている。
【０００３】図１２は従来のチップインダクタの構造図
を示すものである。１０１は磁性体層、１０２は取り出
し用の端面電極、１０３は内部導体、１０４はアルミナ
基板である。以上のように構成された従来のチップイン
ダクタは、電気絶縁性の複数の磁性体層１０１とコイル
形成用の複数の内部導体１０３とを内部導体１０３の端
部が接続されるように交互に印刷積層し、焼成一体化す
ることにより焼結体を得、この焼結体の両側面に導電ペ
ーストを塗布した後焼き付けて端面電極１０２を形成す
ることにより製造している。このチップインダクタは、
印刷のみで積層体を形成することができ、一体焼成が可
能であることから安価に製造できるチップ部品として重
宝されている。
を示すものである。１０１は磁性体層、１０２は取り出
し用の端面電極、１０３は内部導体、１０４はアルミナ
基板である。以上のように構成された従来のチップイン
ダクタは、電気絶縁性の複数の磁性体層１０１とコイル
形成用の複数の内部導体１０３とを内部導体１０３の端
部が接続されるように交互に印刷積層し、焼成一体化す
ることにより焼結体を得、この焼結体の両側面に導電ペ
ーストを塗布した後焼き付けて端面電極１０２を形成す
ることにより製造している。このチップインダクタは、
印刷のみで積層体を形成することができ、一体焼成が可
能であることから安価に製造できるチップ部品として重
宝されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では実装性および製品形状の面で大きな問題点
を有していた。すなわち、チップインダクタでは焼成に
よる収縮において、焼結体の上面端部に反りが発生する
ことから、チップの寸法精度が悪く、実装時のトラブル
の原因となっている。また、寸法ばらつきが大きいため
端面電極を塗布する工程においても電極の寸法ばらつき
が大きくなるという問題点を有していた。
来の構成では実装性および製品形状の面で大きな問題点
を有していた。すなわち、チップインダクタでは焼成に
よる収縮において、焼結体の上面端部に反りが発生する
ことから、チップの寸法精度が悪く、実装時のトラブル
の原因となっている。また、寸法ばらつきが大きいため
端面電極を塗布する工程においても電極の寸法ばらつき
が大きくなるという問題点を有していた。
【０００５】本発明は上記従来の問題点を解決するもの
で、チップインダクタの上面を平坦化することにより優
れた実装性と製品形状のバラツキを小さくすることを目
的とする。
で、チップインダクタの上面を平坦化することにより優
れた実装性と製品形状のバラツキを小さくすることを目
的とする。
【０００６】
【課題を解決するための手段】この課題を解決するため
本発明のチップインダクタ及びその製造方法は角板状の
セラミック基板と、前記セラミック基板上に設けるとと
もに導体パターンを内設した磁性体層と、無機物質から
なり前記磁性体層上面に設けかつ焼成することにより前
記磁性体層の収縮を抑制する収縮抑制層と、前記セラミ
ック基板および前記磁性体層および前記収縮抑制層の両
端部に設け前記導体パターンと電気的に接続する一対の
外部電極とからなる構成を有している。
本発明のチップインダクタ及びその製造方法は角板状の
セラミック基板と、前記セラミック基板上に設けるとと
もに導体パターンを内設した磁性体層と、無機物質から
なり前記磁性体層上面に設けかつ焼成することにより前
記磁性体層の収縮を抑制する収縮抑制層と、前記セラミ
ック基板および前記磁性体層および前記収縮抑制層の両
端部に設け前記導体パターンと電気的に接続する一対の
外部電極とからなる構成を有している。
【０００７】
【作用】本発明のチップインダクタによれば、磁性体層
が焼結する前に、収縮抑制層が先に焼結膜を形成するた
め、この焼結膜が磁性体の焼成時の上部の収縮を抑制
し、磁性体層上部を平坦化することができるため、外形
寸法のばらつきを小さくすることができ、高密度実装に
使用可能となる。また、シート状のセラミック基板上に
磁性体層を形成していることから、角板型厚膜チップ抵
抗器と同様に、製造が容易で量産性に富んでいる。これ
らのことから、従来の厚膜チップインダクタでは実現で
きなかった、外形寸法のばらつきが小さく、優れた実装
性と量産性を有したチップインダクタを提供できる。
が焼結する前に、収縮抑制層が先に焼結膜を形成するた
め、この焼結膜が磁性体の焼成時の上部の収縮を抑制
し、磁性体層上部を平坦化することができるため、外形
寸法のばらつきを小さくすることができ、高密度実装に
使用可能となる。また、シート状のセラミック基板上に
磁性体層を形成していることから、角板型厚膜チップ抵
抗器と同様に、製造が容易で量産性に富んでいる。これ
らのことから、従来の厚膜チップインダクタでは実現で
きなかった、外形寸法のばらつきが小さく、優れた実装
性と量産性を有したチップインダクタを提供できる。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【０００９】図１は本発明の一実施例におけるチップイ
ンダクタの内部構造を示した透視状態の斜視図である。
図２は図１のＡ−Ａ’間の断面図である。
ンダクタの内部構造を示した透視状態の斜視図である。
図２は図１のＡ−Ａ’間の断面図である。
【００１０】図１において、１１はセラミック基板であ
り、このセラミック基板１１上に磁性体１２中にコイル
状の導体パターン１３を内設した磁性体層１４が形成さ
れている。さらに磁性体層１４上には磁性体層１４の収
縮を抑制するための収縮抑制層１５が設けられている。
また、このようにして形成した積層体２０の両端面に
は、セラミック基板１１の裏面から収縮抑制層１５の上
面にかけて、外部電極である端面電極１６が形成されて
いる。
り、このセラミック基板１１上に磁性体１２中にコイル
状の導体パターン１３を内設した磁性体層１４が形成さ
れている。さらに磁性体層１４上には磁性体層１４の収
縮を抑制するための収縮抑制層１５が設けられている。
また、このようにして形成した積層体２０の両端面に
は、セラミック基板１１の裏面から収縮抑制層１５の上
面にかけて、外部電極である端面電極１６が形成されて
いる。
【００１１】以上のように構成されたチップインダクタ
について図を用いてその製造方法を説明する。まず、図
３に示すようにアルミナ系シート状のセラミック基板１
０の片面に、分割後の一個片が３．０×１．５mm角の角
板上のチップインダクタになるよう横方向に一次分割用
の溝１７、縦方向に二次分割用の溝１８を加工する。
について図を用いてその製造方法を説明する。まず、図
３に示すようにアルミナ系シート状のセラミック基板１
０の片面に、分割後の一個片が３．０×１．５mm角の角
板上のチップインダクタになるよう横方向に一次分割用
の溝１７、縦方向に二次分割用の溝１８を加工する。
【００１２】次に図４に示すように、セラミック基板１
０のほぼ全面にＮｉ・Ｚｎ・Ｃｕ系の磁性体ペーストを
印刷し乾燥して磁性体１２からなる第１層を形成する。
０のほぼ全面にＮｉ・Ｚｎ・Ｃｕ系の磁性体ペーストを
印刷し乾燥して磁性体１２からなる第１層を形成する。
【００１３】次に図５に示すようにコイル状の導体パタ
ーン１３の巻き始めをＡｇ・Ｐｄ系の導体ペーストで印
刷形成し、続いて図６に示すようにコイル状の導体パタ
ーン１３をつなげるためのビアホール１９を有するパタ
ーンでＮｉ・Ｚｎ・Ｃｕ系の磁性体ペーストを印刷する
ことにより磁性体１２からなるパターンを形成し、さら
に図７に示すようにビアホール１９を介して図５の導体
パターン１３の端部と接続するように導体パターン１３
の巻き終わりをＡｇ・Ｐｄ系の導体ペーストで印刷形成
することにより導体パターン１３と磁性体パターン１２
からなる第２層を形成する。
ーン１３の巻き始めをＡｇ・Ｐｄ系の導体ペーストで印
刷形成し、続いて図６に示すようにコイル状の導体パタ
ーン１３をつなげるためのビアホール１９を有するパタ
ーンでＮｉ・Ｚｎ・Ｃｕ系の磁性体ペーストを印刷する
ことにより磁性体１２からなるパターンを形成し、さら
に図７に示すようにビアホール１９を介して図５の導体
パターン１３の端部と接続するように導体パターン１３
の巻き終わりをＡｇ・Ｐｄ系の導体ペーストで印刷形成
することにより導体パターン１３と磁性体パターン１２
からなる第２層を形成する。
【００１４】この後、図８に示すように図４と同様に基
板のほぼ全面を覆うように磁性体ペーストを印刷し磁性
体１２からなる第３層を形成する。
板のほぼ全面を覆うように磁性体ペーストを印刷し磁性
体１２からなる第３層を形成する。
【００１５】このようにして得られた積層体２０の上部
に、図９に示すようにガラスあるいはガラスとアルミナ
を主成分とする結晶化ガラスのペースト、または磁性体
材料に低軟化点ガラスあるいは低軟化点ガラスとアルミ
ナの粉体を混合したペーストを印刷形成することにより
収縮抑制層１５を形成する。
に、図９に示すようにガラスあるいはガラスとアルミナ
を主成分とする結晶化ガラスのペースト、または磁性体
材料に低軟化点ガラスあるいは低軟化点ガラスとアルミ
ナの粉体を混合したペーストを印刷形成することにより
収縮抑制層１５を形成する。
【００１６】次にダイシング装置により、溝幅２００μ
ｍ以下で、積層体２０をセラミック基板上面から１００
μｍ以下の厚みを残して切削する。これを８００℃から
１１００℃の高温で１時間焼成する。ついで図１０に示
すように一次分割溝１７に沿ってスティック状に分割
し、このように分割されたスティック状の積層体２０の
両端面に導体パターン１３に接続するようにＡｇ系の厚
膜導体を形成し予備乾燥した後５５０℃から９００℃で
１５分焼成することによって端面電極１６を形成し、最
後に図１１に示すように二次分割溝１８に沿って積層体
２０を個々に分割してチップインダクタを得る。
ｍ以下で、積層体２０をセラミック基板上面から１００
μｍ以下の厚みを残して切削する。これを８００℃から
１１００℃の高温で１時間焼成する。ついで図１０に示
すように一次分割溝１７に沿ってスティック状に分割
し、このように分割されたスティック状の積層体２０の
両端面に導体パターン１３に接続するようにＡｇ系の厚
膜導体を形成し予備乾燥した後５５０℃から９００℃で
１５分焼成することによって端面電極１６を形成し、最
後に図１１に示すように二次分割溝１８に沿って積層体
２０を個々に分割してチップインダクタを得る。
【００１７】このようにして得られたチップインダクタ
の反りの度合いを焼成後のチップインダクタのセラミッ
ク基板の底面からチップインダクタの上面までの距離の
最大値と最低値の比から得、その値を（表１）に示す。
の反りの度合いを焼成後のチップインダクタのセラミッ
ク基板の底面からチップインダクタの上面までの距離の
最大値と最低値の比から得、その値を（表１）に示す。
【００１８】
【表１】 ここで、（表１）に示す比較例は前記製造方法におい
て、図９の収縮抑制層の塗布工程を省き、図２から図
８、ダイシングによる切削を行った後、図１０，図１１
と工程を経て得られたチップインダクタである。これを
前記測定と同様に行った結果が（表１）に示す値であ
る。この（表１）から、本実施例によればチップインダ
クタは比較例のチップインダクタに比べ反りの小さいも
のが得られることがわかる。
て、図９の収縮抑制層の塗布工程を省き、図２から図
８、ダイシングによる切削を行った後、図１０，図１１
と工程を経て得られたチップインダクタである。これを
前記測定と同様に行った結果が（表１）に示す値であ
る。この（表１）から、本実施例によればチップインダ
クタは比較例のチップインダクタに比べ反りの小さいも
のが得られることがわかる。
【００１９】また、従来のチップインダクタと本実施例
のチップインダクタを、チップ実装機によりプリント基
板上に実装しはんだ付けしてそれぞれの実装性を比較評
価したところ、本実施例のチップインダクタはチップの
吸着ミス、割れ、位置ずれ、はんだ不良が全く皆無であ
った。このように、本実施例によれば、実装性の点で優
れたチップインダクタが得られる。
のチップインダクタを、チップ実装機によりプリント基
板上に実装しはんだ付けしてそれぞれの実装性を比較評
価したところ、本実施例のチップインダクタはチップの
吸着ミス、割れ、位置ずれ、はんだ不良が全く皆無であ
った。このように、本実施例によれば、実装性の点で優
れたチップインダクタが得られる。
【００２０】さらに、本実施例のチップインダクタおよ
びその製造方法によれば、機械的強度が高く寸法精度の
高い焼結済みのシート状のセラミック基板１１をベース
として磁性体層１４を設けるため複数個の素子を効率良
く、しかも高精度に一括形成できる。
びその製造方法によれば、機械的強度が高く寸法精度の
高い焼結済みのシート状のセラミック基板１１をベース
として磁性体層１４を設けるため複数個の素子を効率良
く、しかも高精度に一括形成できる。
【００２１】以上のように本実施例によれば、焼結時に
発生する磁性体層１４の反りを抑制することができ、製
品ばらつきが小さく、実装性と量産性に優れたチップイ
ンダクタができる。
発生する磁性体層１４の反りを抑制することができ、製
品ばらつきが小さく、実装性と量産性に優れたチップイ
ンダクタができる。
【００２２】なお、積層体に溝を入れる際に１００μｍ
をこえる厚みを残した場合は、焼成後の基板のブレーク
性が悪くなることから基板から積層体を１００μｍ以下
の厚みを残している。
をこえる厚みを残した場合は、焼成後の基板のブレーク
性が悪くなることから基板から積層体を１００μｍ以下
の厚みを残している。
【００２３】
【発明の効果】以上のように本発明によれば、セラミッ
ク基板上に設けた導体パターンを内設した磁性体層上
に、収縮抑制層を形成しセラミック基板の裏面から収縮
抑制層の上面にかけて形成することにより、焼結時に発
生する磁性体層の反りを抑制し実装性と量産性に優れた
チップインダクタ及びその製造方法を実現できる。
ク基板上に設けた導体パターンを内設した磁性体層上
に、収縮抑制層を形成しセラミック基板の裏面から収縮
抑制層の上面にかけて形成することにより、焼結時に発
生する磁性体層の反りを抑制し実装性と量産性に優れた
チップインダクタ及びその製造方法を実現できる。
【図１】本発明の一実施例におけるチップインダクタの
内部構造を示す斜視図
内部構造を示す斜視図
【図２】図１のＡ−Ａ’間の断面図
【図３】同実施例の製造工程におけるチップインダクタ
の平面図
の平面図
【図４】同実施例の製造工程におけるチップインダクタ
の平面図
の平面図
【図５】同実施例の製造工程におけるチップインダクタ
の平面図
の平面図
【図６】同実施例の製造工程におけるチップインダクタ
の平面図
の平面図
【図７】同実施例の製造工程におけるチップインダクタ
の平面図
の平面図
【図８】同実施例の製造工程におけるチップインダクタ
の平面図
の平面図
【図９】同実施例の製造工程におけるチップインダクタ
の平面図
の平面図
【図１０】同実施例の製造工程におけるチップインダク
タの平面図
タの平面図
【図１１】同実施例におけるチップインダクタの平面図
【図１２】従来のチップインダクタの内部構造を示す斜
視図
視図
１１ セラミック基板 １２ 磁性体 １３ 導体パターン １４ 磁性体層 １５ 収縮抑制層 １６ 端面電極 １７ 一次分割溝 １８ 二次分割溝 ２０ 積層体
Claims (5)
- 【請求項１】 角板状のセラミック基板と、前記セラミ
ック基板上に設けるとともに導体パターンを内設した磁
性体層と、無機物質からなり前記磁性体層上面に設けか
つ焼成することにより前記磁性体層の収縮を抑制する収
縮抑制層と、前記セラミック基板および前記磁性体層お
よび前記収縮抑制層の両端部に設け前記導体パターンと
電気的に接続する一対の外部電極とからなるチップイン
ダクタ。 - 【請求項２】 収縮抑制層が結晶化ガラスを主成分とす
ることを特徴とする請求項１記載のチップインダクタ。 - 【請求項３】 収縮抑制層が磁性体材料と低軟化点ガラ
スとの混合物質からなることを特徴とする請求項１記載
のチップインダクタ。 - 【請求項４】 シート状の焼結済みのセラミック基板上
のほぼ全面に、磁性体からなる第１層と導体パターンと
磁性体パターンを交互に積層してなる第２層と磁性体か
らなる第３層とからなる磁性体層を形成した後、前記磁
性体層上に無機物質からなり前記磁性体層の収縮を抑制
する収縮抑制層を積層して乾燥した後、前記収縮抑制層
面より縦横に細分割用の複数の溝を形成して一括焼成
後、前記溝に沿ってチップ状に細分割することを特徴と
する請求項１記載のチップインダクタの製造方法。 - 【請求項５】 細分割用の複数の溝は、セラミック基板
上面から磁性体層を一部残して形成することを特徴とす
る請求項４記載のチップインダクタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06782893A JP3248294B2 (ja) | 1993-03-26 | 1993-03-26 | チップインダクタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06782893A JP3248294B2 (ja) | 1993-03-26 | 1993-03-26 | チップインダクタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283335A true JPH06283335A (ja) | 1994-10-07 |
| JP3248294B2 JP3248294B2 (ja) | 2002-01-21 |
Family
ID=13356206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06782893A Expired - Fee Related JP3248294B2 (ja) | 1993-03-26 | 1993-03-26 | チップインダクタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3248294B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001155938A (ja) * | 1999-09-17 | 2001-06-08 | Fdk Corp | 積層インダクタおよびその製造方法 |
| US7607216B2 (en) | 2004-10-18 | 2009-10-27 | Murata Manufacturing Co., Ltd. | Method for manufacturing monolithic ceramic electronic component |
| JP2018032842A (ja) * | 2016-08-24 | 2018-03-01 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | インダクター及びそれを備えたパッケージ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371524U (ja) * | 1986-10-28 | 1988-05-13 | ||
| JPS63271911A (ja) * | 1987-04-28 | 1988-11-09 | Toko Inc | 積層電子部品の製造方法 |
| JPH0555045A (ja) * | 1991-08-26 | 1993-03-05 | Matsushita Electric Ind Co Ltd | チツプインダクタおよびその製造方法 |
-
1993
- 1993-03-26 JP JP06782893A patent/JP3248294B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371524U (ja) * | 1986-10-28 | 1988-05-13 | ||
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| JPH0555045A (ja) * | 1991-08-26 | 1993-03-05 | Matsushita Electric Ind Co Ltd | チツプインダクタおよびその製造方法 |
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| JP2001155938A (ja) * | 1999-09-17 | 2001-06-08 | Fdk Corp | 積層インダクタおよびその製造方法 |
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| JP2018032842A (ja) * | 2016-08-24 | 2018-03-01 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | インダクター及びそれを備えたパッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3248294B2 (ja) | 2002-01-21 |
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