JPH06283544A - 基板方向の電流漏洩が小さい横型バイポーラトランジスタ - Google Patents
基板方向の電流漏洩が小さい横型バイポーラトランジスタInfo
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- JPH06283544A JPH06283544A JP5092105A JP9210593A JPH06283544A JP H06283544 A JPH06283544 A JP H06283544A JP 5092105 A JP5092105 A JP 5092105A JP 9210593 A JP9210593 A JP 9210593A JP H06283544 A JPH06283544 A JP H06283544A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/60—Lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 従来の集積回路では電流漏洩の問題が完全に
は解決できなかった。本発明は電流漏洩を減少させなが
らできる限り高い出力インピーダンスを有する集積回路
を提供することを目的とする。 【構成】 環状コレクタ領域８の外側に該環状コレクタ
領域８より弱いドーピングレベルを有しかつ深さの大き
い第２の環状領域８″を形成する。この第２の回路領域
８″がエミッタ領域６からベース領域７へ、従って基板
１方向に向かう漏洩電流を遮断する。
は解決できなかった。本発明は電流漏洩を減少させなが
らできる限り高い出力インピーダンスを有する集積回路
を提供することを目的とする。 【構成】 環状コレクタ領域８の外側に該環状コレクタ
領域８より弱いドーピングレベルを有しかつ深さの大き
い第２の環状領域８″を形成する。この第２の回路領域
８″がエミッタ領域６からベース領域７へ、従って基板
１方向に向かう漏洩電流を遮断する。
Description
【０００１】
【産業上の利用分野】本発明は、異なった素子間の接合
タイプの分離部の構造を有するデバイスのエピタキシャ
ル層中にモノリチックに集積された横型バイポーラトラ
ンジスタに関し、より詳細には純粋なバイポーラ技術デ
バイス中だけでなく、ＢＣＭＯＳ、ＢＣＴ、ＢＩＰＯＬ
ＡＲ／Ｉ2 Ｌのような所謂混合技術で集積されることに
特に適した横型バイポーラトランジスタに関する。
タイプの分離部の構造を有するデバイスのエピタキシャ
ル層中にモノリチックに集積された横型バイポーラトラ
ンジスタに関し、より詳細には純粋なバイポーラ技術デ
バイス中だけでなく、ＢＣＭＯＳ、ＢＣＴ、ＢＩＰＯＬ
ＡＲ／Ｉ2 Ｌのような所謂混合技術で集積されることに
特に適した横型バイポーラトランジスタに関する。
【０００２】
【従来技術及びその問題点】混合技術集積回路はその顕
著な多様性のため利用の機会が増加している。他方シス
テムの小型化を促進するためにこれらの集積回路の密度
を増加させたいという要請は、同じチップ中にモノリチ
ックに集積されたバイポーラトランジスタ、及びＭＯＳ
（ＣＭＯＳ）トランジスタのような異なった技術構造を
形成する際の等価性の問題を悪化させる。
著な多様性のため利用の機会が増加している。他方シス
テムの小型化を促進するためにこれらの集積回路の密度
を増加させたいという要請は、同じチップ中にモノリチ
ックに集積されたバイポーラトランジスタ、及びＭＯＳ
（ＣＭＯＳ）トランジスタのような異なった技術構造を
形成する際の等価性の問題を悪化させる。
【０００３】特に現在の製造プロセスによる高密度の混
合技術の集積回路の実現は必然的に接合深さの大きな減
少（つまりより浅い接合）を意味する。この事実は、効
果的なＣＭＯＳ構造を形成する重要な利点をもたらしな
がら、電気的効率及び横型バイポーラトランジスタのア
ーリー電圧特性を不利にする。実際にその成長後に電界
酸化物をパターン化しかつ接合深さが比較的大きく残る
（例えば３〜４μｍのｐ+ 拡散部）第一世代の混合技術
集積回路では、横型バイポーラトランジスタの効率は満
足できるままであるが、集積構造の密度を非常に高くす
ることはできなかった。逆に窒化シリコンマスクにより
予備限定されたエリア上の電界酸化物の成長と、自己整
列モードでの表面富化ウェル領域の形成を意図する最近
の技術で製造された混合技術集積回路では、トランジス
タ領域を囲む分離接合（及び基板）に向かうコレクタ電
流の大幅に増加した漏洩のため横型バイポーラトランジ
スタの電気効率の一貫したロスを伴うが、高密度の集積
構造が得られる。
合技術の集積回路の実現は必然的に接合深さの大きな減
少（つまりより浅い接合）を意味する。この事実は、効
果的なＣＭＯＳ構造を形成する重要な利点をもたらしな
がら、電気的効率及び横型バイポーラトランジスタのア
ーリー電圧特性を不利にする。実際にその成長後に電界
酸化物をパターン化しかつ接合深さが比較的大きく残る
（例えば３〜４μｍのｐ+ 拡散部）第一世代の混合技術
集積回路では、横型バイポーラトランジスタの効率は満
足できるままであるが、集積構造の密度を非常に高くす
ることはできなかった。逆に窒化シリコンマスクにより
予備限定されたエリア上の電界酸化物の成長と、自己整
列モードでの表面富化ウェル領域の形成を意図する最近
の技術で製造された混合技術集積回路では、トランジス
タ領域を囲む分離接合（及び基板）に向かうコレクタ電
流の大幅に増加した漏洩のため横型バイポーラトランジ
スタの電気効率の一貫したロスを伴うが、高密度の集積
構造が得られる。
【０００４】更に集積回路のバイポーラトランジスタの
製造プロセスはエピタキシャルの二重拡散部ＮＰＮトラ
ンジスタに使用されるプロセスの開発を示し、これは卓
越した特性のＮＰＮトランジスタの実現を許容するが逆
に同等の特性を有するＰＮＰトランジスタの実現を非常
に困難にする。これはこれらのデバイスがベース領域と
して弱くドープされたｎ−タイプのエピタキシャル層を
利用しているからである。従って集積回路では、パラシ
チックな「縦型」ＰＮＰトランジスタのコレクタとして
の挙動を示す、基板に向かう顕著な漏洩電流を生じさせ
るのは横型ＰＮＰトランジスタの構造であることがしば
しばある。実際ｎ−タイプの埋設層の形成は、この電流
漏洩機構を禁止する傾向にある電界を生じるが、無視で
きないトランジスタのゲインの低下が残る。
製造プロセスはエピタキシャルの二重拡散部ＮＰＮトラ
ンジスタに使用されるプロセスの開発を示し、これは卓
越した特性のＮＰＮトランジスタの実現を許容するが逆
に同等の特性を有するＰＮＰトランジスタの実現を非常
に困難にする。これはこれらのデバイスがベース領域と
して弱くドープされたｎ−タイプのエピタキシャル層を
利用しているからである。従って集積回路では、パラシ
チックな「縦型」ＰＮＰトランジスタのコレクタとして
の挙動を示す、基板に向かう顕著な漏洩電流を生じさせ
るのは横型ＰＮＰトランジスタの構造であることがしば
しばある。実際ｎ−タイプの埋設層の形成は、この電流
漏洩機構を禁止する傾向にある電界を生じるが、無視で
きないトランジスタのゲインの低下が残る。
【０００５】改良された構造を有する横型バイポーラト
ランジスタの最も一般的な要請は実際には、エミッタ−
コレクタのパス中の電流漏洩を減少させながらベース接
地のコンフィギュレーションを有するトランジスタがで
きる限り高い出力インピーダンスを有する必要性から生
ずる。
ランジスタの最も一般的な要請は実際には、エミッタ−
コレクタのパス中の電流漏洩を減少させながらベース接
地のコンフィギュレーションを有するトランジスタがで
きる限り高い出力インピーダンスを有する必要性から生
ずる。
【０００６】本出願人の先行出願の公開であるＥＰＡ04
05045 には、改良された電流漏洩特性を有する集積横型
バイポーラトランジスタの当初の構造が開示されてい
る。基本的にはこのような刊行物に開示された構造は、
環状コレクタ領域により囲まれたエピタキシャル領域の
内側に同心状に形成されたエミッタ領域の拡散プロフィ
ールと異なりかつそれより深い拡散プロフィールを有す
る前記環状コレクタ領域の存在により特徴付けられる。
実際には前記エミッタ領域は標準的な拡散を通して形成
され、一方コレクタ領域はウェル−タイプの拡散により
形成される。このような構造は基板に向かう電流漏洩を
効果的に減少させるが、コレクタ及びエミッタ領域の拡
散プロフィール間の不均一性が、エミッタとコレクタ領
域が同時に形成されつまりエミッタ領域及びコレクタ領
域が同じ写真食刻技術により（つまり同じマスクによ
り）限定され、従ってこれら２種類の領域が互いに完全
に自己整列しているという事実からしてベース領域が都
合良く自己整列している、横型バイポーラトランジスタ
の標準的な構造に固有の重要な利点のロスを決定する。
上述の先行するヨーロッパ特許出願で提案された構造の
自己整列のロスはトランジスタのベース領域の実際の限
定で付加的な許容範囲を導入し、これはトランジスタの
電気的パラメータつまり電流ゲイン及びカットオフ周波
数の広がりが増加することに反映される。このパラメー
タの広がりの増加は多くの用途で許容されるものでな
く、特にこの正確性の減少が解決することが困難なデザ
インの問題を生じさせてしまう高密度集積の複雑な集積
回路では許容されない。
05045 には、改良された電流漏洩特性を有する集積横型
バイポーラトランジスタの当初の構造が開示されてい
る。基本的にはこのような刊行物に開示された構造は、
環状コレクタ領域により囲まれたエピタキシャル領域の
内側に同心状に形成されたエミッタ領域の拡散プロフィ
ールと異なりかつそれより深い拡散プロフィールを有す
る前記環状コレクタ領域の存在により特徴付けられる。
実際には前記エミッタ領域は標準的な拡散を通して形成
され、一方コレクタ領域はウェル−タイプの拡散により
形成される。このような構造は基板に向かう電流漏洩を
効果的に減少させるが、コレクタ及びエミッタ領域の拡
散プロフィール間の不均一性が、エミッタとコレクタ領
域が同時に形成されつまりエミッタ領域及びコレクタ領
域が同じ写真食刻技術により（つまり同じマスクによ
り）限定され、従ってこれら２種類の領域が互いに完全
に自己整列しているという事実からしてベース領域が都
合良く自己整列している、横型バイポーラトランジスタ
の標準的な構造に固有の重要な利点のロスを決定する。
上述の先行するヨーロッパ特許出願で提案された構造の
自己整列のロスはトランジスタのベース領域の実際の限
定で付加的な許容範囲を導入し、これはトランジスタの
電気的パラメータつまり電流ゲイン及びカットオフ周波
数の広がりが増加することに反映される。このパラメー
タの広がりの増加は多くの用途で許容されるものでな
く、特にこの正確性の減少が解決することが困難なデザ
インの問題を生じさせてしまう高密度集積の複雑な集積
回路では許容されない。
【０００７】標準的な構造のトランジスタに固有のベー
ス領域の自己整列を保持する付加的な利点を有する（つ
まり自己整列的にエミッタとコレクタ領域を形成できる
能力）横型バイポーラトランジスタの基板に向かう電流
漏洩の問題の効果的な解決法が見出された。
ス領域の自己整列を保持する付加的な利点を有する（つ
まり自己整列的にエミッタとコレクタ領域を形成できる
能力）横型バイポーラトランジスタの基板に向かう電流
漏洩の問題の効果的な解決法が見出された。
【０００８】
【発明の目的及び構成】基本的に本発明の横型バイポー
ラトランジスタの構造は、同一の導電特性（つまり同じ
拡散プロフィール）を維持するエミッタ及びコレクタ領
域間の自己整列を維持し、かつ前記（内側の）環状コレ
クタ領域より弱いドーピングレベルとより深い環状コレ
クタ領域の深さを有し更に該コレクタ領域と電気的に短
絡している第２の外側環状領域が分離拡散部へ向かうベ
ース領域中へ注入された少数キャリアの経路を遮断し、
これにより基板に向かう電流の漏洩を減少させる。ベー
ス接地のコンフィギュレーションでは、本発明に従って
製造されたトランジスタは、標準構造を有する同等のト
ランジスタの出力インピーダンスの実質的に２倍の出力
インピーダンスを有し、かつ基板に向かう電流漏洩は半
分になる。
ラトランジスタの構造は、同一の導電特性（つまり同じ
拡散プロフィール）を維持するエミッタ及びコレクタ領
域間の自己整列を維持し、かつ前記（内側の）環状コレ
クタ領域より弱いドーピングレベルとより深い環状コレ
クタ領域の深さを有し更に該コレクタ領域と電気的に短
絡している第２の外側環状領域が分離拡散部へ向かうベ
ース領域中へ注入された少数キャリアの経路を遮断し、
これにより基板に向かう電流の漏洩を減少させる。ベー
ス接地のコンフィギュレーションでは、本発明に従って
製造されたトランジスタは、標準構造を有する同等のト
ランジスタの出力インピーダンスの実質的に２倍の出力
インピーダンスを有し、かつ基板に向かう電流漏洩は半
分になる。
【０００９】本発明の異なった態様及び利点は純粋に例
示的で限定的に機能しない実施例の引き続く説明を通し
て容易に認識されるであろう。図１は、本発明により製
造された横型バイポーラトランジスタを含む高密度混合
技術集積デバイスを例示する部分概略図である。
示的で限定的に機能しない実施例の引き続く説明を通し
て容易に認識されるであろう。図１は、本発明により製
造された横型バイポーラトランジスタを含む高密度混合
技術集積デバイスを例示する部分概略図である。
【００１０】
【詳細な説明】図に示された選択された例では、高密度
集積混合技術集積回路はその上にエピタキシャル的に成
長したｎ- タイプの層２が存在し、10から20Ω×ｃｍの
体抵抗を有する硼素でドープされた単結晶ｐ−タイプシ
リコンの基板１を含んで成っている。ｎ+ タイプの埋設
層３及び底部分離ｐ−タイプの拡散部４を集積デバイス
のこれらのタイプの標準製造技術に従って形成すること
ができる。
集積混合技術集積回路はその上にエピタキシャル的に成
長したｎ- タイプの層２が存在し、10から20Ω×ｃｍの
体抵抗を有する硼素でドープされた単結晶ｐ−タイプシ
リコンの基板１を含んで成っている。ｎ+ タイプの埋設
層３及び底部分離ｐ−タイプの拡散部４を集積デバイス
のこれらのタイプの標準製造技術に従って形成すること
ができる。
【００１１】同じ周知の製造技術によると、エピタキシ
ャル層２の表面の予備限定されたエリアは、硼素でイン
プラントされ、引き続くインプラントされた硼素原子の
拡散を経てｐ−タイプにドープされたウェル領域５Ａを
形成し、該領域はその中にＣＭＯＳ構造のｎ−チャンネ
ルトランジスタが形成されるポディ領域としてそして最
終的にＮＰＮ横型バイポーラトランジスタ（図示せず）
用のベース領域としても使用され、更に実際に異なった
半導体デバイスの活性エリアの周囲のｐ−タイプシリコ
ンの分離壁を構成する対応する底部分離拡散部４を遮断
する上部分離拡散５Ｂとしても使用されることができる
ことが明白である。
ャル層２の表面の予備限定されたエリアは、硼素でイン
プラントされ、引き続くインプラントされた硼素原子の
拡散を経てｐ−タイプにドープされたウェル領域５Ａを
形成し、該領域はその中にＣＭＯＳ構造のｎ−チャンネ
ルトランジスタが形成されるポディ領域としてそして最
終的にＮＰＮ横型バイポーラトランジスタ（図示せず）
用のベース領域としても使用され、更に実際に異なった
半導体デバイスの活性エリアの周囲のｐ−タイプシリコ
ンの分離壁を構成する対応する底部分離拡散部４を遮断
する上部分離拡散５Ｂとしても使用されることができる
ことが明白である。
【００１２】横型ＰＮＰトランジスタの構造は、環状の
コレクタ領域８により空間をおいて囲まれているエミッ
タ領域６により機能的に構成されている。前記２種類の
領域は、それらが同じ拡散ステップを経て同時に形成さ
れるため、同じ拡散プロフィールを有する拡散したｐ+
タイプの領域で形成されることにより互いに自己整列し
ている。前記環状コレクタ領域の外側のエピタキシャル
層中に形成されたｎ+ベースコンタクト領域７は横型バ
イポーラトランジスタの機能的構造の形成を意図してい
る。
コレクタ領域８により空間をおいて囲まれているエミッ
タ領域６により機能的に構成されている。前記２種類の
領域は、それらが同じ拡散ステップを経て同時に形成さ
れるため、同じ拡散プロフィールを有する拡散したｐ+
タイプの領域で形成されることにより互いに自己整列し
ている。前記環状コレクタ領域の外側のエピタキシャル
層中に形成されたｎ+ベースコンタクト領域７は横型バ
イポーラトランジスタの機能的構造の形成を意図してい
る。
【００１３】本発明によると、第２のｐ−タイプの外側
環状領域８″が前記環状コレクタ領域８の周囲に形成さ
れる。この第２の環状領域はｐ−ウェル５Ａ（又は上部
分離部５Ｂ）と同じ拡散プロフィールを有している。図
示の本発明の好ましい態様によると、ｐ−ウェル拡散プ
ロフィールを有するこの第２の外側の環状領域８″は環
状コレクタ領域８の最も外側の部分を遮断し、そして環
状コレクタ領域８の外側の周縁を限定する電界酸化物の
厚い絶縁層の下に少なくとも部分的に広がっている。
「チャンネルストッパ領域」としても知られる富化ゾー
ンは、図示の他のｐ−ウェルタイプ領域の最上部の富化
領域５Ｄで示されたものと類似する第２の外側環状領域
８″の上部につまり５Ａ及び５Ｂとして都合良く形成さ
れるよう選択することができる。
環状領域８″が前記環状コレクタ領域８の周囲に形成さ
れる。この第２の環状領域はｐ−ウェル５Ａ（又は上部
分離部５Ｂ）と同じ拡散プロフィールを有している。図
示の本発明の好ましい態様によると、ｐ−ウェル拡散プ
ロフィールを有するこの第２の外側の環状領域８″は環
状コレクタ領域８の最も外側の部分を遮断し、そして環
状コレクタ領域８の外側の周縁を限定する電界酸化物の
厚い絶縁層の下に少なくとも部分的に広がっている。
「チャンネルストッパ領域」としても知られる富化ゾー
ンは、図示の他のｐ−ウェルタイプ領域の最上部の富化
領域５Ｄで示されたものと類似する第２の外側環状領域
８″の上部につまり５Ａ及び５Ｂとして都合良く形成さ
れるよう選択することができる。
【００１４】本質的にはこの第２の外側の環状領域８″
は環状コレクタ領域８とともにトランジスタのコレクタ
ターミナルＣに共通接続され、そして他のｐ−ウェル領
域５Ａ及び５Ｂと同じようにコレクタ領域８より深く例
えば４〜６μｍの深さだけエピタキシャル層２中を広が
り、これにより隣接する分離接合部５Ｂ及び４そして最
終的には基板１に向かうエミッタ電流の拡散（少数キャ
リアつまり図中に矢印でシンボルとして示された注入さ
れた電荷の加速動作）に対する効果的なバリアを構成す
る。他方エミッタ領域６及びコレクタ領域８は自己整列
した領域であり、つまり同じ製造プロセス（同じマス
ク、同じインプランテーション、同じ拡散）を経て限定
されかつ形成される領域であり、従ってトランジスタの
ベースチャンネル（ｐ+ 対ｐ+ ）の自己整列は標準的な
構造中のようにつまり基板に向かう漏洩エミッタ電流を
遮断するための手段を有しない構造中のように自己整列
を生じさせる。
は環状コレクタ領域８とともにトランジスタのコレクタ
ターミナルＣに共通接続され、そして他のｐ−ウェル領
域５Ａ及び５Ｂと同じようにコレクタ領域８より深く例
えば４〜６μｍの深さだけエピタキシャル層２中を広が
り、これにより隣接する分離接合部５Ｂ及び４そして最
終的には基板１に向かうエミッタ電流の拡散（少数キャ
リアつまり図中に矢印でシンボルとして示された注入さ
れた電荷の加速動作）に対する効果的なバリアを構成す
る。他方エミッタ領域６及びコレクタ領域８は自己整列
した領域であり、つまり同じ製造プロセス（同じマス
ク、同じインプランテーション、同じ拡散）を経て限定
されかつ形成される領域であり、従ってトランジスタの
ベースチャンネル（ｐ+ 対ｐ+ ）の自己整列は標準的な
構造中のようにつまり基板に向かう漏洩エミッタ電流を
遮断するための手段を有しない構造中のように自己整列
を生じさせる。
【００１５】本発明の横型バイポーラトランジスタ構造
を実現するための製造プロセスは、上部分離エリア中に
ドーパントをインプラントすることと同時に又はその後
に、限定されたウェル領域中及び最終的に横型バイポー
ラトランジスタの環状コレクタエリアの外側の周縁部を
限定する電界酸化物層の限定端の幾何的突出部に隣接す
る限定された環状エリア中に同じドーパントをインプラ
ントするという点で標準的な製造プロセスと異なり、従
って引き続く熱拡散処理後にウェル領域と同じ拡散プロ
フィールを有する外側の環状領域８″が形成される。上
部分離拡散部５Ｂの上及びウェル領域拡散部５Ａの上
（図中に５Ｄとして特定）自己整列的に表面富化領域
（チャンネルストッパー）を形成するための通常の製造
プロセスにより意図されるドーパントの富化インプラン
テーションを前記外側環状領域（８″）上に予備的に行
うことも可能である。
を実現するための製造プロセスは、上部分離エリア中に
ドーパントをインプラントすることと同時に又はその後
に、限定されたウェル領域中及び最終的に横型バイポー
ラトランジスタの環状コレクタエリアの外側の周縁部を
限定する電界酸化物層の限定端の幾何的突出部に隣接す
る限定された環状エリア中に同じドーパントをインプラ
ントするという点で標準的な製造プロセスと異なり、従
って引き続く熱拡散処理後にウェル領域と同じ拡散プロ
フィールを有する外側の環状領域８″が形成される。上
部分離拡散部５Ｂの上及びウェル領域拡散部５Ａの上
（図中に５Ｄとして特定）自己整列的に表面富化領域
（チャンネルストッパー）を形成するための通常の製造
プロセスにより意図されるドーパントの富化インプラン
テーションを前記外側環状領域（８″）上に予備的に行
うことも可能である。
【００１６】「ポディ」及び上部分離領域及び外側環状
領域８″を同時に形成した後で、かつ電界酸化物層の成
長を行った後は、通常の順序に従って最後まで製造プロ
セスを続けることができる。当業者には周知なように図
中に示された例に関して詳細に説明してきたことは、横
型バイポーラＮＰＮトランジスタの場合にも同様に、図
示の実施例とは全て導電性及び極性のタイプを逆にした
類似の混合技術集積回路として適用することができる。
領域８″を同時に形成した後で、かつ電界酸化物層の成
長を行った後は、通常の順序に従って最後まで製造プロ
セスを続けることができる。当業者には周知なように図
中に示された例に関して詳細に説明してきたことは、横
型バイポーラＮＰＮトランジスタの場合にも同様に、図
示の実施例とは全て導電性及び極性のタイプを逆にした
類似の混合技術集積回路として適用することができる。
【００１７】更に当業者にとって、半導性シリコンの種
々の領域のドーピングレベルの変化の範囲も周知であ
り、ｐ−タイプシリコンは実質的に硼素で弱くドープさ
れたシリコン領域を示し、ｐ+ タイプ領域は硼素で強く
ドープされた領域を示している。同様に、相当する実際
のドーピングレベルは適切な文献中に周知でかつ解説さ
れている範囲内で変化できるという事実にかかわらず、
当業者に容易に理解できる符号の使用法によると、比較
的小さい電気導電度を有するエピタキシャル層はｎ- タ
イプシリコン領域例えばリンで弱くドープされた領域と
して示され、ｎ+領域は砒素、リン又はアンチモンによ
り強くドープされた領域を示している。
々の領域のドーピングレベルの変化の範囲も周知であ
り、ｐ−タイプシリコンは実質的に硼素で弱くドープさ
れたシリコン領域を示し、ｐ+ タイプ領域は硼素で強く
ドープされた領域を示している。同様に、相当する実際
のドーピングレベルは適切な文献中に周知でかつ解説さ
れている範囲内で変化できるという事実にかかわらず、
当業者に容易に理解できる符号の使用法によると、比較
的小さい電気導電度を有するエピタキシャル層はｎ- タ
イプシリコン領域例えばリンで弱くドープされた領域と
して示され、ｎ+領域は砒素、リン又はアンチモンによ
り強くドープされた領域を示している。
【００１８】環状コレクタ領域とともに対応するトラン
ジスタのターミナルに電気的に共通接続された第２の外
側の環状領域がある本発明による場合とこれがない場合
の集積横型バイポーラＰＮＰトランジスタの電気的挙動
の比較分析により、次の結果が得られた。 (a) 標準的なＰＮＰ構造の場合 βO ＝400 ｎ＝200 ＲOUT ＝（βO ｎ）／（βO ＋ｎ）×ＲO ＝ 133ＲO (b) 本発明に従ってｐ−ウェルプロフィールの第２の外
側環状領域を有する同等のＰＮＰ構造の場合 βO ＝400 ｎ＝100 ＲOUT ＝（βO ｎ）／（βO ＋ｎ）×ＲO ＝ 286ＲO ここでβO ＝（ＩC ＋ＩS ）／ＩB 、ｎ＝ＩC ／ＩS 、
ＲO ＝ＶA ／ＩC 及びＩC ＝コレクタ電流 ＩB ＝ベース電流 ＩS ＝基板電流 ＶA ＝アーリー電圧 である。
ジスタのターミナルに電気的に共通接続された第２の外
側の環状領域がある本発明による場合とこれがない場合
の集積横型バイポーラＰＮＰトランジスタの電気的挙動
の比較分析により、次の結果が得られた。 (a) 標準的なＰＮＰ構造の場合 βO ＝400 ｎ＝200 ＲOUT ＝（βO ｎ）／（βO ＋ｎ）×ＲO ＝ 133ＲO (b) 本発明に従ってｐ−ウェルプロフィールの第２の外
側環状領域を有する同等のＰＮＰ構造の場合 βO ＝400 ｎ＝100 ＲOUT ＝（βO ｎ）／（βO ＋ｎ）×ＲO ＝ 286ＲO ここでβO ＝（ＩC ＋ＩS ）／ＩB 、ｎ＝ＩC ／ＩS 、
ＲO ＝ＶA ／ＩC 及びＩC ＝コレクタ電流 ＩB ＝ベース電流 ＩS ＝基板電流 ＶA ＝アーリー電圧 である。
【００１９】本発明により製造された改良された横型バ
イポーラトランジスタ構造は標準構造の出力インピーダ
ンス（ＲO ）に関して約２倍の出力インピーダンス（Ｒ
OUT）を有し、改良された出力インピーダンスとゲイン
特性は、コレクタ領域と短絡している外側の環状領域を
有しない標準構造と比較して基板方向に向かう電流漏洩
を半分にすることと結び付けられる。
イポーラトランジスタ構造は標準構造の出力インピーダ
ンス（ＲO ）に関して約２倍の出力インピーダンス（Ｒ
OUT）を有し、改良された出力インピーダンスとゲイン
特性は、コレクタ領域と短絡している外側の環状領域を
有しない標準構造と比較して基板方向に向かう電流漏洩
を半分にすることと結び付けられる。
【図１】本発明により製造された横型バイポーラトラン
ジスタを含む高密度混合技術集積デバイスを例示する部
分概略図。
ジスタを含む高密度混合技術集積デバイスを例示する部
分概略図。
１・・・基板 ２・・・ｎ- タイプ層 ３・・・ｎ+ タ
イプ埋設層 ４・・・底部ｐ−タイプ拡散部 ５Ａ・・
・ウェル領域 ５Ｂ・・・上部分離拡散部 ５Ｄ・・・
富化領域 ６・・・エミッタ領域 ７・・・ベース領域
８・・・環状コレクタ領域 ８″・・・第２環状コレ
クタ領域
イプ埋設層 ４・・・底部ｐ−タイプ拡散部 ５Ａ・・
・ウェル領域 ５Ｂ・・・上部分離拡散部 ５Ｄ・・・
富化領域 ６・・・エミッタ領域 ７・・・ベース領域
８・・・環状コレクタ領域 ８″・・・第２環状コレ
クタ領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パオロ・フェラーリ イタリア国 ガララテ 21013 ヴィア・ エッフェ・カバロッティ 14
Claims (10)
- 【請求項１】 トランジスタのベース領域を構成するエ
ピタキシャル半導性層中にモノリチックに集積され、前
記エピタキシャル層の導電性のタイプと逆のタイプの導
電性を有する環状コレクタ領域により距離を隔てて囲ま
れたエミッタ領域、及び前記エピタキシャル層中で前記
環状コレクタ領域の外側のベースコンタクト領域を含ん
で成る横型バイポーラトランジスタであって、 前記環状コレクタ領域が該環状コレクタ領域より弱いド
ーピングレベルを有しかつ前記エピタキシャル層中によ
り深く広がっている第２の環状領域により囲まれ、 該第２の外側の環状領域が前記環状コレクタ領域ととも
にトランジスタのコレクタターミナルに共通接続されて
いることを特徴とする横型バイポーラトランジスタ。 - 【請求項２】 前記第２の外側環状領域が前記環状コレ
クタ領域の最も外側の部分の少なくとも一部を遮断して
いる請求項１に記載のトランジスタ。 - 【請求項３】 前記エミッタ領域及び前記コレクタ領域
が同じドーピング特性を有する自己整列した領域である
請求項１に記載のトランジスタ。 - 【請求項４】 トランジスタが、回路の異なった素子間
の接合分離部を有する混合技術集積回路中にモノリチッ
クに集積されたＰＮＰトランジスタである請求項１に記
載のトランジスタ。 - 【請求項５】 前記第２の外側環状領域がウェル領域の
拡散プロフィールを有している請求項４に記載のトラン
ジスタ。 - 【請求項６】 第２のタイプの導電性の弱くドープされ
た単結晶シリコン上に成長した第１のタイプの導電性の
弱くドープしたシリコンのエピタキシャル層中にモノリ
チックに集積され、相補表面電界効果トランジスタ及び
前記第２のタイプの導電性のバイポーラ横型トランジス
タを含んで成り、該第２のタイプの導電性の各バイポー
ラ横型トランジスタが前記エピタキシャル層の領域中に
形成されて該領域の底部に形成された前記第１のタイプ
の導電性の強くドープされた埋設層により基板から電気
的に分離され、かつ横方向には底部分離拡散部と上部分
離拡散部が一体化して前記領域の周囲の前記エピタキシ
ャル層の全厚に亘って広がる前記第２のタイプの導電性
のドープされたシリコンの壁により電気的に分離され、
更に前記各バイポーラトランジスタが前記第１のタイプ
の導電性の強くドープされたベースコンタクト拡散部、
前記第２のタイプの導電性の強くドープされたエミッタ
拡散部及び該エミッタ拡散部の周囲に距離を隔てて形成
された前記第２のタイプの導電性の強くドープされた環
状コレクタ拡散部を含んで成り、前記ベースコンタク
ト、エミッタ及びコレクタ拡散部が前記相補電界効果ト
ランジスタのソース及びドレーン領域のそれぞれの拡散
プロフィールと同一のそれぞれの拡散プロフィールを有
する集積回路において、 前記上部分離及び／又はウェル拡散部と同じ拡散プロフ
ィールを有し、前記環状コレクタ拡散部を囲み、更に該
環状コレクタ拡散部とともにトランジスタのコレクタタ
ーミナルに共通接続されている前記第２のタイプの導電
性の少なくとも１個の第２の環状拡散部を含んで成るこ
とを特徴とする集積回路。 - 【請求項７】 前記第２の外側環状拡散部が前記環状コ
レクタ領域の最も外側の部分を少なくとも部分的に遮断
する請求項６に記載の集積回路。 - 【請求項８】 前記基板がｐ−タイプの導電性を有し、
前記エピタキシャル層がｎ- 導電性を有し、前記横型バ
イポーラトランジスタがＰＮＰトランジスタでありかつ
環状コレクタ拡散部の周囲に形成された前記第２の環状
拡散部がｐ−ウェル領域と同じ拡散プロフィールを有し
ている請求項６に記載の集積回路。 - 【請求項９】 前記第２の環状拡散部の表面領域が硼素
富化されている請求項８に記載の集積回路。 - 【請求項10】 埋設層及び底部分離拡散部をそれぞれ形
成するためにｐ−タイプ基板の表面のそれぞれの限定さ
れたエリアに、アンチモン又は砒素及び硼素をインプラ
ントし、ｎ- タイプのエピタキシャル層を成長させ、該
エピタキシャル層の表面を酸化し、該酸化されたエピタ
キシャル層の表面の限定されたエリアに硼素をインプラ
ントして、前記底部分離拡散部を遮断する上部分離拡散
部、ｎ−チャンネル電界効果トランジスタがその中に形
成されるポディ領域としてのｐ−ウェル領域及び横型バ
イポーラＮＰＮトランジスタ用のベース領域を形成する
ことを含んで成る、相補電界効果トランジスタ及び横型
ＰＮＰバイポーラトランジスタを含んで成りｐ−タイプ
の単結晶シリコン基板上に形成されたｎ- エピタキシャ
ル層中に集積回路を製造する方法において、 前記ｐ−ウェルエリア上への硼素のインプラントと同時
に横型ＰＮＰトランジスタの環状コレクタエリアを限定
する電界酸化物層の円形の開口部の周縁近傍の環状エリ
アも硼素でインプラントし、 窒化シリコンのマスキング層を付着させかつパターン化
し、 該パターン化された窒化物層によりマスクされていない
シリコンエリア上に電界酸化物層を成長させることを含
んで成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92830153A EP0562217B1 (en) | 1992-03-27 | 1992-03-27 | Lateral bipolar transistor with a low current leakage toward the substrate, corresponding integrated circuit and method of making such an integrated circuit |
| IT92830153.0 | 1992-03-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283544A true JPH06283544A (ja) | 1994-10-07 |
Family
ID=8212084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5092105A Pending JPH06283544A (ja) | 1992-03-27 | 1993-03-26 | 基板方向の電流漏洩が小さい横型バイポーラトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0562217B1 (ja) |
| JP (1) | JPH06283544A (ja) |
| DE (1) | DE69220033T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102142456B (zh) * | 2010-02-02 | 2013-02-06 | 旺宏电子股份有限公司 | 高增益常数β双极性接合晶体管及其制造方法 |
| CN103606537A (zh) * | 2013-12-06 | 2014-02-26 | 中国电子科技集团公司第四十七研究所 | Bicmos集成电路中双极器件的制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4812891A (en) * | 1987-12-17 | 1989-03-14 | Maxim Integrated Products | Bipolar lateral pass-transistor for CMOS circuits |
| EP0405045B1 (en) * | 1989-06-28 | 1995-12-13 | STMicroelectronics S.r.l. | A mixed technology integrated circuit comprising CMOS structures and efficient lateral bipolar transistors with a high early voltage and fabrication thereof |
-
1992
- 1992-03-27 DE DE69220033T patent/DE69220033T2/de not_active Expired - Fee Related
- 1992-03-27 EP EP92830153A patent/EP0562217B1/en not_active Expired - Lifetime
-
1993
- 1993-03-26 JP JP5092105A patent/JPH06283544A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE69220033T2 (de) | 1997-11-13 |
| DE69220033D1 (de) | 1997-07-03 |
| EP0562217B1 (en) | 1997-05-28 |
| EP0562217A1 (en) | 1993-09-29 |
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