JPH06283672A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06283672A JPH06283672A JP5069677A JP6967793A JPH06283672A JP H06283672 A JPH06283672 A JP H06283672A JP 5069677 A JP5069677 A JP 5069677A JP 6967793 A JP6967793 A JP 6967793A JP H06283672 A JPH06283672 A JP H06283672A
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Abstract
(57)【要約】
【目的】半導体基板内のウエル領域内に形成された不純
物拡散層領域に接続されているパッドに電源電圧より高
い電圧が印加された場合でも、消費電流の増加や周辺回
路の誤動作をきたすことのないようにウエル領域にバイ
アスを印加できる。 【構成】第１導電型の半導体基板１１と、この半導体基
板内に形成され、前記第１導電型とは逆導電型のウエル
領域１２と、このウエル領域内に形成された第１導電型
の不純物拡散層領域１４と、この不純物拡散層領域に外
部電圧を印加するためのパッド１５と、このパッドに印
加される電圧が集積回路の電源電圧以上であるか否かを
検知する検知回路１７と、この検知回路の検知出力に応
じて前記ウエル領域に前記パッドの印加電圧または集積
回路の電源電圧を切換え供給する切換回路１８とを具備
することを特徴とする。
物拡散層領域に接続されているパッドに電源電圧より高
い電圧が印加された場合でも、消費電流の増加や周辺回
路の誤動作をきたすことのないようにウエル領域にバイ
アスを印加できる。 【構成】第１導電型の半導体基板１１と、この半導体基
板内に形成され、前記第１導電型とは逆導電型のウエル
領域１２と、このウエル領域内に形成された第１導電型
の不純物拡散層領域１４と、この不純物拡散層領域に外
部電圧を印加するためのパッド１５と、このパッドに印
加される電圧が集積回路の電源電圧以上であるか否かを
検知する検知回路１７と、この検知回路の検知出力に応
じて前記ウエル領域に前記パッドの印加電圧または集積
回路の電源電圧を切換え供給する切換回路１８とを具備
することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に電源電圧より高い外部電圧が印加される場合が
ある端子に接続されている不純物拡散層領域が形成され
たウエル領域に対してバイアスを与える基板バイアス回
路に関する。
り、特に電源電圧より高い外部電圧が印加される場合が
ある端子に接続されている不純物拡散層領域が形成され
たウエル領域に対してバイアスを与える基板バイアス回
路に関する。
【０００２】
【従来の技術】例えばＥＰＲＯＭ、ＥＥＰＲＯＭのよう
な不揮発性半導体メモリでは、外部端子に接地電位Ｖss
あるいは電源電位Ｖccの信号、または、電源電圧より高
い電圧（プログラム電圧）Ｖppが印加される場合があ
る。
な不揮発性半導体メモリでは、外部端子に接地電位Ｖss
あるいは電源電位Ｖccの信号、または、電源電圧より高
い電圧（プログラム電圧）Ｖppが印加される場合があ
る。
【０００３】上記したように電源電圧より高い外部電圧
が印加される場合がある外部端子を、半導体基板内のウ
エル領域内に形成された不純物拡散層領域（例えばプル
アップ用の拡散抵抗あるいはＭＯＳトランジスタのソー
ス・ドレイン領域など）に接続した場合、以下に述べる
ような問題がある。
が印加される場合がある外部端子を、半導体基板内のウ
エル領域内に形成された不純物拡散層領域（例えばプル
アップ用の拡散抵抗あるいはＭＯＳトランジスタのソー
ス・ドレイン領域など）に接続した場合、以下に述べる
ような問題がある。
【０００４】図３は例えばＥＰＲＯＭの半導体基板の一
部を示しており、３１はＰ型基板、３２はＰ型基板内に
形成されたＮ型ウエル領域、３３はＮ型ウエル領域の電
極領域（Ｎ+ 型領域）、３４は上記Ｎ型ウエル領域内に
形成されたＰ型拡散抵抗領域である。３５は上記Ｐ型拡
散抵抗領域に接続されているパッドであり、外部端子に
接続されている。
部を示しており、３１はＰ型基板、３２はＰ型基板内に
形成されたＮ型ウエル領域、３３はＮ型ウエル領域の電
極領域（Ｎ+ 型領域）、３４は上記Ｎ型ウエル領域内に
形成されたＰ型拡散抵抗領域である。３５は上記Ｐ型拡
散抵抗領域に接続されているパッドであり、外部端子に
接続されている。
【０００５】上記Ｐ型基板３１は接地電位Ｖssに接続さ
れ、Ｎ型ウエル領域３２は電源電位Ｖccに接続されるこ
とにより、基板３１・ウエル３２間のＰＮ接合が逆方向
にバイアスされている。
れ、Ｎ型ウエル領域３２は電源電位Ｖccに接続されるこ
とにより、基板３１・ウエル３２間のＰＮ接合が逆方向
にバイアスされている。
【０００６】上記したようにＮ型ウエル領域３２が電源
電位に接続されているので、Ｐ型拡散抵抗領域３４に接
続されているパッド３５には電源電圧より高い電圧を印
加することは禁止されている。なぜなら、上記パッド３
５に電源電圧より高い電圧を印加すると、拡散抵抗３４
・ウエル３２間のＰＮ接合が順方向にバイアスされてウ
エル領域に電流が流れてしまい、消費電流が増加するだ
けでなく、周辺回路の基板バイアスも不安定になり、回
路の誤動作をきたすからである。
電位に接続されているので、Ｐ型拡散抵抗領域３４に接
続されているパッド３５には電源電圧より高い電圧を印
加することは禁止されている。なぜなら、上記パッド３
５に電源電圧より高い電圧を印加すると、拡散抵抗３４
・ウエル３２間のＰＮ接合が順方向にバイアスされてウ
エル領域に電流が流れてしまい、消費電流が増加するだ
けでなく、周辺回路の基板バイアスも不安定になり、回
路の誤動作をきたすからである。
【０００７】また、近年、集積回路の外部端子（ピン）
の少数化が進められており、既存の複数のピンを１つの
ピンで兼用させようとした場合に、既存の複数のピンの
うちのどれか１つのピンに前記したようなＰ型拡散抵抗
領域が接続されていると、このピンには電源電圧より高
い電圧を印加することができないので、このピンを他の
ピンと兼用させることが不可能になる。
の少数化が進められており、既存の複数のピンを１つの
ピンで兼用させようとした場合に、既存の複数のピンの
うちのどれか１つのピンに前記したようなＰ型拡散抵抗
領域が接続されていると、このピンには電源電圧より高
い電圧を印加することができないので、このピンを他の
ピンと兼用させることが不可能になる。
【０００８】上記したような問題が生じないようにする
ために、Ｐ型拡散抵抗領域に代えてＮ型拡散抵抗領域を
用いるように回路を構成したり、Ｐ型拡散抵抗領域に代
えてポリシリコン抵抗などを用いたりしているが、この
ようなデバイス構成上の制約を受けることは好ましくな
い。
ために、Ｐ型拡散抵抗領域に代えてＮ型拡散抵抗領域を
用いるように回路を構成したり、Ｐ型拡散抵抗領域に代
えてポリシリコン抵抗などを用いたりしているが、この
ようなデバイス構成上の制約を受けることは好ましくな
い。
【０００９】
【発明が解決しようとする課題】上記したように従来の
集積回路は、電源電圧より高い外部電圧が印加される場
合がある外部端子を半導体基板内のウエル領域内に形成
された不純物拡散層領域に接続すると、電源電圧より高
い外部電圧が印加された場合に消費電流の増加や周辺回
路の誤動作をきたすという問題があった。
集積回路は、電源電圧より高い外部電圧が印加される場
合がある外部端子を半導体基板内のウエル領域内に形成
された不純物拡散層領域に接続すると、電源電圧より高
い外部電圧が印加された場合に消費電流の増加や周辺回
路の誤動作をきたすという問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、半導体基板内のウエル領域内に形成された不
純物拡散層領域に接続されているパッドに電源電圧より
高い電圧が印加された場合でも、消費電流の増加や周辺
回路の誤動作をきたすことのないようにウエル領域にバ
イアスを印加し得る半導体集積回路を提供することを目
的とする。
たもので、半導体基板内のウエル領域内に形成された不
純物拡散層領域に接続されているパッドに電源電圧より
高い電圧が印加された場合でも、消費電流の増加や周辺
回路の誤動作をきたすことのないようにウエル領域にバ
イアスを印加し得る半導体集積回路を提供することを目
的とする。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
は、第１導電型の半導体基板と、この半導体基板内に形
成され、前記第１導電型とは逆導電型のウエル領域と、
このウエル領域内に形成された第１導電型の不純物拡散
層領域と、この不純物拡散層領域に外部電圧を印加する
ためのパッドと、このパッドに印加される電圧が集積回
路の電源電圧以上であるか否かを検知する検知回路と、
この検知回路の検知出力に応じて前記ウエル領域に前記
パッドの印加電圧または集積回路の電源電圧を切換え供
給する切換回路とを具備することを特徴とする。
は、第１導電型の半導体基板と、この半導体基板内に形
成され、前記第１導電型とは逆導電型のウエル領域と、
このウエル領域内に形成された第１導電型の不純物拡散
層領域と、この不純物拡散層領域に外部電圧を印加する
ためのパッドと、このパッドに印加される電圧が集積回
路の電源電圧以上であるか否かを検知する検知回路と、
この検知回路の検知出力に応じて前記ウエル領域に前記
パッドの印加電圧または集積回路の電源電圧を切換え供
給する切換回路とを具備することを特徴とする。
【００１２】
【作用】パッドに電源電圧より高い電圧が印加された場
合には、ウエル領域にパッドの印加電圧が供給されるよ
うになるので、不純物拡散層・ウエル間のＰＮ接合が順
方向にバイアスされることがなく、ウエルに電流が流れ
ることもなく、消費電流の増加や周辺回路の誤動作をき
たすことがない。
合には、ウエル領域にパッドの印加電圧が供給されるよ
うになるので、不純物拡散層・ウエル間のＰＮ接合が順
方向にバイアスされることがなく、ウエルに電流が流れ
ることもなく、消費電流の増加や周辺回路の誤動作をき
たすことがない。
【００１３】従って、電源電圧より高い外部電圧が印加
される場合がある外部ピンを上記パッドに接続すること
が可能になるので、既存の複数のピンを１つのピンで兼
用させて集積回路の少数ピン化を進めることが可能にな
る。
される場合がある外部ピンを上記パッドに接続すること
が可能になるので、既存の複数のピンを１つのピンで兼
用させて集積回路の少数ピン化を進めることが可能にな
る。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るＥＰＲＯ
Ｍの一部を示している。
に説明する。図１は、本発明の一実施例に係るＥＰＲＯ
Ｍの一部を示している。
【００１５】ここで、１１はＰ型基板であり、接地電位
Ｖssに接続されている。１２はＰ型基板内に形成された
Ｎ型ウエル領域、１３はＮ型ウエル領域の電極領域（Ｎ
+ 型領域）、１４は上記Ｎ型ウエル領域内に形成された
Ｐ型拡散抵抗領域である。１５は上記Ｐ型拡散抵抗領域
に外部電圧を印加するためのパッドであり、外部端子に
接続されている。
Ｖssに接続されている。１２はＰ型基板内に形成された
Ｎ型ウエル領域、１３はＮ型ウエル領域の電極領域（Ｎ
+ 型領域）、１４は上記Ｎ型ウエル領域内に形成された
Ｐ型拡散抵抗領域である。１５は上記Ｐ型拡散抵抗領域
に外部電圧を印加するためのパッドであり、外部端子に
接続されている。
【００１６】１６は基板バイアス回路であり、上記パッ
ド１５に印加される電圧がＥＰＲＯＭの電源電圧Ｖccよ
り高いか否かを検知する電源電圧レベル検知回路１７
と、この電源電圧レベル検知回路１７の検知出力に応じ
て前記ウエル領域１２に前記パッド１５の印加電圧また
はＥＰＲＯＭの電源電圧を切換え供給する電圧切換回路
１８とを有する。
ド１５に印加される電圧がＥＰＲＯＭの電源電圧Ｖccよ
り高いか否かを検知する電源電圧レベル検知回路１７
と、この電源電圧レベル検知回路１７の検知出力に応じ
て前記ウエル領域１２に前記パッド１５の印加電圧また
はＥＰＲＯＭの電源電圧を切換え供給する電圧切換回路
１８とを有する。
【００１７】上記ＥＰＲＯＭにおいて、パッド１５に接
地電位Ｖssが印加された場合には、ウエル領域１２に電
源電圧Ｖccが供給されるようになり、基板１１・ウエル
１２間のＰＮ接合および拡散抵抗１４・ウエル１２間の
ＰＮ接合がそれぞれ逆方向にバイアスされる。
地電位Ｖssが印加された場合には、ウエル領域１２に電
源電圧Ｖccが供給されるようになり、基板１１・ウエル
１２間のＰＮ接合および拡散抵抗１４・ウエル１２間の
ＰＮ接合がそれぞれ逆方向にバイアスされる。
【００１８】これに対して、パッド１５に電源電圧Ｖcc
より高い電圧（例えばプログラム電圧Ｖpp）が印加され
た場合には、ウエル領域１２にパッド１５の印加電圧Ｖ
ppが供給されるようになるので、やはり、基板・ウエル
間のＰＮ接合が逆方向にバイアスされる。また、拡散抵
抗１４・ウエル１２間のＰＮ接合が順方向にバイアスさ
れることがなく、ウエル１２に電流が流れることもな
く、消費電流の増加や周辺回路の誤動作をきたすことが
ない。
より高い電圧（例えばプログラム電圧Ｖpp）が印加され
た場合には、ウエル領域１２にパッド１５の印加電圧Ｖ
ppが供給されるようになるので、やはり、基板・ウエル
間のＰＮ接合が逆方向にバイアスされる。また、拡散抵
抗１４・ウエル１２間のＰＮ接合が順方向にバイアスさ
れることがなく、ウエル１２に電流が流れることもな
く、消費電流の増加や周辺回路の誤動作をきたすことが
ない。
【００１９】従って、電源電圧より高い外部電圧が印加
される場合がある外部ピンを上記パッドに接続すること
が可能になるので、既存の複数のピンを１つのピンで兼
用させて集積回路の少数ピン化を進めることが可能にな
る。図２は、図１の基板バイアス回路の一具体例を示す
回路図である。
される場合がある外部ピンを上記パッドに接続すること
が可能になるので、既存の複数のピンを１つのピンで兼
用させて集積回路の少数ピン化を進めることが可能にな
る。図２は、図１の基板バイアス回路の一具体例を示す
回路図である。
【００２０】ここで、１５はパッド、１９はプルアップ
用のＰ型拡散抵抗、Ｐ８はスイッチ用のＰＭＯＳトラン
ジスタ、１７は電源電圧レベル検知回路、１８１は電源
電圧供給回路、１８２は外部電圧供給回路であり、この
電源電圧供給回路１８１および外部電圧供給回路１８２
はそれぞれの出力ノードが共通に接続されて図１中の電
圧切換回路１８を形成している。
用のＰ型拡散抵抗、Ｐ８はスイッチ用のＰＭＯＳトラン
ジスタ、１７は電源電圧レベル検知回路、１８１は電源
電圧供給回路、１８２は外部電圧供給回路であり、この
電源電圧供給回路１８１および外部電圧供給回路１８２
はそれぞれの出力ノードが共通に接続されて図１中の電
圧切換回路１８を形成している。
【００２１】上記プルアップ用のＰ型拡散抵抗１９は、
一端がＶccノードに接続されており、他端がＰＭＯＳト
ランジスタＰ８のドレインに接続されており、このＰＭ
ＯＳトランジスタＰ８のソースにパッド１５が接続され
ている。
一端がＶccノードに接続されており、他端がＰＭＯＳト
ランジスタＰ８のドレインに接続されており、このＰＭ
ＯＳトランジスタＰ８のソースにパッド１５が接続され
ている。
【００２２】上記Ｐ型拡散抵抗１９およびＰＭＯＳトラ
ンジスタＰ８のソース・ドレイン拡散領域はＮ型ウエル
領域内に形成されており、このＮ型ウエル領域（Ｐ型拡
散抵抗１９およびＰＭＯＳトランジスタＰ８の基板領
域）には、前記電圧切換回路の出力ノード１８ａの電圧
がバイアスとして供給される。
ンジスタＰ８のソース・ドレイン拡散領域はＮ型ウエル
領域内に形成されており、このＮ型ウエル領域（Ｐ型拡
散抵抗１９およびＰＭＯＳトランジスタＰ８の基板領
域）には、前記電圧切換回路の出力ノード１８ａの電圧
がバイアスとして供給される。
【００２３】前記電源電圧レベル検知回路１７は、前記
パッド１５にソース・基板領域が接続され、ゲートがＶ
ccノードに接続されたＰＭＯＳトランジスタＰ１と、こ
のＰＭＯＳトランジスタＰ１のドレインにドレインが接
続され、ソース・基板領域がＶssノードに接続され、ゲ
ートがＶccノードに接続されたＮＭＯＳトランジスタＮ
１と、上記トランジスタＰ１およびＮ１のドレイン相互
接続ノードに入力端が接続された第１のインバータ回路
２１とからなる。
パッド１５にソース・基板領域が接続され、ゲートがＶ
ccノードに接続されたＰＭＯＳトランジスタＰ１と、こ
のＰＭＯＳトランジスタＰ１のドレインにドレインが接
続され、ソース・基板領域がＶssノードに接続され、ゲ
ートがＶccノードに接続されたＮＭＯＳトランジスタＮ
１と、上記トランジスタＰ１およびＮ１のドレイン相互
接続ノードに入力端が接続された第１のインバータ回路
２１とからなる。
【００２４】前記電源電圧供給回路１８１は、上記第１
のインバータ回路２１の出力端にゲートが接続され、ソ
ース・基板領域が電圧切換回路の出力ノード１８ａに接
続されたＰＭＯＳトランジスタＰ２と、このＰＭＯＳト
ランジスタＰ２のドレインにドレインが接続され、ソー
ス・基板領域がＶssノードに接続され、ゲートが前記第
１のインバータ回路２１の出力ノードに接続されたＮＭ
ＯＳトランジスタＮ２と、ソースがＶccノードに接続さ
れ、ドレイン・基板領域が電圧切換回路の出力ノード１
８ａに接続され、ゲートが上記トランジスタＰ２および
Ｎ２のドレイン相互接続ノードに接続されたＰＭＯＳト
ランジスタＰ７とからなる。
のインバータ回路２１の出力端にゲートが接続され、ソ
ース・基板領域が電圧切換回路の出力ノード１８ａに接
続されたＰＭＯＳトランジスタＰ２と、このＰＭＯＳト
ランジスタＰ２のドレインにドレインが接続され、ソー
ス・基板領域がＶssノードに接続され、ゲートが前記第
１のインバータ回路２１の出力ノードに接続されたＮＭ
ＯＳトランジスタＮ２と、ソースがＶccノードに接続さ
れ、ドレイン・基板領域が電圧切換回路の出力ノード１
８ａに接続され、ゲートが上記トランジスタＰ２および
Ｎ２のドレイン相互接続ノードに接続されたＰＭＯＳト
ランジスタＰ７とからなる。
【００２５】前記外部電圧供給回路１８２は、前記パッ
ド１５にそれぞれのソース・基板領域が接続され、それ
ぞれのドレインが相手のゲートに交差接続されたＰＭＯ
ＳトランジスタＰ３およびＰ４と、上記ＰＭＯＳトラン
ジスタＰ３のドレインにドレインが接続され、ソース・
基板領域がＶssノードに接続され、ゲートが前記第１の
インバータ回路２１の出力ノードに接続されたＮＭＯＳ
トランジスタＮ３と、上記ＰＭＯＳトランジスタＰ４の
ドレインにドレインが接続され、ソース・基板領域がＶ
ssノードに接続されたＮＭＯＳトランジスタＮ４と、前
記パッド１５にソース・基板領域が接続され、ゲートが
上記トランジスタＰ４およびＮ４のドレイン相互接続ノ
ードに接続されたＰＭＯＳトランジスタＰ５と、このＰ
ＭＯＳトランジスタＰ５のドレインにソースが接続さ
れ、ドレイン・基板領域が電圧切換回路の出力ノード１
８ａに接続され、ゲートが前記第１のインバータ回路２
１の出力ノードに接続されたＰＭＯＳトランジスタＰ６
と、前記第１のインバータ回路２１の出力ノードに入力
端が接続され、出力端が前記ＮＭＯＳトランジスタＮ４
のゲートに接続された第２のインバータ回路２２とから
なる。なお、上記トランジスタＰ３およびＮ３のドレイ
ン相互接続ノードが前記ＰＭＯＳトランジスタＰ８のゲ
ートに接続されている。次に、図２の回路の動作を説明
する。
ド１５にそれぞれのソース・基板領域が接続され、それ
ぞれのドレインが相手のゲートに交差接続されたＰＭＯ
ＳトランジスタＰ３およびＰ４と、上記ＰＭＯＳトラン
ジスタＰ３のドレインにドレインが接続され、ソース・
基板領域がＶssノードに接続され、ゲートが前記第１の
インバータ回路２１の出力ノードに接続されたＮＭＯＳ
トランジスタＮ３と、上記ＰＭＯＳトランジスタＰ４の
ドレインにドレインが接続され、ソース・基板領域がＶ
ssノードに接続されたＮＭＯＳトランジスタＮ４と、前
記パッド１５にソース・基板領域が接続され、ゲートが
上記トランジスタＰ４およびＮ４のドレイン相互接続ノ
ードに接続されたＰＭＯＳトランジスタＰ５と、このＰ
ＭＯＳトランジスタＰ５のドレインにソースが接続さ
れ、ドレイン・基板領域が電圧切換回路の出力ノード１
８ａに接続され、ゲートが前記第１のインバータ回路２
１の出力ノードに接続されたＰＭＯＳトランジスタＰ６
と、前記第１のインバータ回路２１の出力ノードに入力
端が接続され、出力端が前記ＮＭＯＳトランジスタＮ４
のゲートに接続された第２のインバータ回路２２とから
なる。なお、上記トランジスタＰ３およびＮ３のドレイ
ン相互接続ノードが前記ＰＭＯＳトランジスタＰ８のゲ
ートに接続されている。次に、図２の回路の動作を説明
する。
【００２６】いま、前記パッド１５に接地電位Ｖssが印
加された場合には、トランジスタＰ１はオフ、トランジ
スタＮ１はオンになり、第１のインバータ回路２１の出
力は“Ｈ”レベル、トランジスタＮ２はオン、トランジ
スタＰ２はオフ、トランジスタＰ７はオンになる。
加された場合には、トランジスタＰ１はオフ、トランジ
スタＮ１はオンになり、第１のインバータ回路２１の出
力は“Ｈ”レベル、トランジスタＮ２はオン、トランジ
スタＰ２はオフ、トランジスタＰ７はオンになる。
【００２７】この時、第１のインバータ回路２１の出力
が“Ｈ”レベル、第２のインバータ回路２２の出力が
“Ｌ”レベルであるので、トランジスタＮ３はオン、ト
ランジスタＮ４はオフになり、トランジスタＰ３はオ
フ、トランジスタＰ４はオン、トランジスタＰ５はオフ
になっている。そして、トランジスタＰ６は、第１のイ
ンバータ回路２１の出力“Ｈ”によりオフになってい
る。
が“Ｈ”レベル、第２のインバータ回路２２の出力が
“Ｌ”レベルであるので、トランジスタＮ３はオン、ト
ランジスタＮ４はオフになり、トランジスタＰ３はオ
フ、トランジスタＰ４はオン、トランジスタＰ５はオフ
になっている。そして、トランジスタＰ６は、第１のイ
ンバータ回路２１の出力“Ｈ”によりオフになってい
る。
【００２８】これにより、電圧切換回路の出力ノード１
８ａには電源電圧ＶccがトランジスタＰ７を経て現わ
れ、この電源電圧Ｖccが前記Ｐ型拡散抵抗１９およびＰ
ＭＯＳトランジスタＰ８の基板領域に供給されるように
なる。
８ａには電源電圧ＶccがトランジスタＰ７を経て現わ
れ、この電源電圧Ｖccが前記Ｐ型拡散抵抗１９およびＰ
ＭＯＳトランジスタＰ８の基板領域に供給されるように
なる。
【００２９】また、この時、スイッチ用のトランジスタ
Ｐ８は、トランジスタＮ３のドレインノードの“Ｌ”レ
ベルによりオンになり、プルアップ用抵抗１９がパッド
１５の電位をプルアップする。
Ｐ８は、トランジスタＮ３のドレインノードの“Ｌ”レ
ベルによりオンになり、プルアップ用抵抗１９がパッド
１５の電位をプルアップする。
【００３０】前記パッド１５に電源電圧Ｖccが印加され
た場合も、上記した動作と同様に、電圧切換回路の出力
ノード１８ａに電源電圧Ｖccが現われ、この電源電圧Ｖ
ccが前記Ｐ型拡散抵抗１９およびＰＭＯＳトランジスタ
Ｐ８の基板領域に供給されるようになる。
た場合も、上記した動作と同様に、電圧切換回路の出力
ノード１８ａに電源電圧Ｖccが現われ、この電源電圧Ｖ
ccが前記Ｐ型拡散抵抗１９およびＰＭＯＳトランジスタ
Ｐ８の基板領域に供給されるようになる。
【００３１】これに対して、パッド１５に電源電圧Ｖcc
より高い電圧（例えばプログラム電圧Ｖpp）が印加され
た場合には、トランジスタＰ１はオンになり、第１のイ
ンバータ回路２１の出力は“Ｌ”レベル、トランジスタ
Ｐ２はオン、トランジスタＮ２はオフ、トランジスタＰ
７はオフになる。ここで、前記トランジスタＮ１は、貫
通電流を抑制するために、そのチャネル長Ｌが通常より
大きく設定されている。
より高い電圧（例えばプログラム電圧Ｖpp）が印加され
た場合には、トランジスタＰ１はオンになり、第１のイ
ンバータ回路２１の出力は“Ｌ”レベル、トランジスタ
Ｐ２はオン、トランジスタＮ２はオフ、トランジスタＰ
７はオフになる。ここで、前記トランジスタＮ１は、貫
通電流を抑制するために、そのチャネル長Ｌが通常より
大きく設定されている。
【００３２】この時、第１のインバータ回路２１の出力
が“Ｌ”レベル、第２のインバータ回路２２の出力が
“Ｈ”レベルであるので、トランジスタＮ３はオフ、ト
ランジスタＮ４はオンになり、トランジスタＰ３はオ
ン、トランジスタＰ４はオフ、トランジスタＰ５はオン
になっている。そして、トランジスタＰ６は、第１のイ
ンバータ回路２１の出力“Ｌ”によりオンになってい
る。
が“Ｌ”レベル、第２のインバータ回路２２の出力が
“Ｈ”レベルであるので、トランジスタＮ３はオフ、ト
ランジスタＮ４はオンになり、トランジスタＰ３はオ
ン、トランジスタＰ４はオフ、トランジスタＰ５はオン
になっている。そして、トランジスタＰ６は、第１のイ
ンバータ回路２１の出力“Ｌ”によりオンになってい
る。
【００３３】これにより、電圧切換回路の出力ノード１
８ａにはパッド１５の印加電圧ＶppがトランジスタＰ
５、Ｐ６を経て現われ、この印加電圧Ｖppが前記Ｐ型拡
散抵抗１９およびＰＭＯＳトランジスタＰ８の基板領域
に供給されるようになる。
８ａにはパッド１５の印加電圧ＶppがトランジスタＰ
５、Ｐ６を経て現われ、この印加電圧Ｖppが前記Ｐ型拡
散抵抗１９およびＰＭＯＳトランジスタＰ８の基板領域
に供給されるようになる。
【００３４】また、この時、スイッチ用のトランジスタ
Ｐ８は、トランジスタＰ３のドレインノードの“Ｈ”レ
ベルによりオフになるので、パッド１５の印加電圧Ｖpp
がプルアップ用抵抗１９に伝達することを禁止してい
る。なお、前記ＰＭＯＳトランジスタＰ８は、パッド１
５の印加電圧がプルアップ用抵抗１９に伝達しても支障
がない場合には省略してもよい。
Ｐ８は、トランジスタＰ３のドレインノードの“Ｈ”レ
ベルによりオフになるので、パッド１５の印加電圧Ｖpp
がプルアップ用抵抗１９に伝達することを禁止してい
る。なお、前記ＰＭＯＳトランジスタＰ８は、パッド１
５の印加電圧がプルアップ用抵抗１９に伝達しても支障
がない場合には省略してもよい。
【００３５】また、上記実施例では、正の電源電圧を用
いる場合を説明したが、負の電源電圧を用いる場合にも
上記実施例に準じて実現可能である。つまり、パッド１
５に印加される電圧の絶対値がＥＰＲＯＭの電源電圧の
絶対値以上であるか否かを検知し、この検知出力に応じ
てウエル領域にパッドの印加電圧またはＥＰＲＯＭの電
源電圧を切換え供給するように実施すればよい。
いる場合を説明したが、負の電源電圧を用いる場合にも
上記実施例に準じて実現可能である。つまり、パッド１
５に印加される電圧の絶対値がＥＰＲＯＭの電源電圧の
絶対値以上であるか否かを検知し、この検知出力に応じ
てウエル領域にパッドの印加電圧またはＥＰＲＯＭの電
源電圧を切換え供給するように実施すればよい。
【００３６】
【発明の効果】上述したように本発明の半導体集積回路
によれば、半導体基板内のウエル領域内に形成された不
純物拡散層領域に接続されているパッドに電源電圧より
高い電圧が印加された場合でも、消費電流の増加や周辺
回路の誤動作をきたすことのないようにウエル領域にバ
イアスを印加することができる。
によれば、半導体基板内のウエル領域内に形成された不
純物拡散層領域に接続されているパッドに電源電圧より
高い電圧が印加された場合でも、消費電流の増加や周辺
回路の誤動作をきたすことのないようにウエル領域にバ
イアスを印加することができる。
【図１】本発明の一実施例に係るＥＰＲＯＭの一部を示
す構成説明図。
す構成説明図。
【図２】図１中の基板バイアス回路の一具体例を示す回
路図。
路図。
【図３】従来のＥＰＲＯＭの基板の一部を示す断面図。
１１…Ｐ型基板、１２…Ｎ型ウエル領域、１３…電極領
域（Ｎ+ 型領域）、１４…Ｐ型拡散抵抗領域、１５…パ
ッド、１６…基板バイアス回路、１７…電源電圧レベル
検知回路、１８…電圧切換回路、１８１…電源電圧供給
回路、１８２…外部電圧供給回路、１８ａ…電圧切換回
路の出力ノード、１９…プルアップ用のＰ型拡散抵抗、
Ｐ８…スイッチ用のＰＭＯＳトランジスタ。
域（Ｎ+ 型領域）、１４…Ｐ型拡散抵抗領域、１５…パ
ッド、１６…基板バイアス回路、１７…電源電圧レベル
検知回路、１８…電圧切換回路、１８１…電源電圧供給
回路、１８２…外部電圧供給回路、１８ａ…電圧切換回
路の出力ノード、１９…プルアップ用のＰ型拡散抵抗、
Ｐ８…スイッチ用のＰＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、 この半導体基板内に形成され、前記第１導電型とは逆導
電型のウエル領域と、 このウエル領域内に形成された第１導電型の不純物拡散
層領域と、 この不純物拡散層領域に外部電圧を印加するためのパッ
ドと、 このパッドに印加される電圧が集積回路の電源電圧以上
であるか否かを検知する検知回路と、 この検知回路の検知出力に応じて前記ウエル領域に前記
パッドの印加電圧または集積回路の電源電圧を切換え供
給する切換回路とを具備することを特徴とする半導体集
積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記不純物拡散層領域は、拡散抵抗であり、 この拡散抵抗と前記パッドとの間に直列にスイッチ用Ｍ
ＯＳトランジスタが挿入されていることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5069677A JPH06283672A (ja) | 1993-03-29 | 1993-03-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5069677A JPH06283672A (ja) | 1993-03-29 | 1993-03-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283672A true JPH06283672A (ja) | 1994-10-07 |
Family
ID=13409730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5069677A Withdrawn JPH06283672A (ja) | 1993-03-29 | 1993-03-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010135015A (ja) * | 2008-12-05 | 2010-06-17 | Fujitsu Microelectronics Ltd | 半導体デバイスおよびシステム |
-
1993
- 1993-03-29 JP JP5069677A patent/JPH06283672A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010135015A (ja) * | 2008-12-05 | 2010-06-17 | Fujitsu Microelectronics Ltd | 半導体デバイスおよびシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |