JPH0628848A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0628848A JPH0628848A JP4182384A JP18238492A JPH0628848A JP H0628848 A JPH0628848 A JP H0628848A JP 4182384 A JP4182384 A JP 4182384A JP 18238492 A JP18238492 A JP 18238492A JP H0628848 A JPH0628848 A JP H0628848A
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- self
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- semiconductor memory
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Abstract
(57)【要約】
【目的】 セルフリフレッシュ機能を有するＤＲＡＭに
関し、ＤＲＡＭ内部の記憶情報が誤るのを防止すること
を目的とする。 【構成】 メモリチップの内部或いは外部の電源または
信号の供給を止めた場合、自動的に該メモリチップ内の
セルをリフレッシュするセルフリフレッシュモードを有
する半導体記憶装置であって、リフレッシュパルスを発
生する発振回路５，６と、リフレッシュされたアドレス
を検出し、全てのアドレスのリフレッシュが終了した場
合に所定の信号S3を出力するリフレッシュアドレス検出
回路１０と、外部からの信号/RASで前記セルフリフレッ
シュモードを解除する場合、前記リフレッシュアドレス
検出回路１０からの信号に応じて、全てのアドレスのリ
フレッシュが終了するまで該セルフリフレッシュモード
を継続する出力制御回路７とを具備するように構成す
る。
関し、ＤＲＡＭ内部の記憶情報が誤るのを防止すること
を目的とする。 【構成】 メモリチップの内部或いは外部の電源または
信号の供給を止めた場合、自動的に該メモリチップ内の
セルをリフレッシュするセルフリフレッシュモードを有
する半導体記憶装置であって、リフレッシュパルスを発
生する発振回路５，６と、リフレッシュされたアドレス
を検出し、全てのアドレスのリフレッシュが終了した場
合に所定の信号S3を出力するリフレッシュアドレス検出
回路１０と、外部からの信号/RASで前記セルフリフレッ
シュモードを解除する場合、前記リフレッシュアドレス
検出回路１０からの信号に応じて、全てのアドレスのリ
フレッシュが終了するまで該セルフリフレッシュモード
を継続する出力制御回路７とを具備するように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、セルフリフレッシュ機能を有するＤＲＡＭに関す
る。近年、自動的にメモリチップ内のセルをリフレッシ
ュするセルフリフレッシュ機能を有するＤＲＡＭが提案
されている。しかし、このようなセルフリフレッシュ機
能を搭載したＤＲＡＭは、現在どこのセルまでリフレッ
シュ動作を行っているのか外部（ユーザー等）が把握で
きず、使い方によってはＤＲＡＭ内部の記憶情報が誤っ
てしまう可能性があり、その解決策が要望されている。
特に、セルフリフレッシュ機能を有するＤＲＡＭに関す
る。近年、自動的にメモリチップ内のセルをリフレッシ
ュするセルフリフレッシュ機能を有するＤＲＡＭが提案
されている。しかし、このようなセルフリフレッシュ機
能を搭載したＤＲＡＭは、現在どこのセルまでリフレッ
シュ動作を行っているのか外部（ユーザー等）が把握で
きず、使い方によってはＤＲＡＭ内部の記憶情報が誤っ
てしまう可能性があり、その解決策が要望されている。
【０００２】
【従来の技術】図６は従来の一般的な半導体記憶装置の
一例を示すブロック図である。さらに、図７は図６の半
導体記憶装置の動作を説明するための波形図であり、同
図(a)は一般的なＤＲＡＭにおけるリフレッシュ動作を
説明するものであり、また、同図(b) はセルフリフレッ
シュ機能を有するＤＲＡＭにおけるリフレッシュ動作
（セルフリフレッシュ動作）を説明するものである。
一例を示すブロック図である。さらに、図７は図６の半
導体記憶装置の動作を説明するための波形図であり、同
図(a)は一般的なＤＲＡＭにおけるリフレッシュ動作を
説明するものであり、また、同図(b) はセルフリフレッ
シュ機能を有するＤＲＡＭにおけるリフレッシュ動作
（セルフリフレッシュ動作）を説明するものである。
【０００３】図６に示されるように、一般的な半導体記
憶装置は、クロックジェネレータ201,202,モードコント
ローラ203,ゲート回路204,ライトクロックジェネレータ
205,アドレスバッファ・プリデコーダ206,リフレッシュ
アドレスカウンタ207,基板バイアスジェネレータ208,ロ
ーデコーダ209,コラムデコーダ210,メモリセルアレイ21
2,データ入力バッファ213,データ出力バッファ214 を備
えている。
憶装置は、クロックジェネレータ201,202,モードコント
ローラ203,ゲート回路204,ライトクロックジェネレータ
205,アドレスバッファ・プリデコーダ206,リフレッシュ
アドレスカウンタ207,基板バイアスジェネレータ208,ロ
ーデコーダ209,コラムデコーダ210,メモリセルアレイ21
2,データ入力バッファ213,データ出力バッファ214 を備
えている。
【０００４】図７(a) に示されるように、従来の一般的
なＤＲＡＭにおいては、まず、/CAS信号を立ち下げてお
き、/RAS信号を一定周期で順次変化させることにより、
ユーザーがセルのリフレッシュを行うようになってい
る。ところで、従来、一般的なＤＲＡＭを搭載している
システム（例えば、パーソナルコンピュータ等）におい
て、電源を遮断するとＤＲＡＭのセルに書き込まれてい
る記憶情報が消去されてしまうため、電源を遮断する前
に他の記憶媒体（磁気フロッピイディスク等）に記憶情
報を保存している。そこで、近年、ＤＲＡＭ以外の全て
のドライバの電源を遮断しても、ＤＲＡＭ内部では自動
的にリフレッシュ動作（セルフリフレッシュ動作）を行
うようにしたＤＲＡＭが提案されている。このセルフリ
フレッシュ機能を有するＤＲＡＭは、電源の遮断時でも
該ＤＲＡＭに格納された情報を磁気フロッピイディスク
等の他の記憶媒体に保存する必要がない。
なＤＲＡＭにおいては、まず、/CAS信号を立ち下げてお
き、/RAS信号を一定周期で順次変化させることにより、
ユーザーがセルのリフレッシュを行うようになってい
る。ところで、従来、一般的なＤＲＡＭを搭載している
システム（例えば、パーソナルコンピュータ等）におい
て、電源を遮断するとＤＲＡＭのセルに書き込まれてい
る記憶情報が消去されてしまうため、電源を遮断する前
に他の記憶媒体（磁気フロッピイディスク等）に記憶情
報を保存している。そこで、近年、ＤＲＡＭ以外の全て
のドライバの電源を遮断しても、ＤＲＡＭ内部では自動
的にリフレッシュ動作（セルフリフレッシュ動作）を行
うようにしたＤＲＡＭが提案されている。このセルフリ
フレッシュ機能を有するＤＲＡＭは、電源の遮断時でも
該ＤＲＡＭに格納された情報を磁気フロッピイディスク
等の他の記憶媒体に保存する必要がない。
【０００５】図７(b) に示されるように、セルフリフレ
ッシュ機能を有するＤＲＡＭにおいては、/CAS信号を立
ち下げてから/RAS信号を立ち下げ、所定の時間（例え
ば、 100μsec.) だけ経過すると、セルフリフレッシュ
モードになって自動的にセルのリフレッシュを行うよう
になっている。ここで、C.B.R.(CAS Before RAS)および
セルフリフレッシュの判定は、モードコントローラ203
により行われ、リフレッシュアドレスカウンタ207 から
内部アドレスが供給されて、順次セルのリフレッシュが
行われるようになっている。
ッシュ機能を有するＤＲＡＭにおいては、/CAS信号を立
ち下げてから/RAS信号を立ち下げ、所定の時間（例え
ば、 100μsec.) だけ経過すると、セルフリフレッシュ
モードになって自動的にセルのリフレッシュを行うよう
になっている。ここで、C.B.R.(CAS Before RAS)および
セルフリフレッシュの判定は、モードコントローラ203
により行われ、リフレッシュアドレスカウンタ207 から
内部アドレスが供給されて、順次セルのリフレッシュが
行われるようになっている。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、電源を入れて該システムを稼動させよう
とした時、ユーザー等が現在どのセルまでリフレッシュ
を行っているのか分からず、使い方によってはＤＲＡＭ
内部の記憶情報が誤ってしまう恐れがあった。本発明
は、上述した従来の半導体記憶装置が有する課題に鑑
み、ＤＲＡＭ内部の記憶情報が誤るのを防止することを
目的とする。
記憶装置では、電源を入れて該システムを稼動させよう
とした時、ユーザー等が現在どのセルまでリフレッシュ
を行っているのか分からず、使い方によってはＤＲＡＭ
内部の記憶情報が誤ってしまう恐れがあった。本発明
は、上述した従来の半導体記憶装置が有する課題に鑑
み、ＤＲＡＭ内部の記憶情報が誤るのを防止することを
目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、メモリ
チップの内部或いは外部の電源または信号の供給を止め
た場合、自動的に該メモリチップ内のセルをリフレッシ
ュするセルフリフレッシュモードを有する半導体記憶装
置であって、リフレッシュパルスを発生する発振回路
５，６と、リフレッシュされたアドレスを検出し、全て
のアドレスのリフレッシュが終了した場合に所定の信号
S3を出力するリフレッシュアドレス検出回路１０と、外
部からの信号/RASで前記セルフリフレッシュモードを解
除する場合、前記リフレッシュアドレス検出回路１０か
らの信号に応じて、全てのアドレスのリフレッシュが終
了するまで該セルフリフレッシュモードを継続する出力
制御回路７とを具備することを特徴とする半導体記憶装
置が提供される。
チップの内部或いは外部の電源または信号の供給を止め
た場合、自動的に該メモリチップ内のセルをリフレッシ
ュするセルフリフレッシュモードを有する半導体記憶装
置であって、リフレッシュパルスを発生する発振回路
５，６と、リフレッシュされたアドレスを検出し、全て
のアドレスのリフレッシュが終了した場合に所定の信号
S3を出力するリフレッシュアドレス検出回路１０と、外
部からの信号/RASで前記セルフリフレッシュモードを解
除する場合、前記リフレッシュアドレス検出回路１０か
らの信号に応じて、全てのアドレスのリフレッシュが終
了するまで該セルフリフレッシュモードを継続する出力
制御回路７とを具備することを特徴とする半導体記憶装
置が提供される。
【０００８】
【作用】本発明の半導体記憶装置によれば、外部からの
信号/RASで前記セルフリフレッシュモードを解除する場
合、リフレッシュアドレス検出回路１０からの全てのア
ドレスのリフレッシュが終了した場合に出力される信号
S3を受けて、出力制御回路７が全てのアドレスのリフレ
ッシュが終了するまでセルフリフレッシュモードを継続
するようになっている。
信号/RASで前記セルフリフレッシュモードを解除する場
合、リフレッシュアドレス検出回路１０からの全てのア
ドレスのリフレッシュが終了した場合に出力される信号
S3を受けて、出力制御回路７が全てのアドレスのリフレ
ッシュが終了するまでセルフリフレッシュモードを継続
するようになっている。
【０００９】このように、本発明の半導体記憶装置によ
れば、全てのセルのリフレッシュが完了していない場合
でも自動的に最後のセルまでリフレッシュを完了させ、
すなわち、全てのセルのリフレッシュが完了するまでリ
フレッシュ動作を継続することによって、ＤＲＡＭ内部
の記憶情報が誤るのを防止することができる。
れば、全てのセルのリフレッシュが完了していない場合
でも自動的に最後のセルまでリフレッシュを完了させ、
すなわち、全てのセルのリフレッシュが完了するまでリ
フレッシュ動作を継続することによって、ＤＲＡＭ内部
の記憶情報が誤るのを防止することができる。
【００１０】
【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の実施例を説明する。図１は本発明に係る半導体
記憶装置の一実施例を示すブロック図である。同図に示
されるように、本実施例の半導体記憶装置は、クロック
ジェネレータ1,2, CBR判定回路3,切り換え回路4,発振回
路5,6,出力制御回路7,セルフリフレッシュ用カウンタ8,
セルフリフレッシュ用コントローラ9,リフレッシュアド
レス検出回路10, リフレッシュアドレスカウンタ11, リ
フレッシュアドレス出力バッファ12,および, アドレス
入力端子13を備えている。ここで、リフレッシュアドレ
スカウンタ11, リフレッシュアドレス出力バッファ12,
および, アドレス入力端子13は、複数のアドレスA0〜A1
1 に対してそれぞれ設けられている。発振回路５は周期
の短いパルス信号を発生するものであり、また、発振回
路６は周期の長いパルス信号を発生するものである。
尚、セルフリフレッシュ用カウンタ８およびセルフリフ
レッシュ用コントローラ９は、従来のものと同様であ
り、出力制御回路７の出力に応じて、セルフリフレッシ
ュモードを立ち上げ, 或いは, 解除するようになってい
る。
憶装置の実施例を説明する。図１は本発明に係る半導体
記憶装置の一実施例を示すブロック図である。同図に示
されるように、本実施例の半導体記憶装置は、クロック
ジェネレータ1,2, CBR判定回路3,切り換え回路4,発振回
路5,6,出力制御回路7,セルフリフレッシュ用カウンタ8,
セルフリフレッシュ用コントローラ9,リフレッシュアド
レス検出回路10, リフレッシュアドレスカウンタ11, リ
フレッシュアドレス出力バッファ12,および, アドレス
入力端子13を備えている。ここで、リフレッシュアドレ
スカウンタ11, リフレッシュアドレス出力バッファ12,
および, アドレス入力端子13は、複数のアドレスA0〜A1
1 に対してそれぞれ設けられている。発振回路５は周期
の短いパルス信号を発生するものであり、また、発振回
路６は周期の長いパルス信号を発生するものである。
尚、セルフリフレッシュ用カウンタ８およびセルフリフ
レッシュ用コントローラ９は、従来のものと同様であ
り、出力制御回路７の出力に応じて、セルフリフレッシ
ュモードを立ち上げ, 或いは, 解除するようになってい
る。
【００１１】本実施例の半導体記憶装置は、 CBR判定回
路３により、例えば、/CAS信号が立ち下がってから/RAS
信号の立ち下がりを検出して、C.B.R.(CAS Before RAS)
と判定する。さらに、セルフリフレッシュ用カウンタ８
およびセルフリフレッシュ用コントローラ９によって、
C.B.R.と判定された後、所定時間（例えば、 100μse
c.) の経過が検出されると、セルフリフレッシュモード
に入ることになる。これにより、外部からのアドレスは
遮断され、リフレッシュアドレスカウンタ11から内部ア
ドレスが供給されて、セルのリフレッシュが順次行われ
る。ここで、リフレッシュアドレス検出回路10は、各ア
ドレスA1〜A11 のリフレッシュアドレスカウンタ11の値
を検出し、出力制御回路７は該リフレッシュアドレス検
出回路10の出力信号S3に応じて２つの発振回路５および
６の出力制御を行うようになっている。すなわち、セル
フリフレッシュモードにおいて、/RAS信号が高レベル
“Ｈ”に立ち上がって該セルフリフレッシュモードが解
除される場合で、且つ、最後のセルがリフレッシュされ
ていない場合、全てのアドレスのリフレッシュが終了し
た場合に所定のレベル（例えば、低レベル“Ｌ")になる
リフレッシュアドレス検出回路10の出力信号S3に応じ
て、出力制御回路７が全てのセルのリフレッシュ動作が
終了した後にセルフリフレッシュモードを解除するよう
になっている。ここで、出力制御回路７は、セルフリフ
レッシュモードに入る前とセルフリフレッシュモードを
解除した後に、周期の長いパルス信号を発生する発振回
路６から周期の短いパルス信号を発生する発振回路５に
切り換えて短時間でリフレッシュを行うようになってい
る。
路３により、例えば、/CAS信号が立ち下がってから/RAS
信号の立ち下がりを検出して、C.B.R.(CAS Before RAS)
と判定する。さらに、セルフリフレッシュ用カウンタ８
およびセルフリフレッシュ用コントローラ９によって、
C.B.R.と判定された後、所定時間（例えば、 100μse
c.) の経過が検出されると、セルフリフレッシュモード
に入ることになる。これにより、外部からのアドレスは
遮断され、リフレッシュアドレスカウンタ11から内部ア
ドレスが供給されて、セルのリフレッシュが順次行われ
る。ここで、リフレッシュアドレス検出回路10は、各ア
ドレスA1〜A11 のリフレッシュアドレスカウンタ11の値
を検出し、出力制御回路７は該リフレッシュアドレス検
出回路10の出力信号S3に応じて２つの発振回路５および
６の出力制御を行うようになっている。すなわち、セル
フリフレッシュモードにおいて、/RAS信号が高レベル
“Ｈ”に立ち上がって該セルフリフレッシュモードが解
除される場合で、且つ、最後のセルがリフレッシュされ
ていない場合、全てのアドレスのリフレッシュが終了し
た場合に所定のレベル（例えば、低レベル“Ｌ")になる
リフレッシュアドレス検出回路10の出力信号S3に応じ
て、出力制御回路７が全てのセルのリフレッシュ動作が
終了した後にセルフリフレッシュモードを解除するよう
になっている。ここで、出力制御回路７は、セルフリフ
レッシュモードに入る前とセルフリフレッシュモードを
解除した後に、周期の長いパルス信号を発生する発振回
路６から周期の短いパルス信号を発生する発振回路５に
切り換えて短時間でリフレッシュを行うようになってい
る。
【００１２】このように、本実施例の半導体記憶装置に
おける出力制御回路７は、セルリフレッシュモードにお
いて/RAS信号が高レベル“Ｈ”に立ち上がって該セルフ
リフレッシュモードを解除する場合、リフレッシュアド
レス検出回路10の出力信号S3に応じて、全てのセルのリ
フレッシュ動作が終了するまで該セルフリフレッシュモ
ードを継続するようになっている。
おける出力制御回路７は、セルリフレッシュモードにお
いて/RAS信号が高レベル“Ｈ”に立ち上がって該セルフ
リフレッシュモードを解除する場合、リフレッシュアド
レス検出回路10の出力信号S3に応じて、全てのセルのリ
フレッシュ動作が終了するまで該セルフリフレッシュモ
ードを継続するようになっている。
【００１３】図２は図１の半導体記憶装置における発振
回路および出力制御回路の一例を示す回路図である。同
図に示されるように、発振回路５は、複数のＰ型ＭＯＳ
トランジスタ511,インバータ512,Ｎ型ＭＯＳトランジス
タ513 を備え、同様に、発振回路６は、複数のＰ型ＭＯ
Ｓトランジスタ611,インバータ612,Ｎ型ＭＯＳトランジ
スタ613 を備えている。ここで、各発振回路５および６
において、複数のインバータ512 および612 はそれぞれ
奇数段が直列に接続され、また、発振回路５におけるイ
ンバータ512 の数は発振回路６におけるインバータ612
の数よりも少なくされており、発振回路５の出力信号S2
は発振回路６の出力信号S5よりも周期の短いパルス信号
となっている。
回路および出力制御回路の一例を示す回路図である。同
図に示されるように、発振回路５は、複数のＰ型ＭＯＳ
トランジスタ511,インバータ512,Ｎ型ＭＯＳトランジス
タ513 を備え、同様に、発振回路６は、複数のＰ型ＭＯ
Ｓトランジスタ611,インバータ612,Ｎ型ＭＯＳトランジ
スタ613 を備えている。ここで、各発振回路５および６
において、複数のインバータ512 および612 はそれぞれ
奇数段が直列に接続され、また、発振回路５におけるイ
ンバータ512 の数は発振回路６におけるインバータ612
の数よりも少なくされており、発振回路５の出力信号S2
は発振回路６の出力信号S5よりも周期の短いパルス信号
となっている。
【００１４】発振回路５におけるＮ型ＭＯＳトランジス
タ513 のゲートには、信号S1（例えば、/RAS信号）が直
接に供給され、また、発振回路６におけるＮ型ＭＯＳト
ランジスタ613 のゲートにはインバータ41を介して反転
された信号S1が供給されている。従って、信号S1が低レ
ベルの場合には発振回路６を動作させ、信号S1が高レベ
ルの場合には発振回路５を動作させるようになってい
る。
タ513 のゲートには、信号S1（例えば、/RAS信号）が直
接に供給され、また、発振回路６におけるＮ型ＭＯＳト
ランジスタ613 のゲートにはインバータ41を介して反転
された信号S1が供給されている。従って、信号S1が低レ
ベルの場合には発振回路６を動作させ、信号S1が高レベ
ルの場合には発振回路５を動作させるようになってい
る。
【００１５】出力制御回路７は、NANDゲート71,73 およ
びORゲート72で構成されている。発振回路５の出力S2は
３入力NANDゲート71に供給され、また、発振回路６の出
力S5は２入力ORゲート72に供給されている。NANDゲート
71およびORゲート72の他の入力には信号S4（例えば、/R
AS信号）が供給され、また、NANDゲート71のさらに他の
入力にはリフレッシュアドレス検出回路10の出力信号S3
が供給されている。さらに、NANDゲート71およびORゲー
ト72の出力は、２入力NANDゲート73を介して出力S6がセ
ルフリフレッシュ用カウンタ８に供給されるようになっ
ている。すなわち、C.B.R.およびセルフリフレッシュ時
には、信号S1が低レベル“Ｌ”となって発振回路６が動
作して、該発振回路６の出力S5に応じた信号S6がセルリ
フレッシュ用カウンタ８に供給される。また、信号S1が
高レベル“Ｈ”の時、発振回路５が動作するが、信号S3
が高レベル“Ｈ”の時だけ、該発振回路５の出力S2に応
じた信号S6がセルリフレッシュ用カウンタ８に供給され
る。尚、信号S3（リフレッシュアドレス検出回路10の出
力信号）が高レベル“Ｈ”の時は、発振回路５の出力S2
は、信号S6として伝わらないようになっている。尚、信
号S1およびS4は、C.B.R.およびセルフリフレッシュ時の
み低レベル“Ｌ”となり、その他の場合は高レベル
“Ｈ”となる信号である。
びORゲート72で構成されている。発振回路５の出力S2は
３入力NANDゲート71に供給され、また、発振回路６の出
力S5は２入力ORゲート72に供給されている。NANDゲート
71およびORゲート72の他の入力には信号S4（例えば、/R
AS信号）が供給され、また、NANDゲート71のさらに他の
入力にはリフレッシュアドレス検出回路10の出力信号S3
が供給されている。さらに、NANDゲート71およびORゲー
ト72の出力は、２入力NANDゲート73を介して出力S6がセ
ルフリフレッシュ用カウンタ８に供給されるようになっ
ている。すなわち、C.B.R.およびセルフリフレッシュ時
には、信号S1が低レベル“Ｌ”となって発振回路６が動
作して、該発振回路６の出力S5に応じた信号S6がセルリ
フレッシュ用カウンタ８に供給される。また、信号S1が
高レベル“Ｈ”の時、発振回路５が動作するが、信号S3
が高レベル“Ｈ”の時だけ、該発振回路５の出力S2に応
じた信号S6がセルリフレッシュ用カウンタ８に供給され
る。尚、信号S3（リフレッシュアドレス検出回路10の出
力信号）が高レベル“Ｈ”の時は、発振回路５の出力S2
は、信号S6として伝わらないようになっている。尚、信
号S1およびS4は、C.B.R.およびセルフリフレッシュ時の
み低レベル“Ｌ”となり、その他の場合は高レベル
“Ｈ”となる信号である。
【００１６】図３は図１の半導体記憶装置における出力
制御回路の他の例を示す回路図である。すなわち、図３
に示す出力制御回路７は、図２におけるNANDゲート71,
ORゲート72, および, NANDゲート73を、それぞれ ANDゲ
ート71a, NORゲート72a,および,NORゲート73a として構
成したもので、動作は図２のものと同じである。図４は
図１の半導体記憶装置におけるリフレッシュアドレス検
出回路の一例を示す回路図である。同図に示されるよう
に、リフレッシュアドレス検出回路10は、４つの３入力
NANDゲート101,102,103,104,２つの NORゲート105,106,
および,NANDゲート107 備え、該NANDゲート 101〜104
の入力には、それぞれアドレスA0〜A11 用のリフレッシ
ュアドレスカウンタ11の出力が供給されている。従っ
て、リフレッシュアドレス検出回路10は、NANDゲート 1
01〜104 に供給される信号A1〜A11(リフレッシュアドレ
スカウンタ11の出力) の内、１つでも低レベル“Ｌ”だ
と出力信号S3が高レベル“Ｈ”となる回路構成となって
いる。
制御回路の他の例を示す回路図である。すなわち、図３
に示す出力制御回路７は、図２におけるNANDゲート71,
ORゲート72, および, NANDゲート73を、それぞれ ANDゲ
ート71a, NORゲート72a,および,NORゲート73a として構
成したもので、動作は図２のものと同じである。図４は
図１の半導体記憶装置におけるリフレッシュアドレス検
出回路の一例を示す回路図である。同図に示されるよう
に、リフレッシュアドレス検出回路10は、４つの３入力
NANDゲート101,102,103,104,２つの NORゲート105,106,
および,NANDゲート107 備え、該NANDゲート 101〜104
の入力には、それぞれアドレスA0〜A11 用のリフレッシ
ュアドレスカウンタ11の出力が供給されている。従っ
て、リフレッシュアドレス検出回路10は、NANDゲート 1
01〜104 に供給される信号A1〜A11(リフレッシュアドレ
スカウンタ11の出力) の内、１つでも低レベル“Ｌ”だ
と出力信号S3が高レベル“Ｈ”となる回路構成となって
いる。
【００１７】図５は図１の半導体記憶装置におけるリフ
レッシュアドレス出力バッファの一例を示す回路図であ
る。リフレッシュアドレス出力バッファ12は、各アドレ
スA1〜A11 用のリフレッシュアドレスカウンタ11とアド
レス入力端子13との間にそれぞれ設けられ、Ｎ型ＭＯＳ
トランジスタ121,Ｎ型ＭＯＳトランジスタ123,インバー
タ122,124,125,126で構成されている。ここで、トラン
ジスタ 121および123 のゲートには信号S7が供給され、
端子13をアドレス信号を入力するために使用するか或い
はリフレッシュアドレスを出力するかを切り換えるよう
になっている。尚、信号S7は、C.B.R.およびセルフリフ
レッシュ時のみ高レベル“Ｈ”となり、その他の場合は
低レベル“Ｌ”となっている。
レッシュアドレス出力バッファの一例を示す回路図であ
る。リフレッシュアドレス出力バッファ12は、各アドレ
スA1〜A11 用のリフレッシュアドレスカウンタ11とアド
レス入力端子13との間にそれぞれ設けられ、Ｎ型ＭＯＳ
トランジスタ121,Ｎ型ＭＯＳトランジスタ123,インバー
タ122,124,125,126で構成されている。ここで、トラン
ジスタ 121および123 のゲートには信号S7が供給され、
端子13をアドレス信号を入力するために使用するか或い
はリフレッシュアドレスを出力するかを切り換えるよう
になっている。尚、信号S7は、C.B.R.およびセルフリフ
レッシュ時のみ高レベル“Ｈ”となり、その他の場合は
低レベル“Ｌ”となっている。
【００１８】すなわち、信号S7が低レベル“Ｌ”のとき
は、インバータ124 を動作状態として、端子13に供給さ
れるアドレス入力信号を内部へ伝え、また、信号S7が高
レベル“Ｈ”のときは、インバータ122 を動作状態とし
て、セルフリフレッシュ時におけるリフレッシュアドレ
スを端子13を介して外部へ取り出すようになっている。
は、インバータ124 を動作状態として、端子13に供給さ
れるアドレス入力信号を内部へ伝え、また、信号S7が高
レベル“Ｈ”のときは、インバータ122 を動作状態とし
て、セルフリフレッシュ時におけるリフレッシュアドレ
スを端子13を介して外部へ取り出すようになっている。
【００１９】以上、詳述したように、本発明の半導体記
憶装置の実施例によれば、セルフリフレッシュモードを
解除した時、また、最後のセルまでリフレッシュが完了
していない場合、自動的に周期の短い発振回路５が動作
して最後のセルまでリフレッシュ動作を行うようになっ
ている。さらに、アドレス入力端子13をＩ／Ｏコモンと
することにより、現在どこのセルをリフレッシュしてい
るのか常時外部に知らせることが可能となる。
憶装置の実施例によれば、セルフリフレッシュモードを
解除した時、また、最後のセルまでリフレッシュが完了
していない場合、自動的に周期の短い発振回路５が動作
して最後のセルまでリフレッシュ動作を行うようになっ
ている。さらに、アドレス入力端子13をＩ／Ｏコモンと
することにより、現在どこのセルをリフレッシュしてい
るのか常時外部に知らせることが可能となる。
【００２０】
【発明の効果】以上、詳述したように、本発明の半導体
記憶装置によれば、全てのセルのリフレッシュが完了し
ていない場合でも自動的に最後のセルまでリフレッシュ
を完了させ、すなわち、全てのセルのリフレッシュが完
了するまでリフレッシュ動作を継続することによって、
或いは、現在どこのセルをリフレッシュしているのか外
部に知らせることによって、ＤＲＡＭ内部の記憶情報が
誤るのを防止することができる。
記憶装置によれば、全てのセルのリフレッシュが完了し
ていない場合でも自動的に最後のセルまでリフレッシュ
を完了させ、すなわち、全てのセルのリフレッシュが完
了するまでリフレッシュ動作を継続することによって、
或いは、現在どこのセルをリフレッシュしているのか外
部に知らせることによって、ＤＲＡＭ内部の記憶情報が
誤るのを防止することができる。
【図１】本発明に係る半導体記憶装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１の半導体記憶装置における発振回路および
出力制御回路の一例を示す回路図である。
出力制御回路の一例を示す回路図である。
【図３】図１の半導体記憶装置における出力制御回路の
他の例を示す回路図である。
他の例を示す回路図である。
【図４】図１の半導体記憶装置におけるリフレッシュア
ドレス検出回路の一例を示す回路図である。
ドレス検出回路の一例を示す回路図である。
【図５】図１の半導体記憶装置におけるリフレッシュア
ドレス出力バッファの一例を示す回路図である。
ドレス出力バッファの一例を示す回路図である。
【図６】従来の一般的な半導体記憶装置の一例を示すブ
ロック図である。
ロック図である。
【図７】図６の半導体記憶装置の動作を説明するための
波形図である。
波形図である。
１，２…クロックジェネレータ ３…ＣＢＲ判定回路 ４…切り換え回路 ５…発振回路（周期の短い信号を発生） ６…発振回路（周期の長い信号を発生） ７…出力制御回路 ８…リフレッシュ用カウンタ ９…セルフリフレッシュ用コントローラ 10…リフレッシュアドレス検出回路 11…リフレッシュアドレスカウンタ 12…リフレッシュアドレス出力バッファ 13…アドレス端子
Claims (4)
- 【請求項１】 メモリチップの内部或いは外部の電源ま
たは信号の供給を止めた場合、自動的に該メモリチップ
内のセルをリフレッシュするセルフリフレッシュモード
を有する半導体記憶装置であって、 リフレッシュパルスを発生する発振回路（５，６）と、 リフレッシュされたアドレスを検出し、全てのアドレス
のリフレッシュが終了した場合に所定の信号（S3）を出
力するリフレッシュアドレス検出回路（１０）と、 外部からの信号（/RAS）で前記セルフリフレッシュモー
ドを解除する場合、前記リフレッシュアドレス検出回路
（１０）からの信号に応じて、全てのアドレスのリフレ
ッシュが終了するまで該セルフリフレッシュモードを継
続する出力制御回路（７）とを具備することを特徴とす
る半導体記憶装置。 - 【請求項２】 前記発振回路は、周期の短いパルス（S
2）を発生する第１の発振回路（５）および周期の長い
パルス（S5）を発生する第２の発振回路（６）を具備
し、前記半導体記憶装置は、さらに、前記セルフリフレ
ッシュモードを解除する外部信号に応じて該第１および
第２の発振回路を切り換える切り換え回路（４）を具備
し、セルフリフレッシュモードに入る前とセルフリフレ
ッシュモードを解除した後に、自動的に周期の短いリフ
レッシュを行うようにしたことを特徴とする請求項１の
半導体記憶装置。 - 【請求項３】 前記半導体記憶装置は、各リフレッシュ
アドレスカウンタ（１１）の値を外部に出力するための
リフレッシュアドレス出力バッファ（１２）を具備して
いることを特徴とする請求項１の半導体記憶装置。 - 【請求項４】 前記リフレッシュアドレス出力バッファ
（１２）は、外部からアドレスを入力するアドレス入力
端子（１３）を介して前記リフレッシュアドレスカウン
タ（１１）の値を外部に出力するようになっていること
を特徴とする請求項３の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18238492A JP3190119B2 (ja) | 1992-07-09 | 1992-07-09 | 半導体記憶装置 |
| US08/083,443 US5499213A (en) | 1992-06-29 | 1993-06-29 | Semiconductor memory device having self-refresh function |
| IT93MI001390A IT1265136B1 (it) | 1992-06-29 | 1993-06-29 | Dispositivo di memoria a semiconduttori avente una funzione di auto- ricarica |
| KR1019930011959A KR0126243B1 (ko) | 1992-06-29 | 1993-06-29 | 자기재생기능을 갖는 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18238492A JP3190119B2 (ja) | 1992-07-09 | 1992-07-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628848A true JPH0628848A (ja) | 1994-02-04 |
| JP3190119B2 JP3190119B2 (ja) | 2001-07-23 |
Family
ID=16117375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18238492A Expired - Fee Related JP3190119B2 (ja) | 1992-06-29 | 1992-07-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190119B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12072610B2 (en) | 2020-10-28 | 2024-08-27 | Ricoh Company, Ltd. | Buoyancy adjusting apparatus and housing |
| US12503209B2 (en) | 2022-01-13 | 2025-12-23 | Ricoh Company, Ltd. | Buoyancy adjuster and orientation adjustment system |
-
1992
- 1992-07-09 JP JP18238492A patent/JP3190119B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12072610B2 (en) | 2020-10-28 | 2024-08-27 | Ricoh Company, Ltd. | Buoyancy adjusting apparatus and housing |
| US12503209B2 (en) | 2022-01-13 | 2025-12-23 | Ricoh Company, Ltd. | Buoyancy adjuster and orientation adjustment system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3190119B2 (ja) | 2001-07-23 |
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Legal Events
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