JPH0628894A - 記憶回路内蔵半導体集積回路 - Google Patents
記憶回路内蔵半導体集積回路Info
- Publication number
- JPH0628894A JPH0628894A JP4288027A JP28802792A JPH0628894A JP H0628894 A JPH0628894 A JP H0628894A JP 4288027 A JP4288027 A JP 4288027A JP 28802792 A JP28802792 A JP 28802792A JP H0628894 A JPH0628894 A JP H0628894A
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- JP
- Japan
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- signal
- circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000010586 diagram Methods 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】信号処理回路への試験用のデータのための配線
を設けなくても信号処理回路の試験時間が短縮できるよ
うにする。 【構成】テストモード時には、外部からの書込み信号Ｗ
Ｔを記憶回路１への読出し信号ＩＲＤとする切換回路３
を設ける。外部からの書込み信号ＷＴにより記憶素子へ
のデータの書込みと同時にこのデータを信号処理回路２
へ入力する。
を設けなくても信号処理回路の試験時間が短縮できるよ
うにする。 【構成】テストモード時には、外部からの書込み信号Ｗ
Ｔを記憶回路１への読出し信号ＩＲＤとする切換回路３
を設ける。外部からの書込み信号ＷＴにより記憶素子へ
のデータの書込みと同時にこのデータを信号処理回路２
へ入力する。
Description
【０００１】
【産業上の利用分野】本発明は記憶回路内蔵半導体集積
回路に関し、特に記憶回路からデータを読出した後、所
定の信号処理を行う回路を備えた記憶回路内蔵半導体集
積回路に関する。
回路に関し、特に記憶回路からデータを読出した後、所
定の信号処理を行う回路を備えた記憶回路内蔵半導体集
積回路に関する。
【０００２】
【従来の技術】従来、この種の記憶回路内蔵半導体集積
回路は、第１の例として図９に示すように、外部から入
力される書込み信号ＷＴに従って供給された書込み用の
データＤＴｗを指定されたアドレスに書込み、外部から
入力される読出し信号ＲＤに従って指定されたアドレス
からデータを読出し（ＤＴｒ）記憶回路１と、この記憶
回路１から読出されたデータＤＴｒに対して所定の信号
処理を行い出力（ＯＵＴ）する信号処理回路２とを有す
る構成となっている。
回路は、第１の例として図９に示すように、外部から入
力される書込み信号ＷＴに従って供給された書込み用の
データＤＴｗを指定されたアドレスに書込み、外部から
入力される読出し信号ＲＤに従って指定されたアドレス
からデータを読出し（ＤＴｒ）記憶回路１と、この記憶
回路１から読出されたデータＤＴｒに対して所定の信号
処理を行い出力（ＯＵＴ）する信号処理回路２とを有す
る構成となっている。
【０００３】図１０に記憶回路１の１系統分の具体的な
回路例を示す。
回路例を示す。
【０００４】この回路は、書込み信号ＷＴがアクティブ
レベル（高レベル）のとき書込み用のデータＤＴｗ及び
その反転データを対をなす各ビット線ＢＬ１，ＢＬ２へ
伝達する書込み回路１１と、プリチャージ信号ＰＣに従
ってビット線ＢＬ１，ＢＬ２をプリチャージするプリチ
ャージ回路１２と、複数の記憶素子ＭＣ及びこれら記憶
素子ＭＣをアドレス信号に従って選択する複数のワード
線ＷＬを備え選択された記憶素子ＭＣにビット線ＢＬ
１，ＢＬ２を介して伝達された書込み用のデータＤＴｗ
を書込みまた選択された記憶素子ＭＣのデータをビット
線ＢＬ１，ＢＬ２に読出すメモリセルアレイ１３と、読
出し信号ＲＤがアクティブレベル（高レベル）のときビ
ット線ＢＬ１，ＢＬ２に読出されたデータ（ＤＴｒ）を
外部へ出力する読出し回路１４とを有する構成となって
いる。
レベル（高レベル）のとき書込み用のデータＤＴｗ及び
その反転データを対をなす各ビット線ＢＬ１，ＢＬ２へ
伝達する書込み回路１１と、プリチャージ信号ＰＣに従
ってビット線ＢＬ１，ＢＬ２をプリチャージするプリチ
ャージ回路１２と、複数の記憶素子ＭＣ及びこれら記憶
素子ＭＣをアドレス信号に従って選択する複数のワード
線ＷＬを備え選択された記憶素子ＭＣにビット線ＢＬ
１，ＢＬ２を介して伝達された書込み用のデータＤＴｗ
を書込みまた選択された記憶素子ＭＣのデータをビット
線ＢＬ１，ＢＬ２に読出すメモリセルアレイ１３と、読
出し信号ＲＤがアクティブレベル（高レベル）のときビ
ット線ＢＬ１，ＢＬ２に読出されたデータ（ＤＴｒ）を
外部へ出力する読出し回路１４とを有する構成となって
いる。
【０００５】この回路の各部信号のタイミング図を図１
１に示す。
１に示す。
【０００６】アドレス信号ＡＤにより指定される１つの
アドレスに対し１つのリード・ライトサイクルが設定さ
れる。この１つのリード・ライトサイクルにおいて、デ
ータの読出し、書込みに先行してビット線ＢＬ１，ＢＬ
２のプリチャージがプリチャージ信号ＰＣに従って行な
われる。そしてデータの読出しが読出し信号ＲＤに従っ
て行なわれた後、書込み用のデータＤＴｗの書込みが書
込み信号ＷＴに従って行われる。
アドレスに対し１つのリード・ライトサイクルが設定さ
れる。この１つのリード・ライトサイクルにおいて、デ
ータの読出し、書込みに先行してビット線ＢＬ１，ＢＬ
２のプリチャージがプリチャージ信号ＰＣに従って行な
われる。そしてデータの読出しが読出し信号ＲＤに従っ
て行なわれた後、書込み用のデータＤＴｗの書込みが書
込み信号ＷＴに従って行われる。
【０００７】この記憶回路内蔵半導体集積回路において
信号処理回路２の試験を行う場合、試験用のデータを一
旦、記憶回路１に書込み、次のリード・ライトサイクル
で読出して信号処理回路２へ入力していた。
信号処理回路２の試験を行う場合、試験用のデータを一
旦、記憶回路１に書込み、次のリード・ライトサイクル
で読出して信号処理回路２へ入力していた。
【０００８】また、図１２に示す第２の例のように、テ
スト信号ＴＳＴがアクティブレベルのときは試験用のデ
ータを記憶回路１を介さないで直接信号処理回路２へ入
力する選択回路６を設けたものである。
スト信号ＴＳＴがアクティブレベルのときは試験用のデ
ータを記憶回路１を介さないで直接信号処理回路２へ入
力する選択回路６を設けたものである。
【０００９】
【発明が解決しようとする課題】上述した従来の記憶回
路内蔵半導体集積回路は、信号処理回路２の試験を行う
場合、第１の例では試験用のデータも一旦記憶回路１に
書込み次のリード・ライトサイクルで読出して信号処理
回路２へ入力するため試験時間が長くなるという欠点が
あり、第２の例では、試験用のデータを選択回路６に伝
達する配線が必要となりチップ面積が増大するという欠
点があった。
路内蔵半導体集積回路は、信号処理回路２の試験を行う
場合、第１の例では試験用のデータも一旦記憶回路１に
書込み次のリード・ライトサイクルで読出して信号処理
回路２へ入力するため試験時間が長くなるという欠点が
あり、第２の例では、試験用のデータを選択回路６に伝
達する配線が必要となりチップ面積が増大するという欠
点があった。
【００１０】本発明の目的は、チップ面積を増大させる
ことなく試験時間を短縮することができる記憶回路内蔵
半導体集積回路を提供することにある。
ことなく試験時間を短縮することができる記憶回路内蔵
半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】第１の本発明の記憶回路
内蔵半導体集積回路は、書込み信号に従って供給された
書込み用のデータを指定されたアドレスに書込み読出し
信号に従って指定されたアドレスからデータを読出す記
憶回路と、この記憶回路から読出されたデータに対して
所定の信号処理を行い出力する信号処理回路とを有する
記憶回路内蔵半導体集積回路において、通常動作モード
時には外部から入力される読出し信号を前記記憶回路へ
の読出し信号として出力しテストモード時には外部から
入力される書込み信号を前記記憶回路への読出し信号と
して出力すると共に前記外部から入力される読出し信号
の前記記憶回路への出力を停止する切換回路を設けて構
成される。
内蔵半導体集積回路は、書込み信号に従って供給された
書込み用のデータを指定されたアドレスに書込み読出し
信号に従って指定されたアドレスからデータを読出す記
憶回路と、この記憶回路から読出されたデータに対して
所定の信号処理を行い出力する信号処理回路とを有する
記憶回路内蔵半導体集積回路において、通常動作モード
時には外部から入力される読出し信号を前記記憶回路へ
の読出し信号として出力しテストモード時には外部から
入力される書込み信号を前記記憶回路への読出し信号と
して出力すると共に前記外部から入力される読出し信号
の前記記憶回路への出力を停止する切換回路を設けて構
成される。
【００１２】第２の発明の記憶回路内蔵半導体集積回路
は、書込み信号に従って供給された書込み用のデータを
指定されたアドレスに書込み読出し信号に従って指定さ
れたアドレスからデータを読出す記憶回路と、この記憶
回路から読出されたデータに対して所定の信号処理を行
い出力する信号処理回路と、所定の周期でアドレス切換
信号を発生し通常動作モード時には前記アドレス切換信
号発生後前記読出し信号を発生した後次のアドレス切換
信号が発生する前に前記書込み信号を発生しテストモー
ド時には前記アドレス切換信号発生後前記書込み信号を
発生した後次のアドレス切換信号が発生する前に前記読
出し信号を発生する制御回路と、前記アドレス切換信号
に従って更新されたアドレス値のアドレス信号を発生し
て前記記憶回路のアドレスを指定するアドレス信号発生
回路とを有している。
は、書込み信号に従って供給された書込み用のデータを
指定されたアドレスに書込み読出し信号に従って指定さ
れたアドレスからデータを読出す記憶回路と、この記憶
回路から読出されたデータに対して所定の信号処理を行
い出力する信号処理回路と、所定の周期でアドレス切換
信号を発生し通常動作モード時には前記アドレス切換信
号発生後前記読出し信号を発生した後次のアドレス切換
信号が発生する前に前記書込み信号を発生しテストモー
ド時には前記アドレス切換信号発生後前記書込み信号を
発生した後次のアドレス切換信号が発生する前に前記読
出し信号を発生する制御回路と、前記アドレス切換信号
に従って更新されたアドレス値のアドレス信号を発生し
て前記記憶回路のアドレスを指定するアドレス信号発生
回路とを有している。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１５】この実施例が図９に示された従来の記憶回
路内蔵半導体集積回路と相違する点は、テスト信号ＴＳ
Ｔがインアクティブレベルの通常動作モード時には外部
から入力される読出し信号ＲＤを記憶回路１への読出し
信号ＩＲＤとして出力しアクティブレベルのテストモー
ド時には外部から入力される書込み信号ＷＴを記憶回路
１への読出し信号ＩＲＤとして出力すると共に外部から
入力される読出し信号ＲＤの記憶回路１への出力を停止
する切換回路３を設けた点にある。
路内蔵半導体集積回路と相違する点は、テスト信号ＴＳ
Ｔがインアクティブレベルの通常動作モード時には外部
から入力される読出し信号ＲＤを記憶回路１への読出し
信号ＩＲＤとして出力しアクティブレベルのテストモー
ド時には外部から入力される書込み信号ＷＴを記憶回路
１への読出し信号ＩＲＤとして出力すると共に外部から
入力される読出し信号ＲＤの記憶回路１への出力を停止
する切換回路３を設けた点にある。
【００１６】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。
【００１７】テスト信号ＴＳＴがインアクティブ（低レ
ベル）の通常動作モードにおいては、切換回路３によ
り、外部からの読出し信号ＲＤがそのまま記憶回路１へ
の読出し信号ＩＲＤとして供給されるので、図９に示さ
れた従来例と同一の動作となる。
ベル）の通常動作モードにおいては、切換回路３によ
り、外部からの読出し信号ＲＤがそのまま記憶回路１へ
の読出し信号ＩＲＤとして供給されるので、図９に示さ
れた従来例と同一の動作となる。
【００１８】テスト信号ＴＳＴがアクティブレベル（高
レベル）のテストモードにおいては、切換回路３によ
り、外部からの書込み信号ＷＴが記憶回路１への読出し
信号ＩＲＤとして供給される。従って、図１０からも分
るように、１つのリード・ライトサイクルの書込み信号
ＷＴによって、書込み用のデータＤＴｗがビット線ＢＬ
１，ＢＬ２を通して記憶素子ＭＣに書込まれると同時
に、そのビット線ＢＬ１，ＢＬ２のデータ（ＤＴｗ）
が、読出し信号ＩＲＤによって読出し回路１４を通して
読出され、信号処理回路２に入力されるので、試験時間
を短縮することができる。また、図１２に示されたよう
な試験用のデータを信号処理回路２に伝達するための配
線を設けなくて済むので、チップ面積が増大するのを抑
えることができる。
レベル）のテストモードにおいては、切換回路３によ
り、外部からの書込み信号ＷＴが記憶回路１への読出し
信号ＩＲＤとして供給される。従って、図１０からも分
るように、１つのリード・ライトサイクルの書込み信号
ＷＴによって、書込み用のデータＤＴｗがビット線ＢＬ
１，ＢＬ２を通して記憶素子ＭＣに書込まれると同時
に、そのビット線ＢＬ１，ＢＬ２のデータ（ＤＴｗ）
が、読出し信号ＩＲＤによって読出し回路１４を通して
読出され、信号処理回路２に入力されるので、試験時間
を短縮することができる。また、図１２に示されたよう
な試験用のデータを信号処理回路２に伝達するための配
線を設けなくて済むので、チップ面積が増大するのを抑
えることができる。
【００１９】図３及び図４はそれぞれ本発明の第２の実
施例のブロック図及びその各部信号のタイミング図であ
る。
施例のブロック図及びその各部信号のタイミング図であ
る。
【００２０】この実施例は、切換回路３ａを通常動作モ
ード時には外部から入力される書込み信号ＷＴをそのま
ま記憶回路１への書込み信号ＩＷＴとして出力し、テス
トモード時には外部からの読出し信号ＲＤを記憶回路へ
の書込み信号ＩＷＴとして出力する回路としたものであ
る。
ード時には外部から入力される書込み信号ＷＴをそのま
ま記憶回路１への書込み信号ＩＷＴとして出力し、テス
トモード時には外部からの読出し信号ＲＤを記憶回路へ
の書込み信号ＩＷＴとして出力する回路としたものであ
る。
【００２１】この第２の実施例においては、同時書込
み，読出しが外部からの読出し信号ＲＤのタイミングと
なっているほかは、第１の実施例と同様である。
み，読出しが外部からの読出し信号ＲＤのタイミングと
なっているほかは、第１の実施例と同様である。
【００２２】図５は本発明の第３の実施例を示すブロッ
ク図である。
ク図である。
【００２３】この実施例は、第１，第２の実施例と同一
の記憶回路１及び信号処理回路２と、クロック信号ＣＫ
に従って所定の周期でアドレス切換信号ＡＤＣ及びプリ
チャージ信号ＰＣを発生しテスト信号ＴＳＴがインアク
ティブレベルの通常動作モード時にはアドレス切換信号
ＡＤＣ発生後読出し信号ＲＤを発生した後次のアドレス
切換信号が発生する前に書込み信号ＷＴを発生しテスト
信号ＴＳＴがアクティブレベルのテストモード時にはア
ドレス切換信号ＡＤＣ発生後書込み信号ＷＴを発生した
後次のアドレス切換信号が発生する前に読出し信号ＲＤ
を発生する制御回路４と、アドレス切換信号ＡＤＣに従
って更新されたアドレス値のアドレス信号ＡＤを発生し
て記憶回路１のアドレスを指定するアドレス信号発生回
路５とを有する構成となっている。なお制御回路４の具
体的な回路例を図６に示す。
の記憶回路１及び信号処理回路２と、クロック信号ＣＫ
に従って所定の周期でアドレス切換信号ＡＤＣ及びプリ
チャージ信号ＰＣを発生しテスト信号ＴＳＴがインアク
ティブレベルの通常動作モード時にはアドレス切換信号
ＡＤＣ発生後読出し信号ＲＤを発生した後次のアドレス
切換信号が発生する前に書込み信号ＷＴを発生しテスト
信号ＴＳＴがアクティブレベルのテストモード時にはア
ドレス切換信号ＡＤＣ発生後書込み信号ＷＴを発生した
後次のアドレス切換信号が発生する前に読出し信号ＲＤ
を発生する制御回路４と、アドレス切換信号ＡＤＣに従
って更新されたアドレス値のアドレス信号ＡＤを発生し
て記憶回路１のアドレスを指定するアドレス信号発生回
路５とを有する構成となっている。なお制御回路４の具
体的な回路例を図６に示す。
【００２４】次にこの実施例のテストモード時の動作に
ついて説明する。図７はこの実施例のテストモード時の
タイミング図である。
ついて説明する。図７はこの実施例のテストモード時の
タイミング図である。
【００２５】アドレス切換信号ＡＤＣは、クロック信号
ＣＫの２周期の１リード・ライトサイクルに１回の割合
で、１周期目の前半の高レベルと同期して発生し、アド
レス信号ＡＤのアドレス値を更新する。書込み信号ＷＴ
はクロック信号ＣＫの２周期のうちの１周期目の低レベ
ルと同期して発生し、また読出し信号ＲＤは２周期目の
低レベルと同期して発生する。
ＣＫの２周期の１リード・ライトサイクルに１回の割合
で、１周期目の前半の高レベルと同期して発生し、アド
レス信号ＡＤのアドレス値を更新する。書込み信号ＷＴ
はクロック信号ＣＫの２周期のうちの１周期目の低レベ
ルと同期して発生し、また読出し信号ＲＤは２周期目の
低レベルと同期して発生する。
【００２６】従って、１つのリード・ライトサイクル中
に、まず記憶素子ＭＣにデータが書込まれ、続いて同一
アドレスの記憶素子ＭＣからその記憶データが読出され
る。すなわち、１リード・ライトサイクルで記憶素子Ｍ
Ｃへのデータの書込みとその読出しが行なわれそのデー
タが信号処理回路２に伝達されるので、第１，第２の実
施例と同様に試験時間を短縮することができる。
に、まず記憶素子ＭＣにデータが書込まれ、続いて同一
アドレスの記憶素子ＭＣからその記憶データが読出され
る。すなわち、１リード・ライトサイクルで記憶素子Ｍ
Ｃへのデータの書込みとその読出しが行なわれそのデー
タが信号処理回路２に伝達されるので、第１，第２の実
施例と同様に試験時間を短縮することができる。
【００２７】図８は本発明の第４の実施例の制御回路の
回路図である。
回路図である。
【００２８】第３の実施例では、テスト信号ＴＳＴによ
ってアドレス切換信号ＡＤＣの発生タミングを、通常動
作モード時とテストモード時との間で切換えているが、
この第４の実施例では、テスト信号ＴＳＴによって書込
み信号ＷＴ及び読出し信号ＲＤの発生タイミングを、通
常動作モード時とテストモード時とで逆の関係になるよ
うにしている。しかし、機能的には、第３及び第４の実
施例は同一である。
ってアドレス切換信号ＡＤＣの発生タミングを、通常動
作モード時とテストモード時との間で切換えているが、
この第４の実施例では、テスト信号ＴＳＴによって書込
み信号ＷＴ及び読出し信号ＲＤの発生タイミングを、通
常動作モード時とテストモード時とで逆の関係になるよ
うにしている。しかし、機能的には、第３及び第４の実
施例は同一である。
【００２９】
【発明の効果】以上説明したように本発明は、テストモ
ード時には、同一リードライトサイクル内で記憶素子へ
の書込みとその書込みデータの信号処理回路への伝達が
できる構成としたので、信号処理回路へ試験用のデータ
を供給するための配線を特別に設けなくて済み、従っ
て、チップ面積を増大させることなく試験時間を短縮す
ることができる効果がある。
ード時には、同一リードライトサイクル内で記憶素子へ
の書込みとその書込みデータの信号処理回路への伝達が
できる構成としたので、信号処理回路へ試験用のデータ
を供給するための配線を特別に設けなくて済み、従っ
て、チップ面積を増大させることなく試験時間を短縮す
ることができる効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】本発明の第２の実施例のブロック図である。
【図４】図３に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図５】本発明の第３の実施例を示すブロック図であ
る。
る。
【図６】図５に示された実施例の制御回路の具体例を示
す回路図である。
す回路図である。
【図７】図５に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図８】本発明の第４の実施例の制御回路の具体例を示
す回路図である。
す回路図である。
【図９】従来の記憶回路内蔵半導体集積回路の第１の例
を示すブロック図である。
を示すブロック図である。
【図１０】図９に示された記憶回路内蔵半導体集積回路
の記憶回路の一系統の具体例を示す回路図である。
の記憶回路の一系統の具体例を示す回路図である。
【図１１】図９及び図１０に示された記憶回路内蔵半導
体集積回路の動作を説明するための各部信号のタイミン
グ図である。
体集積回路の動作を説明するための各部信号のタイミン
グ図である。
【図１２】従来の記憶回路内蔵半導体集積回路の第２の
例を示すブロック図である。
例を示すブロック図である。
１ 記憶回路 ２ 信号処理回路 ３，３ａ 切換回路 ４，４ａ 制御回路 ５ アドレス信号発生回路 ６ 選択回路 １１ 書込み回路 １２ プリチャージ回路 １３ メモリセルアレイ １４ 読出し回路 ＢＬ１，ＢＬ２ ビット線 ＭＣ メモリセル ＷＬ ワード線
Claims (3)
- 【請求項１】 書込み信号に従って供給された書込み用
のデータを指定されたアドレスに書込み読出し信号に従
って指定されたアドレスからデータを読出す記憶回路
と、この記憶回路から読出されたデータに対して所定の
信号処理を行い出力する信号処理回路とを有する記憶回
路内蔵半導体集積回路において、通常動作モード時には
外部から入力される読出し信号を前記記憶回路への読出
し信号として出力しテストモード時には外部から入力さ
れる書込み信号を前記記憶回路への読出し信号として出
力すると共に前記外部から入力される読出し信号の前記
記憶回路への出力を停止する切換回路を設けたことを特
徴とする記憶回路内蔵半導体集積回路。 - 【請求項２】 切換回路を、通常動作モードには外部か
ら入力される書込み信号を記憶回路への書込み信号とし
て出力しテストモード時には外部からの読出し信号を前
記記憶回路への書込み信号として出力すると共に前記外
部から入力される書込み信号の前記記憶回路への出力を
停止する回路とした請求項１記載の記憶回路内蔵半導体
集積回路。 - 【請求項３】 書込み信号に従って供給された書込み用
のデータを指定されたアドレスに書込み読出し信号に従
って指定されたアドレスからデータを読出す記憶回路
と、この記憶回路から読出されたデータに対して所定の
信号処理を行い出力する信号処理回路と、所定の周期で
アドレス切換信号を発生し通常動作モード時には前記ア
ドレス切換信号発生後前記読出し信号を発生した後次の
アドレス切換信号が発生する前に前記書込み信号を発生
しテストモード時には前記アドレス切換信号発生後前記
書込み信号を発生した後次のアドレス切換信号が発生す
る前に前記読出し信号を発生する制御回路と、前記アド
レス切換信号に従って更新されたアドレス値のアドレス
信号を発生して前記記憶回路のアドレスを指定するアド
レス信号発生回路とを有することを特徴とする記憶回路
内蔵半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288027A JPH0628894A (ja) | 1992-05-15 | 1992-10-27 | 記憶回路内蔵半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-122430 | 1992-05-15 | ||
| JP12243092 | 1992-05-15 | ||
| JP4288027A JPH0628894A (ja) | 1992-05-15 | 1992-10-27 | 記憶回路内蔵半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628894A true JPH0628894A (ja) | 1994-02-04 |
Family
ID=26459554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4288027A Pending JPH0628894A (ja) | 1992-05-15 | 1992-10-27 | 記憶回路内蔵半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628894A (ja) |
-
1992
- 1992-10-27 JP JP4288027A patent/JPH0628894A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990629 |