JPH06290106A - 作動可能／使用中マスク・レジスタと作動可能／使用中モード・レジスタを有するフラッシュ・メモリカード - Google Patents

Abstract

(57)【要約】 【目的】 作動可能／使用中マスク・レジスタを有する
フラッシュ・メモリカードを提供する。 【構成】 フラッシュ・メモリカードの第１と第２のフ
ラッシュメモリはそれぞれ第１と第２のメモリに対して
作動可能ないし使用中ステータスを示す第１と第２の出
力を有する。作動可能／使用中マスク・レジスタはマス
ク・データを含んでいる。ロジックは(1) 第１と第２の
出力と(2) マスク・データの間で論理演算を行ってフラ
ッシュ・メモリカード作動可能／使用中出力を生成す
る。１つのフラッシュ・メモリカードはその第１のフラ
ッシュメモリないし第２のフラッシュメモリにより使用
中モードから作動可能モードへのファースト・イン・タ
イム移行を示す作動可能出力信号を出す回路を有してい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータのディジタ
ル情報を記憶する着脱可能記憶装置に関し、特に作動可
能／使用中マスク・レジスタと作動可能／使用中モード
・レジスタを有するフラッシュ・メモリカードに関す
る。

【０００２】

【従来の技術】従来の特定タイプのパーソナルコンピュ
ータ・システムはそれぞれいくつかの種類の記憶システ
ム、即ち読取り専用メモリ（「ＲＯＭ］）、ランダムア
クセス・メモリ（「ＲＡＭ」）ないしダイナミック・ラ
ンダムアクセス・メモリ（「ＤＲＡＭ」）、大量記憶用
のハード（即ち固定）ディスク、フロッピィディスクな
いし着脱可能磁気フロッピィディスク用ドライブに接続
されたマイクロプロセッサ（中央演算処理装置ないしＣ
ＰＵとも呼ばれる）を含んでいる。フロッピィディスク
はまたディスケットとも呼ばれる。比較的新しい大量記
憶装置としてフラッシュ・メモリカードがある。１つの
従来技術のフラッシュ・メモリカードはフラッシュ電気
的消去可能プログラマブル読取り専用メモリ（「フラッ
シュＥＰＲＯＭ」）と 3.5インチ・フロッピィディスク
よりも小さいプラスチック・パッケージの一部としての
電気コネクタを内蔵している。フラッシュ・メモリカー
ドは電気コネクタを通してパーソナルコンピュータに接
続できる。フラッシュＥＰＲＯＭは利用者がプログラム
出来る非揮発性メモリである。一度プログラムすると、
フラッシュＥＰＲＯＭは消去するまでそのデータを保持
する。フラッシュＥＰＲＯＭの電気的消去は１回の比較
的迅速な作動で装置のメモリの全内容を消去でき、また
次に再びプログラムすることができる。

【０００３】従来のフラッシュ・メモリカードではフラ
ッシュＥＰＲＯＭの純粋に固体の媒体上にデータファイ
ルやアプリケーション・プログラムを記憶できる。シス
テム常駐フラッシュ・ファイルシステムにより従来のフ
ラッシュ・メモリカードは物理的なディスクドライブの
ように機能することが可能になっている。従来のフラッ
シュ・メモリカードはそこでフラッシュ・ファイルシス
テムと共に、ディスク・オペレーティングシステム
（「ＤＯＳ」）と互換性のある携帯式パーソナルコンピ
ュータ（「ＰＣ」）の固定式ハードディスクやフロッピ
ィディスクの代替物となっている。従来のフラッシュ・
メモリカードの利用者アプリケーション・ソフトウエア
の記憶装置は、比較的速度の遅い従来のディスクＤＲＡ
Ｍダウンロード・プロセスをかなり削減しており、従来
のフラッシュ・メモリカードは特定の従来のハードディ
スク・ドライブよりも速く読み取ることができる。従来
のフラッシュ・メモリカードは更に一般に特定の従来の
ハードディスク・ドライブよりも使用する電力は少な
く、特定の従来のハードディスク・ドライブよりも小さ
く、軽い。従来のパーソナルコンピュータは一般に冗長
メモリ構造を有しており、実行するアプリケーションや
データを記憶するＤＲＡＭに加えて大量記憶用のハード
ディスクやフロッピィディスクがある。アプリケーショ
ンやデータはＤＲＡＭにロードする必要がある。

【０００４】しかし従来のフラッシュ・メモリカードは
読取りアクセス時間と「現場実行」アーキテクチャを可
能にするコマンドレジスタ・マイクロプロセッサ書込み
インターフェイスを有しており、この構成ではＤＲＡＭ
は必要でない。従ってＤＲＡＭとディスクドライブの両
方を持つことに関連した冗長性はなくすることができ
る。特定の従来のフラッシュ・メモリカードはパーソナ
ルコンピュータからパーソナルコンピュータへ転送する
ことができる。更に特定の従来のフラッシュ・メモリカ
ードのフラッシュＥＰＲＯＭは非揮発性であり、従って
電源バックアップを必要としない。従来のフラッシュ・
メモリカードで使用する従来のフラッシュＥＰＲＯＭの
１つのタイプは、ほとんどのフラッシュＥＰＲＯＭ回路
を不能にし装置の電力消費を削減する待機モードを有し
ている。従来のフラッシュＥＰＲＯＭは更にアクティブ
モードを有している。アクティブモードでは電力消費を
増大することが必要であるが、アクティブモードはフラ
ッシュＥＰＲＯＭに書き込むときや読み取るとき、ある
いは消去するときに使用する。

【０００５】

【発明が解決しようとする課題】しかし特定の従来のフ
ラッシュ・メモリカードの１つの欠点は、フラッシュ・
メモリカードを消去ないしプログラムするのに、マイク
ロプロセッサは比較的複雑な消去ないしプログラム・ソ
フトウエア・ルーチンを段階的に通過しなければならな
いということである。特定の従来のフラッシュ・メモリ
カードの別の欠点は、カードを構成しているフラッシュ
ＥＰＲＯＭが待機モードにあるときでも、フラッシュ・
メモリカードは依然かなりの量の電力を消費するという
ことである。フラッシュＥＰＲＯＭを有する待機モード
でフラッシュ・メモリカードが消費する電力量は、特に
フラッシュ・メモリカードを電池式のラップトップ・パ
ーソナルコンピュータと共に使用したときに顕著であ
る。電池の寿命を延長するためには電池式ラップトップ
・パーソナルコンピュータの電力消費を最低に保つ必要
がある。最近、従来のフラッシュＥＰＲＯＭで改善がな
され、メモリ容量が増やされている。更に、１つのタイ
プの従来のフラッシュＥＰＲＯＭは、フラッシュＥＰＲ
ＯＭチップ上に書込み状態マシンを含んでいる。

【０００６】書込み状態マシンは、マイクロプロセッサ
から開始コマンドを受け取るとフラッシュＥＰＲＯＭを
自動的に多段階プログラムないし消去シーケンスで段階
的に進める回路を含んでいる。フラッシュＥＰＲＯＭは
書込み状態マシンがコマンドを受け取る用意ができてい
るかあるいは書込み状態マシンは現在フラッシュＥＰＲ
ＯＭをプログラムないし消去で使用中であるかどうかを
示す作動可能／使用中出力ピンを含んでいる。その種類
の従来のフラッシュＥＰＲＯＭはまた論理信号を電力低
下・ピンに加えることで開始できる電力低下・モードを
含んでいる。電力低下モードでは、フラッシュＥＰＲＯ
Ｍの消費する電力は待機モードのものよりも少なくな
る。

【０００７】従って本発明の１つの目的は、フラッシュ
・メモリカードの個々のフラッシュメモリを制御する装
置と方法を提供することである。本発明の別の目的は、
フラッシュ・メモリカードの特定フラッシュメモリはプ
ログラムないし消去操作を行っていて使用中であり、フ
ラッシュ・メモリカードの他のフラッシュメモリはプロ
グラムないし消去操作を行っておらず使用中でないこと
を示す手段を提供することである。本発明の他の目的
は、フラッシュ・メモリカードの一部の特定フラッシュ
メモリの作動可能／使用中出力をマスクする手段を提供
することである。本発明の他の目的は、フラッシュ・メ
モリカード内のいずれかのマスクされないフラッシュメ
モリがプログラムないし消去操作を行っていて使用中で
ある場合にそのフラッシュ・メモリカードに使用中出力
を提供することである。本発明の他の目的は、フラッシ
ュ・メモリカードに対して作動可能出力信号を提供し、
フラッシュ・メモリカード内の他のフラッシュメモリの
作動可能／使用中状態に関わりなくフラッシュ・メモリ
カード内のいずれかのマスクされないフラッシュメモリ
により作動可能出力信号で使用中状態から作動可能状態
への移行を示すことである。本発明の他の目的はマスク
されない作動可能／使用中出力を使用する２つのモード
の１つを選択する作動可能／使用中モードレジスタを提
供することである。

【０００８】

【課題を解決するための手段】本発明のフラッシュ・メ
モリカードは第１のフラッシュメモリと、第２のフラッ
シュメモリと、マスクレジスタと、第１のロジックと、
第２のロジックと、第３のロジックとを有する。第１の
フラッシュメモリは、第１のフラッシュメモリが作動可
能であるかどうか及び使用中であるかどうかを示す第１
の出力を出力する。第２のフラッシュメモリは、第２の
フラッシュメモリが作動可能であるかどうか及び使用中
であるかどうかを示す第２の出力を出力する。マスクレ
ジスタは第１のマスクデータと第２のマスクデータを記
憶する。第１のロジックは第１の出力と第１のマスクデ
ータの間の第１の論理演算を行って第１のマスク出力を
生成する。第２のロジックは第２の出力と第２のマスク
データの間の論理演算を行って第２のマスク出力を生成
する。第３のロジックは第１のマスク出力と第２のマス
ク出力の間の第３の論理演算を行ってフラッシュ・メモ
リカード作動可能／使用中出力を生成する。

【０００９】また本発明のフラッシュ・メモリカードは
第１のフラッシュメモリと第２のフラッシュメモリを有
し、第１のフラッシュメモリは、第１のフラッシュメモ
リが作動可能であれば第１の状態に入り、第１のフラッ
シュメモリが使用中であれば第２の状態に入るマスクさ
れない第１出力を有する。第２のフラッシュメモリは、
第２のフラッシュメモリが作動可能であれば第１の状態
に入り、第２のフラッシュメモリが使用中であれば第２
の状態に入るマスクされない第２の出力を有する。第１
のフラッシュメモリは選択可能な(1) マスクされた第１
の出力、(2) マスクされない第１出力、(3) マスクされ
た第２出力、(4) マスクされない第２出力を出す手段を
含んでいる。フラッシュメモリはまた、フラッシュ・メ
モリカードに対して第１の作動可能出力信号を出す手段
を含んでいる。第１の作動可能出力信号は第１のフラッ
シュメモリのマスクされない第１出力または第２のフラ
ッシュメモリのマスクされない第２出力により第２の状
態から第１の状態へのファースト・イン・タイム移行を
示す。

【００１０】

【実施例】図１はフラッシュ・メモリカード 110を示し
たものである。フラッシュ・メモリカード 110はプラス
チックから作られ、フラッシュＥＰＲＯＭを包み込んで
いる。望ましいフラッシュ・メモリカードは２個から20
個のフラッシュＥＰＲＯＭを有している。別のフラッシ
ュ・メモリカードではフラッシュ・メモリカードは更に
多くあるいは少なくなっている。以下に説明する実施例
ではフラッシュ・メモリカード 110は20のフラッシュＥ
ＰＲＯＭを有している。各々のフラッシュＥＰＲＯＭは
８メガビットの記憶容量を持つ非揮発性メモリである。
20個のフラッシュＥＰＲＯＭを持つフラッシュ・メモリ
カード 110の合計記憶容量は20メガバイトである。フラ
ッシュ・メモリカード 110はまたフラッシュカード 110
ないしＰＣカード 110とも称する。

【００１１】フラッシュ・メモリカード 110はパーソナ
ルコンピュータ 101とともに使用する。１実施例では、
フラッシュ・メモリカード 110はパーソナルコンピュー
タ 101のフロッピィディスクないし固定式のハードディ
スクの代替物となる。フラッシュ・メモリカード 110は
通常フロッピィディスクや固定式のハードディスクに記
憶されるデータやコード、アプリケーションその他の情
報を記憶するのに使用出来る。フラッシュ・メモリカー
ド 110はまた、光学ディスク（即ちＣＤ−ＲＯＭ）の代
わりともなる。以下に詳述するように、フラッシュ・メ
モリカード 110はフラッシュ・メモリカード 110の作動
を制御し、監督するカード制御ロジックを含んでいる。
カード制御ロジックは、書込み、読取りが出来るレジス
タを含む属性記憶面を含んでいる。属性記憶面は、作動
可能／使用中マスクレジスタ、作動可能／使用中モード
レジスタ、電力制御レジスタ、構成及び状態レジスタを
含んでいる。

【００１２】作動可能／使用中マスクレジスタはフラッ
シュ・メモリカード 110の一部であるフラッシュＥＰＲ
ＯＭの作動可能／使用中出力をマスクするのに使用す
る。作動可能／使用中モードレジスタはマスクされない
作動可能／使用中出力を用いる２つのモードの１つを選
択するのに用いる。「論理積」モードでは、フラッシュ
・メモリカード 110はマスクされないフラッシュＥＰＲ
ＯＭの全てが作動可能であるときのみ外界に「作動可
能」出力信号を出す。いずれかのマスクされないフラッ
シュＥＰＲＯＭが使用中であれば、フラッシュ・メモリ
カード 110は外界に「使用中」出力信号を出す。他方、
作動可能／使用中モードレジスタを用いて「エッジトリ
ガ」モードを選択すると、フラッシュ・メモリカード 1
10の他の全てのフラッシュＥＰＲＯＭの作動可能あるい
は使用中ステータスに関わらず、いずれかのマスクされ
ないフラッシュＥＰＲＯＭが使用中状態から作動可能状
態に移る度にフラッシュ・メモリカード 110に対して作
動可能信号が生成される。言い替えれば、エッジトリガ
・モードによりエッジトリガした「作動可能」の確認が
可能になる。

【００１３】電力制御レジスタはフラッシュ・メモリカ
ード 110のフラッシュＥＰＲＯＭへの電力低下入力の制
御に用いる。特定のフラッシュＥＰＲＯＭに対し電力低
下入力を与えると、そのフラッシュＥＰＲＯＭはその消
費電力をかなり削減できる電力低下モードに入る。構成
及びステータスレジスタは全てのフラッシュＥＰＲＯＭ
を一度に電力低下モードに入れるのに使用する大域電力
低下ビットを含んでいる。電力制御レジスタの情報は大
域電力低下モードに入る前から大域電力低下モードを出
るときまで保持される。

【００１４】フラッシュ・メモリカード 110はまた、カ
ードサイズ・ジャンパに応答するゾーン存在回路を含ん
でいる。ゾーン存在回路は特定信号のみの特定ゲートの
通過を可能する、即ちフラッシュ・メモリカード 110の
フラッシュＥＰＲＯＭの数から存在すると予測される信
号だけを通過させる。フラッシュ・メモリカード 110
は、更にフラッシュ・メモリカードの全てのフラッシュ
メモリを同時にアクティブモードにする全ゾーンチップ
可動化回路を含んでいる。全ゾーンチップ可動化回路に
より最終利用者はフラッシュ・メモリカードの各々のフ
ラッシュメモリの特定ブロックを同時に書込みあるいは
消去できるようになる。

【００１５】フラッシュ・メモリカード 110は電気コネ
クタ 112を通してパーソナルコンピュータ 101に接続す
る。パーソナルコンピュータ 101のマイクロプロセッサ
はフラッシュ・メモリカード 110に記憶された情報を電
気コネクタ 112を通して読み取る。パーソナルコンピュ
ータ 101の一部であるマイクロプロセッサはまた電気コ
ネクタ 112を通して情報をフラッシュ・メモリカード 1
10に書き込む。電気コネクタ 112はまた、フラッシュ・
メモリカード 110に関する制御及びステータス信号を送
受するのに用いる。１実施例ではフラッシュ・メモリカ
ード 110はパーソナルコンピュータ 101から着脱可能で
ある。１実施例ではフラッシュ・メモリカード 110の長
さは約3.370インチ、幅2.126インチ、厚さは約0.13イン
チである。従ってフラッシュ・メモリカード 110のサイ
ズは比較的小さい。別の実施例では、フラッシュ・メモ
リカード 110はパーソナルコンピュータ 101のケースの
内部の一点に接続して、容易に着脱できないようにして
いる。更に別の実施例では、フラッシュ・メモリカード
110のカード制御回路とフラッシュＥＰＲＯＭをパーソ
ナルコンピュータ 101のマザーボードに取り付けてい
る。

【００１６】フラッシュ・メモリカード 110は２つの位
置書込み保護スィッチ 116を含んでいる。書込み保護ス
ィッチ 116がある位置にあると、フラッシュ・メモリカ
ード110のカード制御ロジックはフラッシュ・メモリカ
ード 110のフラッシュＥＰＲＯＭへのいずれのデータの
書込みも防ぐ。書込み保護スィッチ 116が別の位置にあ
ると、フラッシュＥＰＲＯＭへのデータの書込みは許可
される。

【００１７】図２はフラッシュ・メモリカード 110の正
面図であり、電気コネクタ 112が示されている。電気コ
ネクタ 112はフラッシュ・メモリカード 110とホストコ
ンピュータ 101の間の電気接続を行う68の金属雌ピンを
含んでいる。図３は電気コネクタ 112の各々のピン、各
々のピンに関する信号、及び各々のピンを記述した表 1
30である。表 130はまた、特定のピンがフラッシュ・メ
モリカード 110に対する入力（「Ｉ」）ピン、フラッシ
ュ・メモリカード 110に対する出力（「Ｏ」）ピンある
いはフラッシュ・メモリカード 110に対する入出力
（「Ｉ／Ｏ」）ピンであるかどうかを示している。ピン
２、３、４、５、６、30、31、32、37、38、39、40、4
1、64、65、66はデータビット信号ＤＱ０−ＤＱ15に対
する入出力ピンである。信号ＤＱ０−ＤＱ15はフラッシ
ュ・メモリカード 110とパーソナルコンピュータ 101で
送受するデータを構成する。ビットＤＱ15は最上位ビッ
トで、ビットＤＱ０は最下位ビットである。

【００１８】ピン８、10、11、12、13、14、19、、20、
21、22、23、24、25、26、27、28、29、46、47、48、4
9、50、53、54、55はアドレス入力信号Ａ０からＡ24に
対する入力ピンである。信号Ａ０−Ａ24はパーソナルコ
ンピュータ 101によりフラッシュ・メモリカード 110に
送られるアドレスを構成する。ビットＡ24は最上位アド
レスビットであり、ビットＡ０は最下位アドレスビット
である。ビットＡ０は語ワイドのアドレス指定モードで
は使用しない。語ワイドのアドレス指定モードは以下に
更に詳しく説明する。ピン７はパーソナルコンピュータ
101より与えられるカード可動化１（「ＣＥ１＃」）信
号に対する入力ピンである。ピン42はパーソナルコンピ
ュータ 101より与えられるカード可動化２（「ＣＥ２
＃」）信号に対する入力ピンである。低ＣＥ１＃とＣＥ
２＃信号はフラッシュ・メモリカード 110のフラッシュ
ＥＰＲＯＭのアドレス指定に使用する。

【００１９】図４はフラッシュ・メモリカード 110の20
のフラッシュＥＰＲＯＭ内の２つのフラッシュＥＰＲＯ
Ｍ80、81のメモリ組織を例示したものである。フラッシ
ュ・メモリカード 110のアドレス指定モードは２つ有
り、１つのモードは「16による」モードあるいは16ビッ
トモードとも呼ばれる語ワイドモードである。語ワイド
アドレス指定モードでは、各々のデータ語は16ビットワ
イドである。語ワイドアドレス指定モードについては、
各々のアドレスの間では２（16進）の増分がある。その
結果、アドレスビットＡ０（最下位アドレスビット）の
値は語ワイドアドレス指定モードでは無関係である。

【００２０】他のデータアドレス指定モードはバイトワ
イドモードであり、これも「８による」モードあるいは
８ビットモードと呼ばれる。バイトワイド・アドレス指
定モードについては、各々のデータ語は８ビットワイド
である。バイトワイド・アドレス指定モードでは、アド
レスビットＡ０のバイナリ１値は偶数バイトを意味し、
ビットＡ０に対するバイナリ０値は偶数バイトを意味す
る。１実施例では、フラッシュ・メモリカード 110は20
の個々のフラッシュＥＰＲＯＭを有している。各々のフ
ラッシュＥＰＲＯＭは16の個別に消去可能な64キロバイ
ト・ブロックを含んでいる。それら64キロバイト・ブロ
ックの各々は高ゾーンブロックないし低ゾーンブロック
として指定される。

【００２１】図４に示すように、フラッシュＥＰＲＯＭ
80は16の論理ゾーンブロックを含み、フラッシュＥＰＲ
ＯＭ81は16の論理ゾーンブロックを含んでいる。図４に
示す実施例で、フラッシュＥＰＲＯＭ80の全てのブロッ
クは高ゾーンブロックである。例えばブロック 147は高
ゾーンブロックであり、ブロック 141も高ゾーンブロッ
クである。フラッシュＥＰＲＯＭ81の全ての16のゾーン
は低ゾーンブロックである。例えばブロック 143は低ゾ
ーンブロックであり、ブロック 149も低ブロックゾーン
である。各々のブロックペアは１つの高ゾーンブロック
と１つの低ゾーンブロックからなっている。例えばブロ
ックペア 142は高ゾーンブロック 144と低ゾーンブロッ
ク 146からなっている。１実施例ではブロックペア 142
のサイズは 128キロバイトである。

【００２２】２つのフラッシュＥＰＲＯＭを語ワイドモ
ードでペアにしたとき、それらはゾーンペアと見なされ
る。従って語ワイドモードでは、フラッシュＥＰＲＯＭ
80、81はゾーンペア 148を構成する。語ワイドアドレス
指定モードでは、高ゾーンブロックは高バイトからな
る。それぞれの高バイトはデータビットＤ８−Ｄ15から
なる。語ワイドモードでは、各々の低ゾーンブロックは
低バイトからなる。各々の低バイトはデータビットＤ０
−Ｄ７からなる。例えば語ワイドモードでは、高ゾーン
ブロック 144はデータ語の高バイトを含み、低ゾーンブ
ロック 146はデータ語の低バイトを含む。各々のデータ
語は高バイトと低バイトの組合せからなる。

【００２３】バイトワイド・アドレス指定モードでは、
各々の高ゾーンブロックは奇数バイトからなり、各々の
低ゾーンブロックは偶数バイトからなる。バイトワイド
・モードでは、語は８ビットワイドしかない。従って各
々の高ゾーンブロックは奇数バイト語を含み、各々の低
ゾーンブロックは偶数バイト語を含む。各々の奇数バイ
ト語はビットＤ８−Ｄ15からなり、各々の偶数ワイド語
はビットＤ０−Ｄ７からなる。バイトワイド・アドレス
指定では、各々の高ゾーンブロックは奇数ゾーンブロッ
クとも呼ばれ、各々の低ゾーンブロックは偶数ゾーンブ
ロックとも呼ばれる。フラッシュ・メモリカード 110は
10個のフラッシュＥＰＲＯＭペアを有し、各々のペアは
フラッシュＥＰＲＯＭ80、81のものと同様の機構を持っ
ている。フラッシュ・メモリカード 110とフラッシュＥ
ＰＲＯＭの10のゾーンペア上には 160ゾーンブロックが
ある。

【００２４】図３に戻り、ピン９はパーソナルコンピュ
ータ 101により駆動される低アクティブ出力可動化信号
（「ＯＥ＃」）に対する入力ピンである。ＯＥ＃信号が
フラッシュＥＰＲＯＭＯＥ＃入力に加えられると、フラ
ッシュＥＰＲＯＭのメモリアレィからの出力データは読
取りサイクル中にフラッシュＥＰＲＯＭのデータバッフ
ァをゲート通過する。要するに、ＯＥ＃信号でデータを
フラッシュ・メモリカード 110のフラッシュＥＰＲＯＭ
から読み取ることが出来る。

【００２５】ピン15は書込み可動化信号（「ＷＥ＃」）
に対する入力ピンである。ＷＥ＃信号はパーソナルコン
ピュータ 101により駆動される低アクティブ信号であ
る。ＷＥ＃信号がフラッシュＥＰＲＯＭＷＥ＃入力に加
えられると、フラッシュＥＰＲＯＭに加えられるアドレ
スがＷＥ＃パルスの立ち下がり区間にラッチされ、デー
タはＷＥパルスの立ち上がり区間にラッチされる。従っ
てＷＥ＃信号はデータをフラッシュ・メモリカード 110
のフラッシュＥＰＲＯＭに書込みを制御するのに使用す
る。

【００２６】ピン16はフラッシュ・メモリカード 110の
低アクティブ作動可能／使用中出力（「ＲＤＹ／ＢＳＹ
＃」）の出力ピンである。作動可能／使用中出力が高い
と、フラッシュ・メモリカード 110はメモリ読取り、書
込みの用意があることを示す。作動可能／使用中出力が
低いとフラッシュ・メモリカード 110のフラッシュＥＰ
ＲＯＭに関してフラッシュ・メモリカード 110は内部で
計時された消去ないし書込みアクティブで使用中である
ことを示す。

【００２７】ピン36、67はそれぞれ低アクティブカード
検出１信号（「ＣＤ１＃」）及び低アクティブカード検
出２信号（「ＣＤ２＃」）の出力ピンである。ＣＤ１＃
とＣＤ２＃信号は、フラッシュ・メモリカード 110を確
実に挿入するのを助ける。ピン33はフラッシュ・メモリ
カード 110の物理的な書込み保護スィッチ 116のステー
タスを反映する書込み保護信号ＷＰの出力ピンである。
ＷＰ信号が論理的に高ければ、書込み保護スィッチ 116
は書込み保護設定に設定されていることを示し、フラッ
シュ・メモリカード 110は書込み保護されるようにな
る。ＷＰが論理的に低い値を持っていれば、書込み保護
スィッチ 116は書込み保護設定に設定されない。

【００２８】ピン18はパーソナルコンピュータ 101が電
圧Ｖ_PP1 を供給するピンである。ピン52はパーソナルコ
ンピュータ 101が電圧Ｖ_PP2 を供給するピンである。Ｖ
_PP1とＶ_PP2 はフラッシュ・メモリカード 110のフラッ
シュＥＰＲＯＭのデータを消去ないし書き込む消去及び
書込み電源電圧である。電圧Ｖ_PP1 とＶ_PP2 は、行う消
去ないし書込み操作についてほぼ12ボルトでなければな
らない。ピン17、51はパーソナルコンピュータ 101が電
圧Ｖ_CCを供給するピンである。電圧Ｖ_CCはフラッシュ・
メモリカード 110に対する５ボルト電源電圧である。パ
ーソナルコンピュータ 101はフラッシュ・メモリカード
110のピン１、34、35、68に接地（「Ｖ_SS」）を供給す
る。

【００２９】ピン61は低アクティブレジスタ選択信号
（「ＲＥＧ＃」）の入力ピンである。パーソナルコンピ
ュータ 101により送信されるＲＥＧ＃信号により、以下
に詳細に説明するようにパーソナルコンピュータ 101は
フラッシュ・メモリカード 110の属性記憶面のレジスタ
にアクセス出来る。ピン58は高アクティブリセット信号
（「ＲＳＴ＃」）の入力ピンである。論理的に高いＲＳ
Ｔ信号はパーソナルコンピュータ 101により送信されて
フラッシュ・メモリカード 110をリセットする。

【００３０】ピン62、63は電池電圧検出信号ＢＶＤ２と
ＢＶＤ１の入力ピンである。１実施例では、電池電圧検
出信号ＢＶＤ２とＢＶＤ１は使用しない。ピン44、45、
47、60は今後の使用のための予備である。ピン43、45は
フラッシュ・メモリカード 110に対して内部接続を持た
ない。ピン59は低アクティブ延長バスサイクル出力ピン
ＷＡＩＴである。１実施例では、ピン59は常に論理的に
高くされている。

【００３１】図５〜図７はフラッシュ・メモリカード 1
10の回路 140のブロック図を構成したものである。20個
のフラッシュＥＰＲＯＭ80−99はフラッシュ・メモリカ
ード110のカード制御ロジック 150に接続されている。
フラッシュＥＰＲＯＭ80−99はフラッシュ・メモリカー
ド 110の共通記憶面 145を構成している。１実施例で
は、各々のフラッシュＥＰＲＯＭ80−99は８メガビット
のディジタル情報を記憶することが出来る。他の実施例
では、フラッシュ・メモリカード 110で20のフラッシュ
ＥＰＲＯＭ以上あるいはそれ以下を使用する。また変形
実施例では、より大きなあるいは小さな個々のフラッシ
ュＥＰＲＯＭを使用する。各々のフラッシュＥＰＲＯＭ
にはゾーン番号が指定されている。フラッシュＥＰＲＯ
Ｍ80〜99はそれぞれゾーン０〜19からなっている。フラ
ッシュＥＰＲＯＭ80〜99は以下のゾーンペアに組織され
る。即ち(1) フラッシュＥＰＲＯＭ80と81（ゾーンペア
０）、(2) フラッシュＥＰＲＯＭ82と83（ゾーンペア
１）、(3) フラッシュＥＰＲＯＭ84と85（ゾーンペア
２）、(4) フラッシュＥＰＲＯＭ86と87（ゾーンペア
３）、(5) フラッシュＥＰＲＯＭ88と89（ゾーンペア
４）、(6) フラッシュＥＰＲＯＭ90と91（ゾーンペア
５）、(7) フラッシュＥＰＲＯＭ92と93（ゾーンペア
６）、(8) フラッシュＥＰＲＯＭ94と95（ゾーンペア
７）、 (9)フラッシュＥＰＲＯＭ96と97（ゾーンペア
８）、(10)フラッシュＥＰＲＯＭ98と99（ゾーンペア
９）である。

【００３２】フラッシュＥＰＲＯＭ80〜99の各々のフラ
ッシュＥＰＲＯＭは、Ｖ_SS（即ち接地）入力とＶ_CC５ボ
ルト装置電源入力を有している。フラッシュＥＰＲＯＭ
80、82、84、86、88、90、92、94、96、98はそれぞれＶ
_PP1 入力を有し、フラッシュＥＰＲＯＭ81、83、85、8
7、89、91、93、95、97はそれぞれＶ_PP2 入力を有して
いる。Ｖ_PP1とＶ_PP2電圧は、各々のフラッシュＥＰＲＯ
Ｍのコマンドレジスタへの書込み、各々のフラッシュＥ
ＰＲＯＭの全メモリアレィの消去、各々のフラッシュＥ
ＰＲＯＭのメモリアレィ内のバイトのプログラミングに
対して12ボルトの消去／プログラミング電源電圧であ
る。各々のフラッシュＥＰＲＯＭ80−99は低アクティブ
ＣＥ＃入力を有している。ＣＥ＃入力は特定のフラッシ
ュＥＰＲＯＭの制御ロジック、入力バッファ、解読器、
センスアンプを活性化するチップ駆動入力である。論理
的に高い信号が特定フラッシュＥＰＲＯＭのＣＥ＃入力
に加えられると、そのフラッシュＥＰＲＯＭが選択さ
れ、フラッシュＥＰＲＯＭはアクティブになる。言い替
えればフラッシュＥＰＲＯＭはアクティブモードにな
る。そのフラッシュＥＰＲＯＭがアクティブになれば、
フラッシュＥＰＲＯＭの読取り、消去、プログラムを行
うことが出来る。消去とプログラムには各々のＶ_PP1と
Ｖ_PP2入力に加える12ボルトを必要とする。Ｉ_CCは、フ
ラッシュＥＰＲＯＭ80−99の特定のフラッシュＥＰＲＯ
ＭのＶ_CC入力を流れる電流である。Ｉ_PP1とＩ_PP2は、特
定フラッシュＥＰＲＯＭのＶ_PP1 とＶ_PP2入力を流れる
電流である。

【００３３】論理的に低いＣＥ＃入力の結果、特定のフ
ラッシュＥＰＲＯＭがアクティブになると、そのアクテ
ィブなフラッシュＥＰＲＯＭのＩ_CC電流は約10ミリアン
プから50ミリアンプの単位となる。アクティブフラッシ
ュＥＰＲＯＭが消去ないしプログラムされていれば、そ
のアクティブフラッシュＥＰＲＯＭのＩ_PPは10ミリアン
プから50ミリアンプの単位となる。ＣＥ＃入力に論理的
に高い信号が送信されると、特定フラッシュＥＰＲＯＭ
を非選択の状態とし、その電力消費を待機レベルに削減
する。この論理的に高い信号をフラッシュＥＰＲＯＭの
ＣＥ＃入力に送信することで特定フラッシュＥＰＲＯＭ
を非選択とすることは、フラッシュＥＰＲＯＭを待機モ
ードにするとも称する。待機モードのフラッシュＥＰＲ
ＯＭのＩ_CCは約１ミリアンプの単位である。待機モード
の特定のフラッシュＥＰＲＯＭのＩ_PP1ないしＩ_PP2電流
は約10ミリアンプの単位である。

【００３４】フラッシュＥＰＲＯＭ80〜99の各々は低ア
クティブ電力低下（「ＰＷＤ＃」）入力を含んでいる。
論理的に低い信号が特定のＰＷＤ＃入力に送られると、
そのフラッシュＥＰＲＯＭは電力低下モードになる。電
力低下モードでは、フラッシュＥＰＲＯＭの消費電力は
待機モードのフラッシュＥＰＲＯＭよりも更に少なくな
る。電力低下モードは熟睡モードとも呼ばれる。電力低
下モードでは、フラッシュＥＰＲＯＭのほとんど全ての
回路から電力が除かれる。電力低下モードのフラッシュ
ＥＰＲＯＭでは、電力は例えばフラッシュＥＰＲＯＭの
書込み状態マシン、コマンド状態マシン、シンクロナイ
ザ、状態レジスタ、Ｘ及びＹ復号器、制御ロジック、入
力バッファ、センスアンプ（図示せず）から除かれる。
電力低下モードのフラッシュＥＰＲＯＭでは消去あるい
は書込みは出来ない。電力低下モードは特定フラッシュ
ＥＰＲＯＭのアクティブモード及び待機モードの両方と
オーバーライドする。即ち特定フラッシュＥＰＲＯＭの
ＰＷＤ＃入力に加えられた論理的に低い信号は、ＣＥ＃
入力が論理的に低いか高いか即ちフラッシュＥＰＲＯＭ
がアクティブモードあるいは待機モードかに関わりな
く、そのフラッシュＥＰＲＯＭを電力低下モードにす
る。

【００３５】しかしＰＷＤ＃入力に加えられた論理的に
高い信号は、特定のフラッシュＥＰＲＯＭは電力低下モ
ードにないことを意味する。ＰＷＤ＃入力に加えられた
論理的に高い信号は、フラッシュＥＰＲＯＭが以前に電
力低下モードであればそのフラッシュＥＰＲＯＭを電力
低下モードから抜け出させる。ＰＷＤ＃入力が論理的に
高ければ、フラッシュＥＰＲＯＭは(1) ＣＥ＃入力が論
理的に低ければアクティブモードになり、(2) ＣＥ＃入
力が論理的に高ければ待機モードになる。電力低下モー
ドの特定フラッシュＥＰＲＯＭのＩ_CC電流は約１ミリア
ンプの単位である。電力低下モードの特定フラッシュＥ
ＰＲＯＭのＩ_PP1ないしＩ_PP2電流は約１ミリアンプの単
位である。

【００３６】フラッシュ・メモリカード 110の電力消費
のかなりの部分は、フラッシュＥＰＲＯＭ80〜99の合計
電力消費でなされる。電力低下モードは特定フラッシュ
ＥＰＲＯＭが消費する電力をかなり削減でき、フラッシ
ュＥＰＲＯＭ80〜99の１つないしそれ以上を電力低下モ
ードにすることで、フラッシュ・メモリカード 110の電
力消費を削減できる。

【００３７】本発明の１実施例では、パーソナルコンピ
ュータ 101は電池式の携帯式パーソナルコンピュータで
あるが、パーソナルコンピュータ 101は電力をフラッシ
ュ・メモリカード 110に供給するので、フラッシュ・メ
モリカード 110の電力消費を削減することでパーソナル
コンピュータ 101に電力を供給する電池（図示せず）の
寿命を伸ばす役に立つ。電力低下モードの特定フラッシ
ュＥＰＲＯＭは、ＣＥ＃入力ないし書込み可動化ＷＥ＃
及び出力可動化ＯＥ＃制御入力に対して加えられる高な
いし低信号には反応しない。それは電力低下モードはま
た、特定のフラッシュＥＰＲＯＭに対してその意図しな
い消去ないしプログラムに対する保護を提供するという
ことになる。

【００３８】フラッシュＥＰＲＯＭ80、82、84、86、8
8、90、92、94、96、98はそれぞれデータ入力および出
力ＤＱ７−ＤＱ０を含み、フラッシュＥＰＲＯＭ81、8
3、85、87、89、91、93、95、97はそれぞれデータ入力
および出力ＤＱ15−ＤＱ８を含んでいる。データはメモ
リ書込みサイクル中に入力としてフラッシュＥＰＲＯＭ
に送られる。データはメモリ読取りサイクル中はフラッ
シュＥＰＲＯＭからの出力として提供される。フラッシ
ュＥＰＲＯＭのデータピンは高アクティブである。フラ
ッシュＥＰＲＯＭのデータピンは、フラッシュＥＰＲＯ
Ｍが非選択とされたときあるいはフラッシュＥＰＲＯＭ
の出力が使用不能にされたときにトライステート・オフ
状態にフロートする。データは書込みサイクル中に内部
的にラッチされる。

【００３９】フラッシュＥＰＲＯＭ80〜99の各々はま
た、低アクティブの書込み可動化入力（「ＷＥ＃」）を
含んでいる。ＷＥ＃入力は、特定フラッシュＥＰＲＯＭ
の制御レジスタ及びメモリアレィ（図示せず）に対する
書込み操作を制御する。アドレスはＷＥ＃パルスの立ち
下がり区間でラッチされ、データはＷＥ＃パルスの立ち
上がりでラッチされる。それにも関わらずＷＥパルスが
フラッシュＥＰＲＯＭに送られるときにフラッシュＥＰ
ＲＯＭに加えられる各々のＶ_PP1ないしＶ_PP2電圧がほぼ
6.5ボルト以下かそれに等しいと、フラッシュＥＰＲＯ
Ｍのメモリアレィの内容を変更することはできない。フ
ラッシュＥＰＲＯＭ80〜99の各々のものは、アドレス入
力Ａ19〜Ａ０を含んでいる。アドレス入力はフラッシュ
ＥＰＲＯＭのメモリアレィをアドレス指定するためのも
のである。アドレスは書込みサイクル中に内部的にラッ
チされる。フラッシュＥＰＲＯＭ80〜99の各々のものは
低アクティブ出力可動化入力（「ＯＥ＃」）を有してい
る。特定フラッシュＥＰＲＯＭのＯＥ＃入力に加えられ
た論理的に低い信号は、特定フラッシュＥＰＲＯＭのデ
ータ出力を読取りサイクル中にそのフラッシュＥＰＲＯ
Ｍのデータバッファ（図示せず）をゲート通過させる。

【００４０】実施例では、フラッシュＥＰＲＯＭ80〜99
の各々はオンチップ書込み状態マシン（図示せず）を含
んでいる。各々の書込み状態マシンはフラッシュＥＰＲ
ＯＭが一旦開始コマンドを受け取れば自動的にフラッシ
ュＥＰＲＯＭをマルチステップ・プログラムないし消去
シーケンスを段階的に通過させる回路からなる。言い替
えればフラッシュＥＰＲＯＭの書込み状態マシンはフラ
ッシュＥＰＲＯＭの内部的に計時した消去ないしプログ
ラムを行う。

【００４１】フラッシュＥＰＲＯＭの各々は、特定フラ
ッシュＥＰＲＯＭの書込み状態マシンが（消去ないしプ
ログラミングを開始する）コマンドを受け取る用意があ
るかどうか、あるいは書込み状態マシンは現在フラッシ
ュＥＰＲＯＭのメモリアレィのプログラミングないし消
去で使用中であるかどうかを示す作動可能／使用中出力
（「ＲＹ／ＢＹ＃」）を持っている。フラッシュＥＰＲ
ＯＭ80−99の各々のＲＹ／ＢＹ＃出力は低アクティブで
ある。フラッシュＥＰＲＯＭのＲＹ／ＢＹ＃出力が論理
的に高ければ、「作動可能」状態ないしモード（即ち消
去ないしプログラミングを開始するコマンドを受け取る
用意があること）を示す。更にフラッシュＥＰＲＯＭの
ＲＹ／ＢＹ＃出力が論理的に低ければ、「使用中」状態
ないしモード（すなわち書込み状態マシンは現在消去あ
るいはプログラミング中であること）を示す。

【００４２】フラッシュ・メモリカード 110の回路 140
はフラッシュ・メモリカード 110の全体的な操作を制御
するカード制御ロジック 150を含んでいる。カード制御
ロジック 150はフラッシュ・メモリカード 110のピン
２、３、４、５、６、30、31、32、37、38、39、40、4
1、64、65、66上でデータビットＤＱ０〜ＤＱ15（集合
的にデータビットＤＱ（15：０）とも称する）を送受信
する。カード制御ロジック150はまたフラッシュ・メモ
リカード 110のピン８、10、11、12、13、14、19、20、
21、22、23、24、25、26、27、28、29、46、47、48、4
9、50、53、54、55上でアドレスビットＡ24−Ａ０（集
合的に（Ａ25：０）とも称する）を受信する。カード制
御ロジック 150はまたフラッシュ・メモリカード 110の
ＷＥ＃ピン15、ＯＥ＃ピン９、ＲＤＹ／ＢＳＹ＃ピン1
6、ＲＳＴ＃ピン58、＃ＲＥＧピン61、ＣＥ１＃ピン
７、ＣＥ２＃ピン42、ＲＦＵ＃ピン59、ＢＶＤ１＃ピン
63、ＢＶＤ２＃ピン62、ＷＰ＃ピン33と接続されてい
る。ＷＰピン33は一方で書込み保護スィッチ 116と接続
されている。

【００４３】データビットＺＤＱ15〜ＺＤＱ８（集合的
にＺＤＱ（15：８）とも称する）はライン 162を通して
カード制御ロジック 150とフラッシュＥＰＲＯＭ81、8
3、85、87、89、91、93、95、97、99の間で送受信され
る。ライン162はそれぞれのデータビットＺＤＱ15〜Ｚ
ＤＱ８に対して１本づつの８本のラインからなる。８ラ
イン 162の各々は全てのフラッシュＥＰＲＯＭ81、83、
85、87、89、91、93、95、97、99に接続されている。

【００４４】データビットＺＤＱ７〜ＺＤＱ０（集合的
にＺＤＱ（７：０）とも称する）はライン 163を通して
カード制御ロジック 150とフラッシュＥＰＲＯＭ80、8
2、84、86、88、90、92、94、96、98の間で送受信され
る。ライン163はそれぞれのデータビットＺＤＱ７〜Ｚ
ＤＱ０に対して１本づつの８本のラインからなる。８ラ
イン 163の各々は全てのフラッシュＥＰＲＯＭ80、82、
84、86、88、90、92、94、96、98に接続されている。カ
ード制御ロジック 150は書込み可動化信号ＺＷＥ＃をラ
イン 164を通してフラッシュＥＰＲＯＭ80〜99の各々に
送る。全てのフラッシュＥＰＲＯＭ80〜99のＷＥ＃入力
はＺＷＥ＃信号を運ぶ単一の共通ライン 164につながれ
ている。

【００４５】カード制御ロジック 150は出力可動化信号
ＺＯＥ＃をライン 166を通してフラッシュＥＰＲＯＭ80
〜99の各々に送る。全てのフラッシュＥＰＲＯＭ80〜99
のＯＥ＃出力はＺＯＥ＃信号を運ぶ単一の共通ライン 1
66につながれている。カード制御ロジック 150はライン
168を通してフラッシュＥＰＲＯＭ80〜99からの作動可
能／使用中ＲＹ／ＢＹ＃信号を受け取る。ライン 168
は、各々のフラッシュＥＰＲＯＭ80〜99のＲＹ／ＢＹ＃
出力の各々に対して１本づつ20本ある。ライン 168の20
のＲＹ／ＢＹ＃信号は集合的にＺＲＹ／ＢＹ＃ないしＺ
ＲＹ／ＢＹ＃（19：０）と称する。カード制御ロジック
150はライン70を通してフラッシュＥＰＲＯＭ80〜99の
各々に電力低下信号ＰＷＤ＃を送出する。ライン70は10
本有り、各々のラインはフラッシュＥＰＲＯＭの各々の
ゾーンペアのＰＷＤ＃入力に行く。例えばライン70のあ
るものはフラッシュＥＰＲＯＭ80、81のＰＷＤ＃ピンに
接続されている。ライン70上の10のＺＰＷＤ＃信号は集
合的にＺＰＷＤ＃ないしＺＰＷＤ＃（９：０）と称す
る。

【００４６】アドレスビットＺＡ19〜ＺＡ０（集合的に
ＺＡ（15：０）とも称する）は、カード制御ロジック 1
50からライン72を通してフラッシュＥＰＲＯＭ80〜99に
送る。ライン72はアドレスビットＺＡ19〜ＺＡ０の各々
１本づつ20本のラインからなる。ビットＺＡ（19：０）
を運ぶ各々の20本のライン72は、全てのフラッシュＥＰ
ＲＯＭ80−99に接続されている。チップ可動化信号ＺＣ
Ｅ＃はライン74上でフラッシュＥＰＲＯＭ80−99の各々
に送る。ライン74はフラッシュＥＰＲＯＭ80−99の各々
に１本づつ20本ある。ライン74上の20のＺＣＥ＃信号は
集合的にＺＣＥ＃ないしＺＣＥ＃（19：０）と称する。
回路 140にはまた、出力ＣＤ１＃とＣＤ＃２を接地する
接地回路 156が含まれている。

【００４７】図８はフラッシュ・メモリカード 110のカ
ード制御ロジック 150のブロック図である。カード制御
ロジック 150はアドレス、データ、制御信号、電力、接
地を受け取る。カード制御ロジック 150は一方で(1) フ
ラッシュＥＰＲＯＭ80〜99に関する読取り、消去、プロ
グラミングを監視し、(2) フラッシュ・メモリカード11
0内の電力の使用を監視し、(3) フラッシュ・メモリカ
ード 110に関するカード情報構造のパーソナルコンピュ
ータ 101からの送出を監視し、(4) フラッシュ・メモリ
カード 110に関するステータス情報のパーソナルコンピ
ュータ 101への送出を監視する。

【００４８】カード制御ロジック 150は、アプリケーシ
ョン専用集積回路（「ＡＳＩＣ」）321とアプリケーシ
ョン専用集積回路 322、電源オン・リセット回路 352を
含んでいる。アプリケーション専用集積回路 321は属性
記憶面 210を含み、属性記憶面 210は構成要素管理レジ
スタ 111とハードワイヤードカード情報構造（［ハード
ワイヤードＣＩＳ」） 240を含んでいる。属性記憶面 2
10はまた現在使用されていない予備の位置131、139を含
んでいる。

【００４９】構成要素管理レジスタ 111はフラッシュ・
メモリカード 110に関する制御と報告ステータスを提供
するのに使用する。以下で更に詳細に説明するように、
カード制御ロジック 150に適切な入力が加えればパーソ
ナルコンピュータ 101は構成要素管理レジスタ 111の内
容を読み取ることが出来る。更に構成要素管理レジスタ
111のいくつかは、パーソナルコンピュータ 101が適切
な入力信号をカード制御ロジック 150に加えれば書き込
むことが可能になる。属性記憶面 210のアドレスはすべ
て偶数バイトアドレスである。ハードワイヤードカード
情報構造 240はフラッシュ・メモリカード 110の構造を
記述した情報を含んでいる。ハードワイヤードカード情
報構造 240はアドレス００００の16進数（「ＨＥＸ」な
いし「Ｈ」）で始まり属性記憶面 210内のカード情報構
造終了集合（即ちＦＮＵＬＬ）で終了する偶数バイト位
置に常駐する。ハードワイヤードカード情報構造 240内
に含まれるデータは要素集合からなる。要素集合はフラ
ッシュ・メモリカード 110の詳細を記述するデータブロ
ックの可変長のチェーンを構成するものである。要素集
合内に含まれる詳細には、特定のフラッシュ・メモリカ
ード 110の製造業者名、フラッシュ・メモリカード 110
の共通記憶面 145のサイズ、フラッシュＥＰＲＯＭ80〜
99の型、フラッシュＥＰＲＯＭ80〜99の数がある。ハー
ドワイヤードカード情報構造 240はまた、組み込み形カ
ード情報構造 240ないし組み込み形ＣＩＳ 240とも称す
る。ハードワイヤードカード情報構造 240はパーソナル
コンピュータ 101で読み取る。

【００５０】本発明の変形実施例では、フラッシュ・メ
モリカード 110の構造を識別する追加データは共通記憶
面 145の第１のブロックペアの一部に記憶する。追加デ
ータを記憶するその部分は属性ブロックと称する。別の
実施例では、カード情報構造はハードワイヤードカード
情報構造 240と共通記憶面 145の第１のブロックペア内
の属性ブロックの両方で求める。本発明の１実施例で
は、ハードワイヤードカード情報構造 240は、実質的に
読取り専用メモリをシミュレートする組合せ論理回路か
らなる。パーソナルコンピュータ 101によりハードワイ
ヤードカード情報構造 240に送られたアドレスはハード
ワイヤードカード情報構造 240の組合せ論理回路で解読
する。ハードワイヤードカード情報構造 240論理回路へ
の特定のアドレス入力について、その論理回路はその特
定アドレスの特有出力を出す。このようにハードワイヤ
ードカード情報構造 240は読取り専用メモリのように作
用する。ハードワイヤードカード情報構造 240がハード
ワイヤード論理回路からなるとすると、ハードワイヤー
ドカード情報構造 240はパーソナルコンピュータ 101で
消去したり再プログラムすることはできない。ハードワ
イヤードカード情報構造 240の論理設計は、ハードワイ
ヤードカード情報構造 240に記憶するアドレスと要素集
合にしたがうことが分かる。

【００５１】アプリケーション専用集積回路321はライ
ン332上のアドレスビットＡ８〜Ａ０を受け取る。アド
レスビットＡ８〜Ａ０はパーソナルコンピュータ 101か
らライン 303でカード制御ロジック 150に与えられるア
ドレスビットＡ24〜Ａ０の小集合である。アプリケーシ
ョン専用集積回路 321はライン 301でデータビットＤＱ
15〜ＤＱ０を送受信する。ライン 301はデータビットＤ
Ｑ15〜ＤＱ０を送受信するパーソナルコンピュータ 101
に接続されている。

【００５２】以下に詳述するように、データビットＤＱ
（15：０）はライン162、163を通してＺＤＱ（15：８）
及びＺＤＱ（７：０）として共通記憶面 145に送るデー
タを含むことが出来る。データビットＤＱ（15：０）は
ライン162、163からのデータビットＺＤＱ（15：０）と
ＺＤＱ（７：０）を含むことが出来る。ライン 301上の
データビットＤＱ７〜ＤＱ０は、パーソナルコンピュー
タ 101により適切な入力がカード制御ロジック 150に加
えられれば属性記憶面 210からデータを読み取ることが
出来る。特定の状況では、ライン 301上のデータビット
ＤＱ７〜ＤＱ０は属性記憶面 210の構成要素管理レジス
タ 111の特定のものに書き込むデータを構成する。

【００５３】アプリケーション専用集積回路 321はパー
ソナルコンピュータ 101から書込み可動化信号ＷＥ＃を
ピン15で受け取る。アプリケーション専用集積回路 321
はまたゾーン書込み可動化信号ＺＷＥ＃を生成し、ライ
ン 164でフラッシュＥＰＲＯＭ80〜99に送る。アプリケ
ーション専用集積回路 321はパーソナルコンピュータ 1
01から出力可動化信号ＯＥ＃をピン９で受け取る。アプ
リケーション専用集積回路 321はまたゾーン出力可動化
信号ＺＯＥ＃を生成し、ライン 166を通してフラッシュ
ＥＰＲＯＭ80〜99に送る。Ｖ_CCと接地もアプリケーショ
ン専用集積回路 321とアプリケーション専用集積回路 3
22に加える。アプリケーション専用集積回路 321は各々
のフラッシュＥＰＲＯＭ80〜99の作動可能／使用中出力
からライン 168でゾーン作動可能／使用中ビットＺＲＹ
／ＺＢＹ＃（19：０）を受け取る。以下に詳述するよう
に、アプリケーション専用集積回路 321はまた、ピン16
からパーソナルコンピュータ 101に送る作動可能／使用
中信号ＲＤＹ／ＲＢＹ＃を生成する。

【００５４】アプリケーション専用集積回路 322はパー
ソナルコンピュータ 101からライン303でアドレスビッ
トＡ24〜Ａ０（集合的に「Ａ（24：０）」）を受け取
る。アプリケーション専用集積回路 322はまたライン72
でアプリケーション専用集積回路 322がフラッシュＥＰ
ＲＯＭ80〜99に送るゾーンアドレスビットＺＡ（19：
０）を生成する。更にカード制御ロジック 150のアドレ
スバッファを行う。アプリケーション専用集積回路 322
はまたライン74でフラッシュＥＰＲＯＭ80〜99に送るゾ
ーンチップ可動化信号ＺＣＥ＃（19：０）を生成する。

【００５５】アプリケーション専用集積回路 321とアプ
リケーション専用集積回路 322はそれぞれパーソナルコ
ンピュータ 101からピン７と42でカード可動化信号ＣＥ
１＃とＣＥ２＃を受け取る。アプリケーション専用集積
回路 322は電源オン・リセット回路 352を用いて電源オ
ン・リセットを行う。電源オン・リセットは、フラッシ
ュ・メモリカード 110がそれに電源が加えられていない
状態から５ボルトの電源電圧Ｖ_CCがフラッシュ・メモリ
カード 110に加えられた状態に移るときに起こる。電源
オン・リセットがなされると、構成要素管理レジスタ 1
11を初めとするフラッシュ・メモリカード 110の様々な
回路がリセットされる。

【００５６】アプリケーション専用集積回路 322はまた
ピン58を通してパーソナルコンピュータ 101から「ソフ
ト」リセット信号ＲＳＴ＃を受け取る。アプリケーショ
ン専用集積回路 322とアプリケーション専用集積回路 3
21はソフト・リセット信号ＲＳＴ＃に応答してフラッシ
ュ・メモリカード 110の様々な回路をリセットする。ア
プリケーション専用集積回路 322はパーソナルコンピュ
ータ 101からピン61でレジスタ選択信号ＲＥＧ＃を受け
取る。アプリケーション専用集積回路 322はそれぞれラ
イン63と62を通してパーソナルコンピュータ 101に送る
電池電圧検出信号ＢＶＤ１＃とＢＶＤ２＃を生成する。
本発明の１実施例では、フラッシュ・メモリカード 110
は電池を必要としないので、アプリケーション専用集積
回路 322はＢＶＤ１＃とＢＶＤ２＃の両信号を常に論理
的に高い状態にしておく。しかし本発明の別の実施例で
は、電池電圧検出信号ＢＶＤ１＃とＢＶＤ２＃はフラッ
シュ・メモリカード 110の電池の状態を反映したものと
なる。

【００５７】アプリケーション専用集積回路 322はピン
59でパーソナルコンピュータ 101に送る論理的に高い拡
張バスサイクルＷＡＩＴ＃をもたらす。別の実施例で
は、ピン59の論理的に低いＷＡＩＴ＃出力はメモリアク
セスあるいはその時に進行している入出力アクセスの競
合を遅延させるためにフラッシュ・メモリカード 110が
主張することがある。更に別の実施例ではフラッシュＥ
ＰＲＯＭ80〜99が電力低下モードから回復する間にフラ
ッシュ・メモリカード 110は約 750ナノ秒（即ちほぼ５
待機状態）論理的に低いＷＡＩＴ＃出力を主張する。こ
れは待機に関しパーソナルコンピュータ 101に必要なイ
ンテリジェンスを最小化する役に立つ。

【００５８】図８に示す実施例では、アプリケーション
専用集積回路 322はまた書込み保護スィッチ 116の状態
を受け取る。ピン33の出力は書込み保護スィッチ 116の
オンないしオフ状態を示す。アプリケーション専用集積
回路はまたカードサイズ・ジャンパＩＳ２、ＩＳ１、Ｉ
Ｓ０をそれぞれライン 363、361、360で受け取る。カー
ドサイズ・ジャンパＩＳ２、ＩＳ１、ＩＳ０は５ボルト
（論理的に高）ないし接地（論理的に低）に接続された
フラッシュ・メモリカード 110の印刷回路基板レベルの
トレースである。カードサイズ・ジャンパＩＳ２、ＩＳ
１、ＩＳ０はまた集合的にＩＳ（０：２）とも称する。
本発明の１実施例では、カードサイズ・ジャンパＩＳ
２、ＩＳ１、ＩＳ０の８つの組合せ状態のそれぞれは共
通記憶面 145の異なるサイズを示す。このビット状態Ｉ
Ｓ２、ＩＳ１、ＩＳ０は、共通記憶面 145のサイズが２
メガバイトあるいは４メガバイト、６メガバイト、８メ
ガバイト、10メガバイト、12メガバイト、16メガバイ
ト、20メガバイトであるかどうかを示す。

【００５９】カードサイズ・ジャンパＩＳ２、ＩＳ１、
ＩＳ０の状態はアプリケーション専用集積回路 321に送
る。アプリケーション専用集積回路 321はカードサイズ
・ジャンパＩＳ２、ＩＳ１、ＩＳ０の状態を用いてゾー
ン存在信号を生成して電力消費を削減する。カードサイ
ズ・ジャンパＩＳ２、ＩＳ１、ＩＳ０の状態はまたハー
ドワイヤードカード情報構造回路 240にも送られ、カー
ドサイズ・ジャンパ情報を用いて共通記憶面 145のサイ
ズを判定する。アプリケーション専用集積回路 322もラ
イン 365で入力としてカード速度ジャンパＩＢ０を受け
取る。カード速度ジャンパＩＢ０はフラッシュ・メモリ
カード110の印刷回路基板上のトレースである。カード
速度ジャンパＩＢ０は５ボルトＶ_CC（論理的に高）ない
し接地（論理的に低）に接続する。カード速度ジャンパ
ＩＢ０の状態はハードワイヤードカード情報構造回路 2
40に加える。

【００６０】ハードワイヤードカード情報構造 240の論
理回路はカード速度ビットＩＢ０を読み取りフラッシュ
・メモリカード 110のアクセス時間を判定する。論理的
に高いカード速度ジャンパビットＩＢ０は約 200ナノ秒
のフラッシュ・メモリカード110のアクセス時間を示
し、論理的に低いカード速度ジャンパビットＩＢ０は約
250ナノ秒のフラッシュ・メモリカード 110のアクセス
時間を示している。アプリケーション専用集積回路 322
もライン 367でＥＥＰＲＯＭジャンパの状態を受け取
る。ライン 367に接続されたＥＥＰＲＯＭジャンパはフ
ラッシュ・メモリカード 110の印刷回路基板上のトレー
スである。ライン 367に接続されたＥＥＰＲＯＭジャン
パが論理的に高い状態であれば、ＥＥＰＲＯＭ 354はフ
ラッシュ・メモリカード 110内に常駐し、ライン 355を
通してアプリケーション専用集積回路 322に接続されて
いることを示す。ＥＥＰＲＯＭジャンパのライン 367上
の論理的に低い信号は、フラッシュ・メモリカード 110
上にＥＥＰＲＯＭ 354が存在しないことを示す。しかし
本発明の１実施例では、フラッシュ・メモリカード 110
上にはＥＥＰＲＯＭ 354は存在せず、ＥＥＰＲＯＭジャ
ンパ 367は論理的に低い状態に束縛されている。しかし
別の実施例では、ＥＥＰＲＯＭジャンパ 367は論理的に
高く、ＥＥＰＲＯＭ 354が存在する。ＥＥＰＲＯＭ 354
はその別の実施例ではハードワイヤードカード情報構造
240に含まれたカード情報構造情報以上の追加情報を記
憶するのに使用する。

【００６１】アプリケーション専用集積回路 322は信号
ＡＶ０とＡＶ１をそれぞれライン338、336を通してアプ
リケーション専用集積回路 321に送る。以下に詳述する
ように、信号ＡＶ０とＡＶ１は属性記憶面 210と共通記
憶面 145にアクセスすることに関する４つの状態の１つ
を選択するのに使用する。ＩＲＳＴ21はライン 340を通
してアプリケーション専用集積回路 322からアプリケー
ション専用集積回路 321に送られるリセット信号であ
る。ＩＲＳＴ12はライン 342を通してアプリケーション
専用集積回路 321からアプリケーション専用集積回路 3
22に送られるリセット信号である。全ゾーンチップ可動
化信号ＡＺＣＥはライン 341を通してアプリケーション
専用集積回路 321からアプリケーション専用集積回路 3
22に送られる。論理的に低いＡＺＣＥ信号がアプリケー
ション専用集積回路 321からアプリケーション専用集積
回路 322に送られるときは、アプリケーション専用集積
回路 322内の論理回路（図示せず）は論理的に低いＺＣ
Ｅ＃（19：０）信号をライン74を通してフラッシュメモ
リ・チップ80〜99の各々に同時に送る。論理的に低いＺ
ＣＥ＃（19：０）信号は一方、各々のフラッシュメモリ
80〜99を同時にアクティブモードにする。

【００６２】別の実施例では、カード制御ロジック 150
には、フラッシュＥＰＲＯＭ80〜99のいずれかに関する
最後の読取り、プログラムあるいは消去活動以来経過し
た時間をモニタするタイマ回路（図示せず）が追加的に
含まれている。当面の時間量以上が経過すると、タイマ
回路はフラッシュＥＰＲＯＭ80〜99を電力低下モードに
する制御信号を送出する。

【００６３】図９は属性記憶面 210のメモリマップ 432
を示したものである。属性記憶面 210は偶数バイトのア
ドレス指定しか用いないので、属性記憶面 432に関して
も偶数の16進アドレスだけを使用する。ハードワイヤー
ドカード情報構造 240は０００００の16進数のアドレス
で始まる。構成要素管理レジスタ 111は０００４０００
の16進数で始まる。図９はまた構成要素管理レジスタ 1
11の16進アドレスとアドレス範囲をリストしたメモリマ
ップ 430を例示している。各々のアドレスは偶数アドレ
スである。構成要素管理レジスタ 111は構成オプション
・レジスタ 450、構成・ステータス・レジスタ 451、ピ
ン交換レジスタ 452、ソケット・コピー・レジスタ 45
3、カードステータス・レジスタ 455、書込み保護レジ
スタ 457、電力制御レジスタ 459、ゾーン作動可能／使
用中マスクレジスタ 461、ゾーン作動可能／使用中ステ
ータス・レジスタ 463、作動可能／使用中モード・レジ
スタ 465、全ゾーンチップ可動化レジスタ 467からな
る。構成要素管理レジスタ 111にはまた予備の領域45
4、456、458、460、462、464、466、468が含まれてい
る。本発明の１実施例では、全てのゾーンはソケット・
コピー・レジスタ 453とピン交換レジスタ 452に記憶す
る。

【００６４】図１０はフラッシュ・メモリカード 110に
関するデータ・アクセスモード真理表 500を例示したも
のである。ホストコンピュータ 101は真理表 500の規則
に従って共通記憶面 145と属性記憶面 210に書き込んだ
り読み取ったりする。書込み操作では、真理表 500は書
込み保護スィッチ 116は書込み保護設定を設定しておら
ず、従ってＷＰは論理的に低いと想定する。書込み操作
では、真理表500はまた構成オプション・レジスタ 450
のＳＲＥＳＥＴビットは論理的に低いと想定する。デー
タ・アクセスモード真理表 500の上半分 510は共通記憶
面 145へのアクセスに関するデータ・アクセスモード真
理表を記載したものである。共通記憶面 145に関する書
込み操作では、真理表 510はまた書込み保護レジスタ 4
57のＣＭＷＰとＡＴＲＷＰビットの両方（即ちビット１
と０）は論理的にゼロであると想定する。書込み保護レ
ジスタ 457は以下に詳述する。真理表 500の下半分 512
はフラッシュ・メモリカード 110の属性記憶面 210に関
するデータ・アクセスモード真理表を記載したものであ
る。

【００６５】真理表 500では、「Ｈ」は論理的に高い信
号を示し、「Ｌ」は論理的に低い信号、及び「Ｘ」は
「気にしない」状態を示す。カード制御ロジック 150の
アプリケーション専用集積回路 321とアプリケーション
専用集積回路 322は共通記憶面 145と属性記憶面 210の
アクセスを制御する回路を含んでいる。アプリケーショ
ン専用集積回路 321とアプリケーション専用集積回路 3
22の回路は入力に基づき共通記憶面 145ないし属性記憶
面 210からデータを読み取るあるいは書き込むことが出
来るかどうかを判定する。一定状況では、共通記憶面 1
45あるいは属性記憶面 210からデータを読み取るあるい
は書き込むことはできない。アプリケーション専用集積
回路 321とアプリケーション専用集積回路 322はそのア
クセス決定は、書込み保護スィッチ 116の状態と共に図
１０のデータ・アクセスモード真理表 500に掲載された
論理に従って行う。

【００６６】アプリケーション専用集積回路 321とアプ
リケーション専用集積回路 322はまた入力に基づいてア
ドレス指定の種類（すなわち語ワイド、バイトワイド、
奇数バイト）を判定する。アプリケーション専用集積回
路 321とアプリケーション専用集積回路 322はデータア
クセスモード決定を、ピン58からのレジスタ選択入力Ｒ
ＥＧ＃とピン７、42のカード可動化信号ＣＥ１＃とＣＥ
２＃、ライン 303のアドレスビットＡ０、ピン９の出力
可動化信号ＯＥ＃、ピン15の書込み可動化信号ＷＥ＃、
ピン18と52のプログラム／消去電源電圧Ｖ_PP1とＶ_PP2、
書込み保護スィッチ 116、ＣＭＷＰとＡＴＲＷＰビット
により行う。

【００６７】データ・アクセスモード真理表 500はまた
データビットＤＱ15〜ＤＱ８及びデータビットＤＱ７〜
ＤＱ０の状態を記載している。真理表 500に示すよう
に、ピン61の論理的に高いレジスタ選択信号ＲＥＧ＃は
共通記憶面 145のアクセスを可能にする（他の関連入力
信号は適切であるとして）。他方、論理的に低いＲＥＧ
＃は属性記憶面 210のアクセスを可能にする（他の関連
入力信号は適切であるとして）。

【００６８】真理表 510は更に、共通記憶面 145に関し
て待機モード、バイト読取りモード、語読取りモード、
奇数バイト読取りモード、バイト書込みモード、語書込
みモード、奇数バイト書込みモードに関するＲＥＧ＃、
ＣＥ２＃、ＣＥ１＃、Ａ０、ＯＥ＃、ＷＥ＃、Ｖ_PP2、
Ｖ_PP1入力の必要な状態を示している。データ・アクセ
スモード真理表からＣＥ２＃、ＣＥ１＃入力が両方とも
論理的に高い場合は、共通記憶面 145の全てのフラッシ
ュＥＰＲＯＭに対して待機モードがトリガされることが
分かる。

【００６９】真理表 512は、属性記憶面 210に関してバ
イト読取りモード、誤読取りモード、奇数バイト読取り
モード、バイト書込みモード、語書込みモード、奇数バ
イト書込みモードに関するＲＥＧ＃、ＣＥ２＃、ＣＥ１
＃、Ａ０、ＯＥ＃、ＷＥ＃、Ｖ_PP2、Ｖ_PP1入力の必要な
状態を示している。アドレスビットＡ０とＣＥ１＃、Ｃ
Ｅ２＃入力の多重化により８ビット・ホストコンピュー
タはデータビットＤＱ０〜ＤＱ７を通して全てのデータ
にアクセスできる。真理表 512に示すように、入力の特
定の組合せにより属性記憶面 210に関して無効操作ない
し無効データがもたらされる。奇数バイトデータは属性
記憶面 210へのアクセス中には有効ではない。

【００７０】書込み操作が可能であることを示す真理表
500部分は、書き込むことの出来る共通記憶面 145と属
性記憶面 210の部分に関してのみ当てはまる。例えばハ
ードワイヤードカード情報構造 240はホストコンピュー
タ 101により書き込むことはできない。他の例として
は、構成要素管理レジスタ 111のカードステータス・レ
ジスタ 455は書き込むことの出来ない読取り専用レジス
タである。書込み保護スィッチ 116が書込み保護設定に
設定され、ＷＰが論理的に高くなっていれば、共通記憶
面 145も属性記憶面 210も書き込むことはできない。

【００７１】図１１は属性記憶面 210の構成要素管理レ
ジスタ 111の１つであるゾーン作動可能／使用中マスク
レジスタ 461のビットマップ 600を示したものである。
ゾーン作動可能／使用中マスクレジスタ 461は書込み、
読取りが出来る。ビットマップ 600は(1) ゾーン作動可
能／使用中マスクレジスタ 461に記憶されたビット、
(2) 属性記憶面 210のアドレス、(3) 共通記憶面 145の
フラッシュＥＰＲＯＭ80〜99のゾーンの間の相関関係を
示している。ゾーン作動可能／使用中マスクレジスタ 4
61はライン 168のフラッシュＥＰＲＯＭ80〜99からライ
ン 168のアプリケーション専用集積回路 321が受け取る
ゾーン作動可能／使用中信号ＺＲＹ／ＲＢＹ＃（19：
０）の特定のものをマスクアウトする（あるいはどれも
しない）ために使用する。論理１がゾーン作動可能／使
用中マスクレジスタ 461の特定のゾーン作動可能／使用
中ビットに記憶されていれば、その特定のゾーンから受
け取ったゾーン作動可能／使用中信号はマスクされる。
他方、論理０がゾーン作動可能／使用中マスクレジスタ
461の特定ゾーンビット位置に記憶されていれば、その
特定ゾーンからのゾーン作動可能／使用中信号はマスク
されない。

【００７２】特定のゾーン作動可能／使用中ビットをマ
スクすることで(1) フラッシュ・メモリカード 110のＲ
ＤＹ／ＢＳＹ＃ピン16に表れる作動可能／使用中出力及
び(2) カードステータス・レジスタ 455に対する特定ゾ
ーン作動可能／使用中信号の影響を防ぐことが出来る。
ゾーン作動可能／使用中マスクレジスタ 461のビットは
ゾーン作動可能／使用中信号ＺＲＹ／ＺＢＹ＃（19：
０）と共にアプリケーション専用集積回路 321の論理回
路に入力として加える。その論理回路の出力はフラッシ
ュ・メモリカード 110のピン16に作動可能／使用中信号
ＲＤＹ／ＢＳＹ＃（19：０）の形で加える。特定のゾー
ン作動可能／使用中マスクビットが論理１値（マスク化
状態）に設定されれば、その特定フラッシュＥＰＲＯＭ
ゾーン作動可能／使用中信号はピン16の作動可能／使用
中出力ＲＤＹ／ＢＳＹ＃に対して何の影響も及ぼさな
い。ゾーン作動可能／使用中マスクレジスタ 461の全て
のゾーン作動可能／使用中マスクビットが論理１に設定
されれば（マスク化状態）、ピン16の作動可能／使用中
出力ＲＤＹ／ＢＳＹ＃は共通記憶面 145のフラッシュＥ
ＰＲＯＭ80〜99のいずれの作動可能ないし使用中状態に
も関わらず作動可能な論理的に高値に設定される。

【００７３】図１１のビットマップ 600はフラッシュＥ
ＰＲＯＭ80〜99の各々のＲＹ／ＢＹ＃出力280〜299（図
５Ａ〜５Ｃに示す）に関してゾーン作動可能／使用中マ
スクレジスタ 461がどの様に論理１及び論理０マスク値
を記憶するかを示している。例えばアドレス4126（16
進）のビット３は、フラッシュＥＰＲＯＭ99（即ちゾー
ン19）の作動可能／使用中ＲＹ／ＢＹ＃出力 282の論理
マスク値を示している。言い替えればアドレス4122（16
進）のビット０〜７、アドレス4124（16進）のビット０
〜７、アドレス4126（16進）のビット０〜３はフラッシ
ュＥＰＲＯＭ80〜99の作動可能／使用中出力ＲＹ／ＢＹ
＃280〜299の各々のマスクビットである。アドレス4126
（16進）のビット４〜７は将来使用するための予備であ
る。ゾーン作動可能／使用中マスクレジスタ 461のビッ
トはホストコンピュータ 101により論理１あるいは論理
０にクリアされる。ホストコンピュータ 101はゾーン作
動可能／使用中マスクレジスタ 461に書き込むために
は、図１０に示す表 512に記載されたデータアクセスモ
ード条件を満たす必要がある。ホストコンピュータ 101
はまた図１０の表 512の要件に合致することでゾーン作
動可能／使用中マスクレジスタ 461のビットの状態を読
み取ることが出来る。

【００７４】図１２は構成要素管理レジスタ 111の１つ
である作動可能／使用中モード・レジスタ 465のビット
マップ 650を説明したものである。作動可能／使用中モ
ード・レジスタ 465は図８の表 512の要件が満たされれ
ばホストコンピュータ 101により書込み、読取りが出来
る。図１２に示すビットマップ 650は、(1) 作動可能／
使用中モード・レジスタ 465に記憶されたビットと(2)
属性記憶面 210のアドレス4140（16進）の間の相関関係
を示している。

【００７５】作動可能／使用中モード・レジスタ 465は
マスクされないゾーン作動可能／使用中信号を使用する
ため、２つのモード即ち「論理積」モードあるいは「エ
ッジトリガ」モードの１つを選択するために使用する。
作動可能／使用中モード・レジスタ 465を用いてホスト
コンピュータ 101で選ばれたモードは、どのロジックが
ピン16に出力として表れるフラッシュ・メモリカード 1
10の作動可能／使用中信号ＲＤＹ／ＢＳＹ＃の生成を支
配しているかを判定する。

【００７６】「論理積」モードにするには、ホストコン
ピュータ 101はアドレス4140（16進）のビット０を属性
記憶面 210の論理０にクリアする。アドレス4140（16
進）のビット０はまた、ビットＲＭ００とも称する。ア
プリケーション専用集積回路 321の論理回路はビット０
（即ちビットＲＭ００）を読み取り、「論理積」モード
を入れるべきと判定する。ビットＲＭ００が論理０にク
リアされると、アドレス4140（16進）のビット１の状態
は「気にしない」状態となる。アドレス4140（16進）の
ビット１はビットＲＭ０１とも称する。言い替えればビ
ットＲＭ００が論理０である限り、ビットＲＭ０１は論
理０ないし論理１となることが出来る。ＲＭ００ビット
を論理０にクリアすることで論理積状態を選べば、ピン
16の作動可能／使用中出力ＲＤＹ／ＢＳＹ＃は全てのマ
スクされないゾーン作動可能／使用中信号ＺＲＹ／ＺＢ
Ｙ＃が作動可能（即ち論理的に高く）である場合にのみ
作動可能出力信号（すなわち論理的に高い出力信号）を
出す。言い替えれば「論理積」モードでは、論理的に低
くなっているマスクされないゾーン作動可能／使用中信
号ＺＲＹ／ＺＢＹ＃はピン16のフラッシュ・メモリカー
ドの作動可能／使用中出力ＲＤＹ／ＢＳＹ＃を論理的に
低い状態に引っ張り、外界に対して使用中状態を示す。
従って「論理積」モードについては、全てのマスクされ
ないゾーン作動可能／使用中信号ＺＲＹ／ＺＢＹ＃は論
理的に積化したように見える。言い替えれば、作動可能
信号がフラッシュ・メモリカード 110のピン16に表れる
には全てのマスクされないゾーン作動可能／使用中信号
ＺＲＹ／ＺＢＹ＃が作動可能状態にある必要がある。

【００７７】「エッジトリガ」モードにはビットＲＭ０
１に対して論理０を書き込むと共にビットＲＭ００に論
理１を書き込むことで入る。アプリケーション専用集積
回路321はビットＲＭ００の論理１とビットＲＭ０１の
論理０を読取り、エッジトリガ・モードに入る。エッジ
トリガ・モードに入り、次にいずれかのマスクされない
ゾーン作動可能／使用中信号ＺＲＹ／ＺＢＹ＃が使用中
状態（即ち論理的に低値）から作動可能状態（即ち論理
的に高値）に移れば、アプリケーション専用集積回路 3
21は作動可能信号（即ち論理的に高い信号）をラッチす
る。次にアプリケーション専用集積回路 321はこのラッ
チした作動可能信号をフラッシュ・メモリカード作動可
能／使用中出力信号ＲＤＹ／ＢＳＹ＃としてピン16で提
供する。従ってエッジトリガ・モードはゾーン作動可能
／使用中信号ＺＲＹ／ＺＢＹ＃に関してエッジトリガ作
動可能確認を提供する。エッジトリガモードでは、ピン
16の作動可能信号が少なくとも１つのマスクされないゾ
ーン作動可能／使用中信号ＺＲＹ／ＺＢＹ＃が作動可能
になったことを示す。

【００７８】一旦エッジトリガ・モードに入れば、作動
可能／使用中情報を保持しているラッチは各々の使用中
から作動可能状態への移行の後、クリアして後続の移行
を記憶し、また出力としてピン16で提供できなければな
らない。従って時間と共にラッチは一般に繰り返しクリ
アする必要がある。エッジトリガ・モードに入れば、エ
ッジトリガ・モードラッチはビットＲＭ０１とＲＭ００
の両方を論理１値に設定することでクリアされる。ＲＭ
０１とＲＭ００がそれぞれ論理１に設定されていれば、
アプリケーション専用集積回路 321はエッジトリガ・ラ
ッチをクリアする。エッジトリガ・ラッチをクリアする
ことでラッチはマスクされないゾーン作動可能／使用中
信号ＺＲＹ／ＺＢＹ＃により使用中状態から作動可能状
態への次の移行を検出することが出来る。

【００７９】フラッシュ・メモリカード 110に最初に電
力が加えられれば、アプリケーション専用集積回路 321
とアプリケーション専用集積回路 322はビットＲＭ０１
とＲＭ００の両方を論理０状態にクリアする。これによ
りフラッシュ・メモリカード110は「論理積」モードに
入る。「エッジトリガ」モードに入るには、ホストコン
ピュータ 101は作動可能／使用中モード・レジスタ 465
にアクセスし、ビットＲＭ００に対して論理１を書込
み、ビットＲＭ０１に対して論理０を書き込む。ホスト
コンピュータ 101により実行されるソフトウエア・アル
ゴリズムによりホストコンピュータ 101はエッジトリガ
・ラッチをクリアする必要のある度にＲＭ０１を論理１
に設定し、ビットＲＭ００を論理１に設定する。本発明
の変形実施例では、カード制御ロジック 150は一旦エッ
ジトリガ・モードに入った後必要に応じてエッジトリガ
ラッチをクリアする回路を含んでいる。

【００８０】図１３はゾーン作動可能／使用中ステータ
ス・レジスタ 463のビットマップ 675を示す。ゾーン作
動可能／使用中ステータス・レジスタ 463は属性記憶面
210の16進数のアドレス4130、4132、4134に表れる。ゾ
ーン作動可能／使用中ステータス・レジスタ 463の各々
のアドレスはビット０から７を参照する。ゾーン作動可
能／使用中ステータス・レジスタ 463のゾーン作動可能
／使用中ビットは、ライン 168に表れる全てのゾーン作
動可能／使用中信号ＺＲＹ／ＺＢＹ＃（19：０）の状態
を反映する。言い替えればゾーン作動可能／使用中ステ
ータス・レジスタ 463のゾーン作動可能／使用中ビット
は、フラッシュＥＰＲＯＭ80〜99の作動可能／使用中出
力ＲＤＹ／ＢＳＹ＃280〜299の状態を反映している。

【００８１】ゾーン作動可能／使用中ステータス・レジ
スタ 463のゾーン作動可能／使用中ステータスビットが
論理１であれば、特定のフラッシュＥＰＲＯＭが作動可
能信号を送出していることを示す。ゾーン作動可能／使
用中ステータスビットが論理０であれば、特定のフラッ
シュＥＰＲＯＭがゾーン使用中信号を送出していること
を示す。ゾーン作動可能／使用中ステータス・レジスタ
463は読取り専用レジスタである。ホストコンピュータ
101は図８の表 512に述べられた読取り条件に合致する
ことでゾーン作動可能／使用中ステータス・レジスタ 4
63にアクセスすることが出来る。例えばゾーン作動可能
／使用中ステータス・レジスタ 463のアドレス4130（16
進）のビット４は、フラッシュＥＰＲＯＭ84（即ちゾー
ン４）の作動可能／使用中出力ＲＤＹ／ＢＳＹ＃ 284の
状態を示す。

【００８２】図１３のゾーン作動可能／使用中ステータ
ス・レジスタ 463は図１１のゾーン作動可能／使用中マ
スクレジスタ 461と混同してはならない。図１３のゾー
ン作動可能／使用中ステータス・レジスタ 463のゾーン
作動可能／使用中ステータスビットはマスクされたビッ
トでもマスクされないビットでもない。むしろそれらは
ゾーン作動可能／使用中信号ＺＲＹ／ＺＢＹ＃（19：
０）が図１１のゾーン作動可能／使用中マスクレジスタ
461のゾーン作動可能／使用中マスクビットにより影響
される前にそれらの信号の状態を反映するものである。
図１３に示すように、ゾーン作動可能／使用中ステータ
ス・レジスタ 463のアドレス4134（16進）のビット４〜
７は予備のビットである。

【００８３】図１４は電力制御レジスタ 459のビットマ
ップ 700を例示したものである。電力制御レジスタ 459
はフラッシュ・メモリカード 110の電力消費を管理す
る。電力制御レジスタ 459は(1) どのフラッシュＥＰＲ
ＯＭゾーンペアをアクティブモードないし待機モードに
するか、及び(2) どのフラッシュＥＰＲＯＭゾーンペア
を電力低下モードにするかの選択を可能にする。上記し
たように、フラッシュＥＰＲＯＭ80〜99の１つが電力低
下モードの時は、そのフラッシュＥＰＲＯＭが消費する
電力は待機モードないしアクティブモードにあるときに
消費する電力よりも少なくなる。電力制御レジスタ 134
の任意の指定ビットが論理１であれば、各々のゾーンペ
アをアクティブモードないし待機モードにすることが出
来る。電力制御レジスタ134の任意の指定ビットが論理
０であれば、各々のフラッシュＥＰＲＯＭゾーンペアは
電力低下モードになる。電力低下モードはフラッシュＥ
ＰＲＯＭのアクティブモードと待機モードの両方とオー
バーライドする。

【００８４】ビットマップ 700は電力制御レジスタ 459
に関するアドレス、ビット及びゾーンペアの間の相互関
係を記載している。例えばアドレス4118（16進）のビッ
ト０はフラッシュＥＰＲＯＭ80と81に対応するゾーン０
と１に指定されている。アドレス411A（16進）のビット
７〜２は予備である。電力制御レジスタ 459は読取り／
書込みレジスタである。ホストコンピュータ101は図１
８のデータアクセス真理表 512に記載された条件を満た
すことで電力制御レジスタ 459の読取り、書込みが出来
る。ホストコンピュータ 101は電力制御レジスタ 459に
書込んで電力制御レジスタ 459のビットを適切な状態に
設定することでフラッシュＥＰＲＯＭ80〜99のペアを電
力低下モードにすることが出来る。

【００８５】電力制御レジスタ 459からの出力はゾーン
19〜０に対応するビットの状態に対応する。電力制御レ
ジスタ 459の出力はアプリケーション専用集積回路 321
の制御下でライン70を通してゾーン電力低下信号ＺＰＷ
Ｓ＃（９：０）として、フラッシュＥＰＲＯＭ80〜99の
ゾーンペアに加えられる。図１５は構成ステータス・レ
ジスタ 451のビットマップ 725を示したものである。構
成ステータス・レジスタ 451はホストコンピュータ 101
が図１０の真理表512に記載された要件に従えばホスト
コンピュータ 101が書込み、読み取ることの出来る読取
り／書込みレジスタである。図１５に示すように、構成
ステータス・レジスタ 451は属性記憶面 210のアドレス
4002（16進）に位置している。構成ステータス・レジス
タ 451のビット２はフラッシュ・メモリカード 110の大
域電力低下を制御する。構成ステータス・レジスタ 451
のビット２はまたＰＷＲＤＷＮビットとも称する。ＰＷ
ＲＤＷＮビット２に対して論理１が書き込まれれば、ア
プリケーション専用集積回路 321はライン70で論理的に
低いゾーン電力低下信号ＺＰＷＤ＃（９：０）をフラッ
シュＥＰＲＯＭ80〜99の全てのゾーンペアに送り、フラ
ッシュＥＰＲＯＭ80〜99をすべて電力低下モードにす
る。ホストコンピュータ 101は図１０の表 512に記載さ
れた条件が満たされれば構成ステータス・レジスタ 451
のビット２に論理１を書き込むことが出来る。

【００８６】しかし本発明の１実施例では、ピン16の作
動可能／使用中信号ＲＤＹ／ＢＳＹ＃が使用中（即ち論
理的に低い）状態を示す間は、ホストコンピュータ 101
はフラッシュＥＰＲＯＭ80〜99を電力低下状態にすべき
ではない。アプリケーション専用集積回路 321は電力制
御レジスタ 459（図１４に示す）の内容が、大域電力低
下状態に入る前から大域電力低下状態を出るときまで保
持されるように構成される。大域電力低下状態はホスト
コンピュータ 101がＰＷＲＤＷＮビットを論理０にクリ
アしたときに出る。電力制御レジスタ 459の内容は論理
１が構成ステータス・レジスタ 451のビット２に書き込
まれたとき及び大域電力低下機能が開始されたときは変
更されない。論理０が次に構成ステータス・レジスタ 4
51のビット２に書き込まれたとき、電力制御レジスタ 4
59の内容は保持される。従って論理０が構成ステータス
・レジスタ 451のＰＷＲＤＷＮビットに書き込まれた
後、電力制御レジスタ 459の保持された内容が、どのゾ
ーンペアが電力低下モードに留まるか、あるいはアクテ
ィブモードないし待機モードに戻るかを決める。言い替
えれば、大域電力低下モードを出た後、電力制御レジス
タ459がフラッシュＥＰＲＯＭ80〜99のどのゾーンペア
を電力低下モードのままにしておくかを制御する。アプ
リケーション専用集積回路 321は大域電力低下が生じる
間、電力制御レジスタ 459の内容を確実に保存する。本
発明の１実施例では、構成ステータス・レジスタ 451の
ビット７〜３とビット１と０は論理０を記憶する。

【００８７】図１６はアドレス4104（16進）に位置する
書込み保護レジスタ 457のビットマップ 750を示すもの
である。書込み保護レジスタ 457はデータアクセスに関
してホストコンピュータ 101が図１０の表 512の要件に
合致する場合にホストコンピュータ 101により読取り、
書込みが可能になる読取り／書込みレジスタである。書
込み保護レジスタ 457は事故によるデータ破壊を防ぐ役
に立つ。本発明の１つの別の実施例では、ソフトウエア
属性ブロックが共通記憶面 145のゾーンペア０内に含ま
れている。その属性データブロックは追加のカード情報
構造（「ＣＩＳ」）情報、即ちハードワイヤードカード
情報構造 240に既に記憶されたＣＩＳ情報を超えるＣＩ
Ｓ情報を記憶するのに使用する。共通記憶面 145の属性
ブロックは属性記憶面 210と混同しないようにする。

【００８８】論理１が書込み保護レジスタ 457のアドレ
ス4104（16進）でビット０に書き込まれると、共通記憶
面 145の別の実施例の属性ブロックは書込み保護され
る。書込み保護レジスタ 457のビット０はＡＴＲＷＰビ
ットとも称する。他方、ＡＴＲＷＲが論理０ならば、共
通記憶面 145内の属性ブロックは書込み保護されない。
論理１を書込み保護レジスタ 457のビット１に書き込む
と、属性ブロック以外の共通記憶面 145の残りのブロッ
クは書込み保護される。書込み保護レジスタ 457のビッ
ト１はＣＭＷＰビットとも称する。他方、論理０を書込
み保護レジスタ457のビット１に書き込むと、共通記憶
面 145の残りのブロックは書込み保護されない。書込み
保護レジスタ 457のＣＭＷＰ及びＡＴＲＷＰビット（即
ちビット１と０）の電力オンのデフォルト状態は論理０
状態である。書込み保護レジスタ 457のビット７〜２は
将来使用するための予備である。

【００８９】図１７はアドレス4000（16進）に位置する
構成オプション・レジスタ 450のビットマップ 775であ
る。構成オプション・レジスタ 450はホストコンピュー
タ 101が図１０の表 512の要件を満たせばホストコンピ
ュータ 101により読取り、書込みが可能な読取り／書込
みレジスタである。構成オプション・レジスタ 450のビ
ット７はソフトリセットビットであり、ＳＲＥＳＥＴビ
ットとも称する。ＳＲＥＳＥＴビットに論理１を書き込
むことでフラッシュ・メモリカード 110を電力オン・デ
フォルト状態にリセットできる。従って構成オプション
・レジスタ 450はホストコンピュータ 101のソフトウエ
アにより制御できるリセットを可能にする。ＳＲＥＳＥ
Ｔビットが論理１の場合、構成オプション・レジスタ 4
50以外の構成要素管理レジスタ 111はゼロにクリアされ
る。更にＳＲＥＳＥＴビットが論理１の場合、論理的に
低いＺＰＷＤ＃（９：０）信号がフラッシュＥＰＲＯＭ
80〜99に送られ、共通記憶面 145の全てのフラッシュＥ
ＰＲＯＭを電力低下モードにする。しかし属性記憶面 2
10はＳＲＥＳＥＴビットが論理１の間、読取り可能であ
る。

【００９０】ＳＲＥＳＥＴビットは(1) 共通記憶面 145
に書込み、(2) 構成オプション・レジスタ 450以外の構
成要素管理レジスタ 111に書き込むには、論理０にクリ
アしなければならない。ＳＲＥＳＥＴビットはシステム
リセット・サイクルの電力オン・リセットサイクルの最
後に論理０にクリアする。構成オプション・レジスタ 4
50のビット６〜０はすべて論理０である。

【００９１】図１８はアドレス4100（16進）に位置する
カードステータス・レジスタ 455のビットマップ 800で
ある。カードステータス・レジスタ 455は書込みが出来
ない読取り専用レジスタである。カードステータス・レ
ジスタ 455は図１０の表 512の要件が満たされればホス
トコンピュータ 101により読み取ることが出来る。構成
オプション・レジスタ 450のビット０はフラッシュ・メ
モリカード 110に対して作動可能／使用中出力ＲＤＹ／
ＢＳＹ＃の状態を報告する。従って構成オプション・レ
ジスタ 450のビット０はフラッシュ・メモリカード 110
のピン16の状態を反映する。

【００９２】カードステータス・レジスタ 455のビット
１はフラッシュ・メモリカード 110の書込み保護スィッ
チ 116の状態を報告する。従ってビット１はフラッシュ
・メモリカード 110の出力ピン33の状態を反映する。カ
ードステータス・レジスタ 455のビット２は書込み保護
レジスタ 457のＡＴＲＷＰビットの状態を報告する。カ
ードステータス・レジスタ 455のビット３は構成・ステ
ータス・レジスタ 451のＰＷＲＤＷＮビットの状態を報
告する。カードステータス・レジスタ 455のビット４は
書込み保護レジスタ 457のＣＭＷＰビットの状態を報告
する。カードステータス・レジスタ 455のビット５は構
成オプション・レジスタ 450のＳＲＥＳＥＴビットの状
態を報告する。カードステータス・レジスタ 455のビッ
ト６は任意のゾーン電力低下ビットＡＮＹＺＰＷＤであ
る。ＡＮＹＺＰＷＤビットの状態は共通記憶面 145のフ
ラッシュＥＰＲＯＭゾーンのいずれかのペアが電力低下
状態にあるかどうかを示す。カードステータス・レジス
タ 455のビット７は任意のゾーンマスクビットＡＮＹＺ
ＭＳＫである。ＡＮＹＺＭＳＫビットは共通記憶面 145
のいずれかのフラッシュＥＰＲＯＭがそのゾーン作動可
能／使用中ＺＲＹ／ＺＢＹ＃出力信号がマスクされてい
るかどうかを示す。

【００９３】図９〜１８に関して、電力制御レジスタ 4
59の個々のビットは個々のフラッシュＥＰＲＯＭを制御
し、アクティブ及び電力低下素子のどの様な組合せも可
能にしていることが分かる。従っていくつかのフラッシ
ュＥＰＲＯＭグループを他の全てのフラッシュＥＰＲＯ
Ｍが電力低下モードにある間に異なる同時読取り、書込
み、消去操作について使用可能にすることが出来る。ゾ
ーン作動可能／使用中マスクレジスタ 461と作動可能／
使用中モード・レジスタ 465は個々の素子に対する作動
可能／使用中のマスク化を提供する。フラッシュＥＰＲ
ＯＭ作動可能／使用中出力の任意のグループ化をホスト
コンピュータ101に提供して任意のサイズの消去ないし
書込み操作のグループ化を記録出来る。グループ化の例
として性能を向上するための複数フラッシュＥＰＲＯＭ
インターリーブ書込みがある。

【００９４】作動可能／使用中マスク化モード（即ち
「論理積」及び「エッジトリガ」）により操作タイプ特
に消去対書込みに関して、フラッシュＥＰＲＯＭないし
フラッシュＥＰＲＯＭグループ化の分離が可能になる。
影響を受けるフラッシュＥＰＲＯＭからの書込み関連作
動可能／使用中信号をマスクすることで、消去する素子
を含んだ大きな素子グループでその作動可能／使用中出
力信号が論理和で拘束されている場合よりも速く作動す
ることが出来る。論理和で拘束された状況では、消去操
作が長いと速い書込み作動可能／使用中タイミング間隔
にオーバーライドすることになる。

【００９５】インターリーブないし機能タイブ分離に加
えて、作動可能／使用中マスク化モードによりフラッシ
ュＥＰＲＯＭないしフラッシュＥＰＲＯＭグループの分
離をその個々の消去ないし書込み性能の違いに関して分
離することが出来る。これによりフラッシュＥＰＲＯＭ
とフラッシュＥＰＲＯＭの性能差が審査されていないあ
るいは積極的に管理されていない場合にフラッシュＥＰ
ＲＯＭのグループ化が可能になる。例えばフラッシュＥ
ＰＲＯＭが異なる製作ロットから来る場合には性能差が
ある。積極的な管理がないということは、フラッシュＥ
ＰＲＯＭのブロックとブロックの消去／書込みサイクル
がフラッシュ・メモリカードファイル構造により均一に
保たれていないことを意味する。複数フラッシュＥＰＲ
ＯＭ書込み操作で速く消去あるいは書き込む素子を遅い
ものから分離する機能は全体的なシステム性能を最大に
するのに使用することが出来る。

【００９６】本発明の変形実施例では、電力制御レジス
タ 459とゾーン作動可能／使用中マスクレジスタ 461は
大きさが変化する。その変形実施例では、素子ペアない
し任意の素子グループ化を制御するビットを有してい
る。必要なビット数はフラッシュ・メモリカード 110内
のフラッシュＥＰＲＯＭの合計数に関係してそのような
制御グループの合計数により変化する。他の変形実施例
では、ゾーン作動可能／使用中マスクレジスタ 461、作
動可能／使用中モード・レジスタ 465、電力制御レジス
タ 459の機能を組み合わせて進行中の消去ないし書込み
操作を完了するため自動的な覚醒ないし自動待機を提供
する。自動覚醒とは電力制御レジスタ 459をリセットし
てアクティブにすることを意味する。進行中の消去ない
し書込み操作を完了するための自動待機は、フラッシュ
ＥＰＲＯＭの作動可能／使用中ステータスをモニタする
という意味を含んでいる。その変形実施例では、適切な
システム作動可能／待機出力を生成して、ホストコンピ
ュータ 101のバス読取りないし書込みサイクルを同期化
することが出来る。

【００９７】図１９は全ゾーンチップ可動化レジスタ 4
67に関したビットマップ 801を示したものである。この
全ゾーンチップ可動化レジスタ 467は書込み専用レジス
タである。本発明の１実施例に関しては、全ゾーンチッ
プ可動化レジスタ 467はデータビットを読み取ることの
出来る実際の物理的な「レジスタ」としては存在しな
い。その代わり、全ゾーンチップ可動化「レジスタ」 4
67はアプリケーション専用集積回路 321内の論理回路と
ラッチからなる。その全ゾーンチップ可動化回路は、書
き込む（しかし読み取ることはできない）レジスタをエ
ミュレートしている。従って全ゾーンチップ可動化レジ
スタ 467はまた全ゾーンチップ可動化回路 467とも称す
る。

【００９８】全ゾーンチップ可動化回路 467は、フラッ
シュメモリチップ80〜99の各々に同時にライン74を通し
て送られる論理的に低いＺＣＥ＃（19：０）信号を生成
する全ゾーンチップ可動化モード信号を生成するのに使
用することが出来る。同時の論理的に低いＺＣＥ＃（1
9：０）信号はまた、各々のフラッシュＥＰＲＯＭ80〜9
9を同時にアクティブモードにする。この状態は全ゾー
ンチップ可動化モードと称する。フラッシュＥＰＲＯＭ
80〜99を同時にアクティブモードにすることで、利用者
はフラッシュＥＰＲＯＭ80〜99を同時に書込みあるいは
消去することが出来る。言い替えれば全ゾーンチップ可
動化レジスタ 467によりホストコンピュータ 101の利用
者はフラッシュＥＰＲＯＭ80〜99を同時に並列的に書込
みないし消去できる。フラッシュＥＰＲＯＭ80〜99を同
時にアクティブモードにすることで、フラッシュＥＰＲ
ＯＭ80〜99の比較的速い消去及びプログラミングが可能
になる。フラッシュＥＰＲＯＭ80〜99の消去が比較的速
いということは、例えば新しいデータを受け取るために
以前のデータを除去するのに重要になることがある。ま
たフラッシュＥＰＲＯＭ80〜99の消去とプログラミング
が比較的速くなることは、例えばフラッシュ・メモリカ
ード 110のフラッシュＥＰＲＯＭ80〜99のテストで重要
になることがある。

【００９９】フラッシュＥＰＲＯＭ80〜99の各々は個々
に消去あるいはプログラムできる16の分離したブロック
を有している。全ゾーンチップ可動化回路 467が論理的
に高い全チップ可動化モード信号を送出すると、フラッ
シュＥＰＲＯＭ80〜99に送られたその論理的に低いＺＣ
Ｅ＃信号がフラッシュＥＰＲＯＭ80〜99をアクティブモ
ードにするならば、フラッシュＥＰＲＯＭ80〜99の各々
の特定のブロックを同時に消去ないし書込み出来る。書
き込まれたないし消去された特定ブロックは、フラッシ
ュＥＰＲＯＭ80〜99内の相当するブロックからなる。例
えば利用者が全ゾーンチップ可動化回路 467を利用して
フラッシュＥＰＲＯＭ80〜99を同時にアクティブモード
にすると、利用者は次にフラッシュＥＰＲＯＭ80〜99の
各々の最初のブロックを同時に消去することを選択する
ことが出来る。全てのフラッシュＥＰＲＯＭ80〜99を完
全に消去するには、利用者は第２のブロック、第３のブ
ロックなどとフラッシュＥＰＲＯＭ80〜99の各々の全て
の16ブロックが消去されるまで消去する。

【０１００】全ゾーンチップ可動化回路 467に論理的に
高い全ゾーンチップ可動化モード信号を生成させるに
は、利用者は以下の２つの書込み操作を順次に適切な順
番で行う必要がある。最初に利用者はＤ２（16進）（即
ち11010010バイナリ）からなるデータをアプリケーショ
ン専用集積回路 321の属性記憶面 210のアドレス41ＦＥ
（16進）に書込み、次に４Ｂ（16進）（即ち01001011バ
イナリ）からなるデータを属性記憶面 210のアドレス41
ＦＣ（16進）に書き込む。図１９のビットマップ801は
アドレス41ＦＥ（16進）のデータＤ２（16進）とアドレ
ス41ＦＣ（16進）のデータ４Ｂ（16進）を示している。
上記の２つの書込み操作を順次に行うと、全ゾーンチッ
プ可動化回路 467は論理的に高い全ゾーンチップ可動化
モード信号ＩＡＺＣＥを生成する。論理的に高いＩＡＺ
ＣＥ信号は変換して次にアプリケーション専用集積回路
321からアプリケーション専用集積回路 322にライン 3
41で論理的に低いＡＺＣＥ信号として送る。アプリケー
ション専用集積回路 322内の論理回路は次に各々のフラ
ッシュＥＰＲＯＭ80〜99に同時に送る論理的に低いチッ
プ可動化ＺＣＥ＃（19：０）信号を生成する。

【０１０１】全ゾーンチップ可動化モードに入るために
２つのアドレスに書き込む２段階のシーケンスは、全ゾ
ーンチップ可動化モードが不注意に入れられないように
する役に立つ。全ゾーンチップ可動化回路 467は「クリ
ア」機能を有している。利用者が属性記憶面 210のアド
レス41ＦＥ（16進）にＤ２（16進）を書き込むと、ある
いは全ゾーンチップ可動化モードになれば、次に利用者
がＢＤ（16進）（即ち10111101バイナリ）を属性記憶面
210のアドレス41ＦＣ（16進）に書き込むと全ゾーンチ
ップ可動化回路 467をクリアすることが出来る。全ゾー
ンチップ可動化回路 467をクリアするということは、Ｄ
２（16進）を再びアドレス41ＦＥ（16進）に書込み、４
Ｂ（16進）をアドレス41ＦＣ（16進）に書き込んで全ゾ
ーンチップ可動化回路 467が全ゾーンチップ可動化モー
ドをトリガしなければならないことを意味する。

【０１０２】本発明の１実施例では、過剰な電力消費を
避けるため、電力低下モードを全ゾーンチップ可動化モ
ードと共に使用することが出来る。電力低下モードはフ
ラッシュＥＰＲＯＭ80〜99のいずれのフラッシュＥＰＲ
ＯＭのアクティブモードや待機モードともオーバーライ
ドする。従って全ゾーンチップ可動化回路 467により論
理的に低いＺＣＥ＃（19：０）信号が各々のフラッシュ
ＥＰＲＯＭ80〜99に同時に送られても、フラッシュＥＰ
ＲＯＭ80〜99の特定のフラッシュＥＰＲＯＭに送られた
論理的に低い電力低下信号ＰＷＤ＃によりそのフラッシ
ュＥＰＲＯＭは電力低下モードになることになる。電力
低下モードのそのフラッシュＥＰＲＯＭは消去あるいは
書き込むことはできない。なお１つ以上のフラッシュＥ
ＰＲＯＭを電力低下モードにすることが出来ることが分
かる。

【０１０３】例えば、全てのフラッシュＥＰＲＯＭ80〜
99の消去により生じる高電力の引出しは、消去を２つの
部分で行うことにより回避することが出来る。全ゾーン
チップ可動化回路 467は全てのフラッシュＥＰＲＯＭ80
〜99をアクティブモードにするのに使用出来る。次に電
力制御レジスタ 459を用いてフラッシュＥＰＲＯＭ80〜
99の半分を電力低下モードにすることが出来る。電力低
下モードでないフラッシュＥＰＲＯＭ（即ちフラッシュ
ＥＰＲＯＭの半分）をそこで消去できる。次にフラッシ
ュＥＰＲＯＭの他の半分をフラッシュＥＰＲＯＭの残り
の半分を電力低下モードから取り出してアクティブモー
ドにしている間に（電力制御レジスタ 459を通して）電
力低下モードにすることが出来る。そして電力低下モー
ドでないフラッシュＥＰＲＯＭ（即ちフラッシュＥＰＲ
ＯＭ80〜99の半分）を次に消去できる。

【０１０４】図２０〜図３４は、カード制御ロジック 1
50の様々な回路を例示したものである。それらの図で
は、接頭字「Ｉ」と接頭字「Ｒ」はカード制御ロジック
150内部の信号のバージョンを示す。図の「ＩＮ」とい
う語は入力を示し、「ＯＵＴ」という語は出力を示す。
「＃」の記号は「バー」ないし「Ｂ」信号、即ち低アク
ティブ信号を示す。図２０〜２３はカード制御ロジック
150のアプリケーション専用集積回路 321のブロック図
を構成している。アプリケーション専用集積回路 321は
属性記憶面210を内蔵しており、属性記憶面 210は構成
要素管理レジスタ 111とハードワイヤードカード情報構
造 240を内蔵している。アプリケーション専用集積回路
321のマスタ内部制御回路 825は入力として次の信号を
受け取る。即ちカード可動化ＣＥ１＃、カード可動化Ｃ
Ｅ２＃、書込み保護ＷＰ、書込み可動化ＷＥ＃、出力可
動化入力ＯＥ＃、アドレスビットＡ０（ホストコンピュ
ータ 101から）、制御入力ＡＶ０、制御入力ＡＶ１であ
る。

【０１０５】制御入力ＡＶ０とＡＶ１はアプリケーショ
ン専用集積回路 322からライン 338と 336上で受け取
る。モードビットＡＶ０とＡＶ１の合成バイナリ状態は
アプリケーション専用集積回路 321が４つのモードの１
つに入るためのアプリケーション専用集積回路 321への
信号である。４つのモードとは次のものである。即ち
(1) 共通記憶面 145内のオプションの属性ブロックにア
クセスすること、(2) 属性記憶面 210内のハードワイヤ
ードカード情報構造 240にアクセスすること、(3)共通
記憶面 145マイナス共通記憶面 145内のオプションの属
性ブロックにアクセスすること、(4) 属性記憶面 210の
構成要素管理レジスタ 111にアクセスすることである。

【０１０６】モードビットＡＶ０とＡＶ１はフラッシュ
・メモリカード 110に対するアドレス入力Ａ（24：０）
とＲＥＧ＃入力に基づいてアプリケーション専用集積回
路 322により生成される。アプリケーション専用集積回
路 321はモードビットＡＶ０とＡＶ１をアドレス入力Ａ
（８：０）と共に使用して中でも属性記憶面 210にアク
セスする。マスタ内部制御回路 825はアプリケーション
専用集積回路 321の全体的な制御を提供する。マスタ内
部制御回路 825は、例えばアプリケーション専用集積回
路321を通過するデータのタイミングと流れを制御し、
またゾーン書込み可動化信号ＺＷＥ＃とゾーン出力可動
化ＺＯＥ＃をそれぞれライン164と166で出力する。マス
タ内部制御回路 825はまたスレーブ内部制御回路 826を
制御する。スレーブ内部制御回路 826は、アプリケーシ
ョン専用集積回路 321の追加制御機能を行う。

【０１０７】データビットＤＱ（15：０）はバス・ドラ
イバ・インターフェイス 830を通してスレーブ内部制御
回路 826に接続する。バス・ドライバ・インターフェイ
ス 830はホストコンピュータ 101とスレーブ内部制御回
路 826の間のインターフェイスである。バス・ドライバ
・インターフェイス 830はライン 301上でのデータの流
れの方向を制御する。データバス・ドライバ・インター
フェイス 831はスレーブ内部制御回路 826と共通記憶面
145の間のインターフェイスで、データビットＤＱ（1
5：０）の流れの方向を制御する。

【０１０８】入力ラッチ 850は様々な信号をラッチする
ことで電力を節約する。入力ラッチ850はアドレスビッ
トＡ８〜Ａ０をラッチする。入力ラッチ 850はまた信号
ＩＡＶ１、ＩＡＶ０、ＩＡ０、ＣＥ１＃、ＣＥ２＃をラ
ッチする。入力ラッチ 850からの出力は属性記憶面 210
に加える。属性記憶面 210はまた入力として(1) カード
速度ジャンパＩＢ０の状態、(2)ジャンパＳ２、Ｓ１の
状態、(3) アプリケーション専用集積回路 322から送ら
れたＩＲＳＴ21リセット信号、(4) 書込み可動化信号Ｒ
ＷＥ＃を受け取る。

【０１０９】読取り可動化ラッチ 852は出力可動化信号
ＲＯＥ＃をラッチし、次にラッチした信号を信号ＲＥＡ
ＤＬＡＴとして属性記憶面 210の入力に与える。アプリ
ケーション専用集積回路 321はまた入力としてゾーン作
動可能／使用中ゲート化回路 875を通して共通記憶面 1
45からゾーン作動可能／使用中信号ＺＲＹ／ＺＢＹ＃
（19：０）を受け取る。属性記憶面 210からの出力に
は、(1) ライン70のゾーン電力低下信号ＺＰＷＤ＃
（９：０）、(2) ピン16のフラッシュ・メモリカード作
動可能／使用中出力ＲＤＹ／ＢＳＹ＃、(3) ライン 342
のＩＲＳＴ12リセット信号がある。ＩＲＳＴ12信号はア
プリケーション専用集積回路 322に送る。属性記憶面 2
10はまた出力としてゾーン存在信号ＺＰ（１：９）とＺ
Ｐ（１：９）＃を提供する。ゾーン存在信号ＺＰ（１：
９）とＺＰ（１：９）＃はフラッシュＥＰＲＯＭメモリ
ゾーンが存在するかどうかを示すのに使用する制御信号
であり、カードサイズ・ジャンパＩＳ２、ＩＳ１、ＩＳ
０を調べた結果として生成される。

【０１１０】ゾーン存在信号の目的は、ソフトウエアの
複雑性を削減し、フラッシュ・メモリカード 110の電力
要件を削減することである。ゾーン存在信号ＺＰ（１：
９）により共通記憶面 145の大きさの点から存在すると
予期される信号のみが特定のゲートを通過できる。例え
ば本発明の１実施例で、共通記憶面 145が２つのフラッ
シュＥＰＲＯＭ（20個のフラッシュＥＰＲＯＭの代わり
に）しか持っていなければ、それら２つのフラッシュＥ
ＰＲＯＭに出入りする信号はアプリケーション専用集積
回路 321とアプリケーション専用集積回路 322の様々な
回路に加えられる。しかし、フラッシュ・メモリカード
110には他にフラッシュＥＰＲＯＭは存在しないので、
ゾーン存在制御信号ＺＰ（１：９）とＺＰ（１：９）＃
は、ゲートに制御信号を出してそれら２つのフラッシュ
ＥＰＲＯＭ以外の他のフラッシュＥＰＲＯＭに関するア
プリケーション専用集積回路 321とアプリケーション専
用集積回路 322内の信号の送受信を防ぐ。

【０１１１】ゾーン存在信号ＺＰ（１：９）は例えばゾ
ーン作動可能／使用中ゲート化回路875のゲートに加え
る。ゾーン作動可能／使用中ゲート化回路 875は、カー
ドサイズジャンパＩＳ２、ＩＳ１、ＩＳ０で反映された
共通記憶面 145内のフラッシュＥＰＲＯＭの数の点か
ら、共通記憶面 145に受け入れられるゾーン作動可能／
使用中信号ＺＲＹ／ＺＢＹ＃（19：０）のみをゲートす
る。ゾーン作動可能／使用中ゲート化回路 875から出力
として送られたゾーン作動可能／使用中信号は属性記憶
面 210に入力として加えられる。

【０１１２】図２４〜図２６は属性記憶面 210のブロッ
ク図からなる。属性記憶面 210は構成オプション・レジ
スタ 450、構成ステータス・レジスタ 451、ソケット・
コピー・レジスタ 453、書込み保護レジスタ 457、電力
制御レジスタ 459、ゾーン作動可能／使用中マスクレジ
スタ 461、作動可能／使用中モード・レジスタ 465、全
ゾーンチップ可動化論理回路及びハードワイヤードカー
ド情報構造 240を含んでいる。

【０１１３】信号ＩＣＥ２＃、ＩＣＥ１＃、ＩＲＡＶ
１、ＩＲＡＶ０は入力としてレジスタ選択回路 890に加
える。アドレスビットＲＡ［０：８］も入力としてレジ
スタ選択回路 890に加える。レジスタ選択回路 890への
入力は電力を節約するため、不必要な状態移行を避ける
ためにラッチする。それらの入力の特定状態に基づい
て、レジスタ選択回路 890は入力としてレジスタ・デー
タ出力マルチプレクサ 914に加える以下のレジスタ選択
制御信号を生成する。即ちＲＳＣ０、ＲＳＣＡＳ、ＲＳ
ＳＡＣ、ＲＳＣＳ、ＲＳＰＣ０、ＲＳＰＣ１、ＲＳＢＭ
０、ＲＳＢＭ１、ＲＳＢＭＺ、ＲＳＢＳ０、ＲＳＢＳ
１、ＲＳＢＳ２、ＲＳＲＭ、ＲＳＡＺ１、ＲＳＡＺ０、
ＲＳＥＣＩＳ、ＲＳ０ＺＯＮＬである。

【０１１４】レジスタデータ出力マルチプレクサ 914は
また構成要素管理レジスタ 111とハードワイヤードカー
ド情報構造 240からデータ出力を受け取る。レジスタ選
択回路 890から送られるレジスタ選択制御信号の状態に
より、レジスタデータ出力マルチプレクサ 914は構成要
素管理レジスタ 111とハードワイヤードカード情報構造
240からのどのデータ出力をホストコンピュータ 101が
受け取るデータビットＤＱ（７：０）としてライン 301
に配設するかを判定する。要するにレジスタ選択回路 8
90とレジスタデータ出力マルチプレクサ 914は図９に示
すメモリマップ430と432に従って属性記憶面 210のアド
レス指定を可能にする。

【０１１５】レジスタ書込み制御ロジック 910は属性記
憶面 210内の位置に対して書込み操作が可能かどうかを
判定する回路である。レジスタ書込み制御ロジック 910
は入力としてレジスタ選択回路 890により生成されたレ
ジスタ選択信号ＲＳＣ０、ＲＳＣＡＳ、ＲＳＷＰ、ＲＳ
ＰＣ０、ＲＳＰＣ１、ＲＳＲＢＭ０、ＲＳＲＭＢ１、Ｒ
ＳＲＢＭ２、ＲＳＲＭを受け取る。レジスタ書込み制御
ロジック 910はまた入力としてＲＷＥ＃信号を受け取
る。レジスタ書込み制御ロジック 910は図１０のデータ
アクセスモード真理表 500に従って作動する。レジスタ
書込み制御ロジック 910は図２１、２２に示されている
読取り／書込みレジスタ461、465、459、451、457、450
を制御する回路及び全ゾーンカード可動化ＣＥ＃論理回
路 885に送られる書込み可動化出力ＲＳＷＥＣ０＃、Ｒ
ＳＷＥＣＡＳ＃、ＲＳＷＥＷＰ＃、ＲＳＷＥＰＣＯ＃、
ＲＳＷＥＰＣ１＃、ＲＳＷＥＲＢ０＃、ＲＳＷＥＲＢ１
＃、ＲＳＷＥＲＢ２＃、ＲＳＷＥＲＭ＃、ＲＳＷＥＤ＃
を生成する。

【０１１６】属性記憶面 210はゾーン存在回路 901を含
んでいる。上述したように、ゾーン存在回路 901はアプ
リケーション専用集積回路 321とアプリケーション専用
集積回路 322内で共通記憶面 145のサイズに関して信号
が存在すべきかどうかを示すゾーン存在信号ＺＰ（１：
９）とＺＰ（１：９）＃を生成する。ゾーン存在回路90
1はカードサイズ・ジャンパＩＳ２、ＩＳ１、ＩＳ０を
見て共通記憶面 145のサイズを判定する。フラッシュ・
メモリカード 110が実際に構成されるときに、共通記憶
面 145内に実際に存在しないフラッシュＥＰＲＯＭをカ
ード制御ロジック 150は処理しなくてもよいので、ゾー
ン存在回路 901はソフトウエアの複雑性を削減する役に
立つ。従ってゾーン存在回路 901はフラッシュ・メモリ
カード 110のカード制御ロジック 150を自動的に構成す
るメカニズムを提供する。

【０１１７】属性記憶面 210は作動可能／使用中ラッチ
905を含んでいる。作動可能／使用中ラッチ 905は入力
としてゾーン作動可能／使用中信号ＩＺＲＢ（０：1
9）、レジスタ選択信号ＲＳＲＢＳ２、ＲＳＲＢＳ１、
ＲＳＲＢＳ０、信号ＩＲＳＴ及びＲＥＡＤＬＡＴＩＮを
受け取る。作動可能／使用中ラッチ 905はホストコンピ
ュータ 101が現在属性記憶面 210から読み取っていると
きに作動可能／使用中の移行を避ける役に立つ。また読
取りサイクル中に属性記憶面 210から新しいデータが来
るのを防ぐ役割をする。作動可能／使用中ラッチ 905は
ゾーン作動可能／使用中マスクレジスタ 461に対してラ
ッチ化ゾーン作動可能／使用中信号ＬＺＲＢ（０：19）
を出す。

【０１１８】全ゾーンチップ可動化（「ＣＥ＃」）論理
回路 467は全てのフラッシュＥＰＲＯＭ80〜99に同時に
送るチップ可動化信号を生成する。全ゾーンチップ可動
化回路 467はまた比較的速い消去と速いプログラミング
・テストを可能にする。全ゾーンチップ可動化回路 467
については以下に詳述する。作動可能／使用中ラッチ 9
12は入力としてＺＲＹ／ＺＢＹ＃ゾーン作動可能／使用
中マスクレジスタ 461からのＩＲＤＹ／ＢＳＹ出力のＩ
ＲＳＴ信号、ＲＥＡＤＬＡＴ信号、ＲＳＣＳ信号を受け
取る。作動可能／使用中ラッチ 912はまたそれらの入力
の状態に基づいてラッチ化信号のＬＲＤＹ／ＢＳＹを生
成する。ラッチした信号ＬＲＤＹ／ＢＳＹは次に入力と
してレジスタデータ出力マルチプレクサ 914に加えら
れ、利用者が属性記憶面 210のアドレス4100（16進）を
選択した場合にカードステータス・レジスタ 455のビッ
ト０として機能する。

【０１１９】本発明の１実施例では、カードステータス
・レジスタ 455は実際の物理的なレジスタとしては存在
しない。その代わり、レジスタ選択回路 890とレジスタ
データ出力マルチプレクサ 914は共に図１８のメモリマ
ップ 800の要件に従ってカードステータス・レジスタ 4
55をエミュレートする。レジスタ選択回路 890が適切な
ＩＣＥ２＃、ＩＣＥ１＃、ＩＲＡＶ１、ＩＲＡＶ０、Ｒ
Ａ（０：８）入力を受信して属性記憶面 210の位置4100
（16進）がアドレスされていることを示す場合、レジス
タ選択回路 890はレジスタ選択信号ＲＳＣＳをレジスタ
データ出力マルチプレクサ 914に送る。図１８のビット
マップ 800に従って、アドレス4100（16進）が選ばれれ
ば、レジスタデータ出力マルチプレクサ 914はＡＮＹＺ
ＭＳＫ、ＡＮＹＺＰＷＤ、ＳＲＥＳＥＴ、ＣＭＷＰ、Ｐ
ＷＲＤＷＮ、ＡＴＲＷＰ、ＷＰ、ＲＤＹ／ＢＳＹ＃信号
をライン 301に配設してホストコンピュータ 101にデー
タビットＤＱ（７：０）として送る。

【０１２０】本発明の１実施例では、ゾーン作動可能／
使用中ステータス・レジスタ 463は実際の物理的なレジ
スタとしては存在しない。その代わりレジスタ選択回路
890とレジスタデータ出力マルチプレクサ 914は共に図
１３のメモリマップ 675の要件に従ってゾーン作動可能
／使用中ステータス・レジスタ 463をエミュレートす
る。レジスタ選択回路 890が適切なＩＣＥ２＃、ＩＣＥ
１＃、ＩＲＡＶ１、ＩＲＡＶ０、ＲＡ（０：８）入力を
受信して属性記憶面 210の「位置」4130（16進）、4132
（16進）、4134（16進）がアドレスされていることを示
す場合、レジスタ選択回路 890はレジスタ選択信号ＲＳ
ＲＢＳ０、ＲＳＲＢＳ１ないしＲＳＲＢＳ２をレジスタ
データ出力マルチプレクサ 914に送る。図１３のビット
マップ 657に従ってアドレス4130（16進）が選ばれれ
ば、レジスタデータ出力マルチプレクサ 914はゾーン作
動可能／使用中ビットＺＤＹ／ＢＹ＃（７：０）をライ
ン 301に配設してホストコンピュータ 101にデータビッ
トＤＱ（７：０）として送る。アドレス4132（16進）が
選ばれれば、レジスタデータ出力マルチプレクサ 914は
ゾーン作動可能／使用中ビットＺＲＹ／ＺＢＹ＃（15：
８）をライン 301に配設してホストコンピュータ 101に
データビットＤＱ（７：０）として送る。しかしアドレ
ス4134（16進）が選ばれれば、レジスタデータ出力マル
チプレクサ 914はゾーン作動可能／使用中ビットＺＲＹ
／ＺＢＹ＃（19：16）をライン 301に配設してホストコ
ンピュータ 101にデータビットＤＱ（３：０）として送
る。

【０１２１】図２７はフラッシュ・メモリカード 110内
に存在しないフラッシュＥＰＲＯＭに関する信号の送受
信を避けるため、カード制御ロジック 150内の他の信号
をゲートするのに使用するゾーン存在信号ＺＰ（１：
９）とＺＰ（１：９）＃を生成するゾーン存在回路 901
の回路図である。ゾーン存在回路 901は入力としてライ
ン362でカードサイズジャンパＩＳ２で、ライン 361で
ジャンパＩＳ１を、ライン 360でジャンパＩＳ０を受け
取る。ゾーン存在回路 901は出力としてゾーン存在信号
ＺＰ（１：９）とＺＰ（１：９）＃（非存在）を出す。

【０１２２】図２８〜３０はゾーン作動可能／使用中マ
スクレジスタ 461の回路図である。ゾーン作動可能／使
用中マスクレジスタ 461は入力としてラッチ化ゾーン作
動可能／使用中信号ＬＺＲＢ＃（19：０）を受け取る。
ゾーン作動可能／使用中マスクレジスタ 461はまた作動
可能／使用中モード・レジスタ 465からモードビットＲ
Ｍ０（０：１）（これらはまたＲＭ０１、ＲＭ００とも
称する）を受け取る。ビットＲＭ０１とＲＭ００は論理
回路 959とエッジトリガ・モードラッチ 960に加えられ
る。エッジトリガ・モードラッチ 960は上記の「エッジ
トリガ」モード中に使用する。論理回路 959は「エッジ
トリガ」モードないし「論理積」モードに入るかどうか
の決定に使用する。

【０１２３】ゾーン作動可能／使用中マスクレジスタ 4
61はまた入力として低アクティブ・ゾーン存在信号ＺＰ
（１：９）＃を受け取る。図２７に示すように、論理回
路を用いてゾーン存在信号ＺＰ（１：９）とラッチ化ゾ
ーン作動可能／ゾーン使用中信号ＬＺＲＢ（19：０）を
ゲートする。データビットＤＱ（０：７）は作動可能／
使用中マスクビットＲＢＭ０〜ＲＢＭ19（集合的にマス
クビットＲＢＭ（０：19）と称する）を生成するために
入力としてラッチ 971〜975に加える。ラッチ971〜975
のマスクビットＲＢＭ（０：19）出力は次に、(1) 回路
461は「論理積」モードにある、(2) 回路 461は「エッ
ジトリガ」モードにある、(3) 共通記憶面 145に存在す
るフラッシュＥＰＲＯＭの数に依存する必要論理を行う
図２８〜３０に示す論理回路に加えられる。ゾーン作動
可能／使用中マスクレジスタ 461はピン16を通してフラ
ッシュ・メモリカード 110からホストコンピュータ 101
に送られる作動可能／使用中出力ＲＤＹ／ＢＳＹ＃を提
供する。

【０１２４】図３１は作動可能／使用中モード・レジス
タ 465の回路を示したものである。作動可能／使用中モ
ード・レジスタ 465のビット０は、ラッチ 480に記憶
し、ビット１はラッチ 481に記憶する。作動可能／使用
中モード・レジスタ 465のビット２〜７は予備である。

【０１２５】図３２〜３４は構成要素管理レジスタ 111
の電力制御レジスタ 459の回路を示したものである。フ
リップフロップ991〜994を使用してゾーンペアに関する
電力制御ビットを記憶する。ライン 996上の出力信号Ｘ
ＡＮＹＺＰＷＤはゾーンが電力低下されていることを示
す。このＸＡＮＹＺＰＷＤ信号はレジスタデータ出力マ
ルチプレクサ 914に送られ、カードステータス・レジス
タ 455のビットとして機能する。ライン 998の出力信号
ＸＰＷＲＤＷＮは全てのフラッシュＥＰＲＯＭ80〜99が
電力低下されていることを示す。ライン 998上のＸＰＷ
ＲＤＷＮ信号はレジスタデータ出力マルチプレクサ 914
に行ってカードステータス・レジスタ 455のビットとし
て機能する。ゾーン存在信号ＺＰ（１：９）とＺＰ
（１：９）＃は電力制御レジスタ 459内の組合せロジッ
クをゲートして電力消費を最小にするために用いる。

【０１２６】図３５は全ゾーンチップ可動化論理回路 4
67の回路図である。全ゾーンチップ可動化論理回路 467
は、フラッシュＥＰＲＯＭ80〜99の各々が同時にアクテ
ィブモードに入れられる全ゾーンチップ可動化モードに
入るために使用する。全ての全ゾーンチップ可動化回路
467に適切な信号を送出させてフラッシュＥＰＲＯＭ80
〜99を同時にアクティブモードにするには、利用者は以
下の２つの書込み操作を順次に適切な順番で行う必要が
ある。

【０１２７】最初に利用者はＤ２（16進）（即ちバイナ
リ11010010）からなるデータを属性記憶面 210のアドレ
ス41ＦＥ（16進）に書かなければならない。レジスタ選
択回路 890が適切なＩＣＥ２＃、ＩＣＥ１＃、ＩＲＡＶ
１、ＡＲＡＶ０、ＲＡ（０：８）入力を受けて属性記憶
面 210のその位置41ＦＥ（16進）がアドレスされている
ことを示す場合、レジスタ選択回路 890はレジスタ選択
信号ＲＳＡＺ０を全ゾーンチップ可動化回路 467に送出
する。図３５に示す全ゾーンＣＥ＃回路 467の論理回路
1501、1503、1505はデータバスＲＤＩ（０：７）のデー
タを解読する。データＤ２（16進）がデータバスＲＤＩ
（０：７）に表れれば、論理回路1501はＤＥＥＴＷＯ信
号を回路 885に送る。データＤ２（16進）がアドレス41
ＦＥ（16進）に送られればラッチ1512は論理的に高く設
定される。

【０１２８】全ゾーンチップ可動化モードに入るには、
利用者は次に４Ｂ（16進）を含むデータを属性記憶面 2
10のアドレス41ＦＣ（16進）に書き込まなければならな
い。レジスタ選択回路 890が適切なＩＣＥ２＃、ＩＣＥ
１＃、ＩＲＡＶ１、ＡＲＡＶ０、ＲＡ（０：８）入力を
受けて属性記憶面 210の位置41ＦＥ（16進）がアドレス
されていることを示す場合、レジスタ選択回路 890はレ
ジスタ選択信号ＲＳＡＺ１を全ゾーンチップ可動化回路
467に送出する。データ４Ｂ（16進）がデータバスＲＤ
Ｉ（０：７）に表れれば、論理回路1503はＦＯＵＲＢＥ
Ｅ信号を回路 885に送る。データ４Ｂ（16進）がアドレ
ス41ＦＣ（16進）に送られればラッチ1514は論理的に高
く設定される。

【０１２９】ラッチ1514を設定することで論理的に高い
ゾーン信号ＩＡＺＣＥはゾーン回路467から図２１に示
すインバータ 887に送られる。インバータ 887は次に論
理的に低いＡＺＣＥ信号を送出し、図１０に示すように
アプリケーション専用集積回路 321からアプリケーショ
ン専用集積回路 322にライン 341を通して送られる。ア
プリケーション専用集積回路 322内の論理回路（図示せ
ず）は論理的に低いＡＺＣＥ信号を受け取り、それを受
け取ると各々のフラッシュＥＰＲＯＭ80〜99にライン74
で同時の論理的に低いチップ可動化信号ＺＣＥ＃（19：
０）を送出する。同時論理的低いＺＣＥ＃（19：０）信
号は一方で各々のフラッシュメモリ80〜99を同時にアク
ティブモードにする。

【０１３０】全ゾーンチップ可動化モードの発生を示す
論理的に高いＩＡＺＣＥ信号は図２０に示すマスタ内部
制御回路 825にも送られる。マスタ内部制御回路 825は
論理的に高いＩＡＺＣＥ信号を受け取ると、論理的に高
い出力可動化信号ＺＯＥ＃を各々のフラッシュＥＰＲＯ
Ｍ80〜99に送る。論理的に高い出力可動化信号ＺＯＥ＃
はフラッシュＥＰＲＯＭ80〜99からのデータのゲート化
を防ぐ。これは全ゾーンチップ可動化モード中に利用者
がフラッシュＥＰＲＯＭ80〜99から読み取るのを防ぐこ
とになる。全ゾーンチップ可動化モード中にも関わら
ず、利用者は電力低下されていないフラッシュＥＰＲＯ
Ｍ80〜99を消去あるいはプログラムすることはできる。

【０１３１】全ゾーンチップ可動化回路 467は「クリ
ア」機能を持っている。利用者が一旦Ｄ２（16進）を属
性記憶面 210内のアドレス41ＦＥ（16進）に書き込む
と、あるいは全ゾーンチップ可動化モードに入ると、利
用者が次にＢＤ（16進）を属性記憶面 210のアドレス41
ＦＣ（16進）に書き込めば全ゾーンチップ可動化回路 4
67をクリアすることが出来る。レジスタ選択回路 890が
適切なＩＣＥ２＃、ＩＣＥ１＃、ＩＲＡＶ１、ＡＲＡＶ
０、ＲＡ（０：８）入力を受けて属性記憶面 210の位置
41ＦＣ（16進）がアドレスされていることを示す場合、
レジスタ選択回路 890はレジスタ選択信号ＲＳＡＺ１を
全ゾーンチップ可動化回路 467に送出する。データＢＤ
（16進）がデータバスＲＤ１（０：７）に表れれば、論
理回路1505はＢＥＥＤＥＥ信号を回路 885に送る。デー
タＢＤ（16進）がアドレス41ＦＣ（16進）に送られれ
ば、ラッチ1514は論理的に低くクリアされる。ラッチ15
14が論理的に低い値にクリアされると、ゾーン信号ＩＡ
ＺＣＥ信号は論理的に低くなる。論理的に低いＩＡＺＣ
Ｅ信号はまた、ＡＺＣＥ信号は論理的に高いことを意味
する。アプリケーション専用集積回路 322内の論理回路
はＡＺＣＥ信号が論理的に高ければ全ゾーンチップ可動
化モードをトリガしない。従ってＢＤ（16進）データが
属性記憶面 210のアドレス41ＦＣ（16進）に書き込まれ
れれば全ゾーンチップ可動化モードには入らない。

【０１３２】図３６〜３９はハードワイヤードカード情
報構造 240を構成する要素集合のアドレスとデータを掲
載した表1001〜1006を示したものである。要素集合のフ
ォーマットは次の通りである。

【０１３３】

【０１３４】集合ＣＩＳＴＰＬ＿ＤＥＶ＝０１（16進）
は装置情報要素集合である。集合ＣＩＳＴＰＬ＿ＤＥＶ
はフラッシュ・メモリカード 110の速度とサイズに関す
る情報を含んでいる。望ましいアクセス時間は200ない
し250ナノ秒である。集合ＣＩＳＴＰＬ＿ＤＥＶＩＣＥ
ＧＥＯ＝１Ｅ（16進）は装置ジオメトリ要素集合であ
る。装置ジオメトリ要素集合は概念的に集合ＣＩＳＴＰ
Ｌ＿ＤＥＶＩＣＥＧＥＯがフォーマット依存性ではない
点を除いてＤＯＳディスク・ジオメトリ集合ＣＩＳＴＰ
Ｌ＿ＧＥＯＭＥＴＲＹと似ている。集合ＣＩＳＴＰＬ＿
ＤＥＶＩＣＥＧＥＯは記憶装置の固定アーキテクチャと
関連している。

【０１３５】装置ジオメトリ集合のフィールドは次のよ
うに定義される。 (1) ＤＧＴＰＬ＿ＢＵＳはｎに等しい。システムバスは
２⁽ⁿ〜¹⁾ に等しい。１実施例では「ｎ」は２に等し
い。 (2) ＤＧＴＰＬ＿ＥＢＳはｎに等しい。メモリ・アレィ
の物理的メモリ部分はＤＧＴＰＬ＿ＢＵＳワイド・アク
セスの２⁽ⁿ〜¹⁾ アドレス増分という最低読取りブロッ
ク・サイズを有する。 (3) ＤＧＴＰＬ＿ＲＢＳはｎに等しい。メモリ・アレィ
の物理的メモリ部分はＤＧＴＰＬ＿ＢＵＳワイド・アク
セスの２⁽ⁿ〜¹⁾ アドレス増分という最低読取りブロッ
ク・サイズを有する。 (4) ＤＧＴＰＬ＿ＷＢＳはｎに等しい。メモリ・アレィ
の物理的メモリ部分はＤＧＴＰＬ＿ＢＵＳワイド・アク
セスの２⁽ⁿ〜¹⁾ アドレス増分という最低読取りブロッ
ク・サイズを有する。 (5) ＤＧＴＰＬ＿ＰＡＲＴはｎに等しい。メモリ・アレ
ィの物理的メモリ部分は２^(p〜¹⁾ の数の消去ブロック
という最低粒度でアレィを小分割する区分を持つことが
出来る。 (6) ＦＬ＿ＤＥＶＩＣＥ ＩＮＴＥＲＬＥＡＶＥはｑに
等しい。フラッシュ・メモリカード・アーキテクチャは
上記の特性を持つ全メモリアレィの２^(q〜¹⁾回の倍数の
インターリーブを使用する。非インターリーブフラッシ
ュ・メモリカードはｑ＝１の値を持つ。

【０１３６】ＣＩＳＴＰＬ＿ＪＥＤＥＣ＝18（16進）は
ＪＥＤＥＣプログラミング情報集合である。ＪＥＤＥＣ
プログラミング情報集合には製造業者の識別及び装置識
別番号が含まれている。ＣＩＳＴＰＬ＿ＶＥＲ１＝15
（16進）はレベル１バージョン／製品情報集合である。
レベル１バージョン／製品情報集合はレベル１コンプラ
インアンス及びカード製造業者情報を含んでいる。

【０１３７】以下はレベル１バージョン／製品情報集合
のフィールドである。 (1) ＴＰＬＬＶ１＿ＭＡＪＯＲ．主要バージョン番号は
04（16進）である。 (2) ＴＰＬＬＶ１＿ＭＩＮＯＲ．低位バージョン番号は
01（16進）である。 (3) ＴＰＬＬＶ１＿ＩＮＦＯは製造業者名、製品名、カ
ードタイプ、速度、レジスタベース、テストコード、著
作権に関する注意を含む。 集合ＣＩＳＴＰＬ＿ＣＯＮＦ＝１ＡＨは構成可能カード
集合である。構成可能カード集合はフラッシュ・メモリ
カード 110により支援されたインターフェイスとカード
構成レジスタとカード構成表を記述するものである。

【０１３８】構成可能カード集合のフィールドは以下の
ように記述する。 (1) ＴＰＣＣ＿ＳＺ．フィールドバイトのサイズは01
（16進）である。 (2) ＴＰＣＣ＿ＬＡＳＴ．カード構成表の最後の項目の
索引番号は00（16進）である。 (3) ＴＰＣＣ＿ＲＡＤＲ．属性記憶面の構成レジスタベ
ースアドレスは4000（16進）である。 (4) ＴＰＣＣＲＭＳＫ．構成レジスタ存在マスクは03
（16進）に等しい。 本発明の１つの変形実施例では、ハードワイヤードカー
ド情報構造 240の最後の集合は共通記憶面 145のソフト
ウエア属性ブロックを指している。

【０１３９】図４０はフラッシュ・メモリカード 110の
アーキテクチャ 360を示したものである。共通記憶面 1
45はフラッシュＥＰＲＯＭ80〜99からなっている。各々
のフラッシュＥＰＲＯＭのメモリアレィは一方でブロッ
クに小分割されている。例えばフラッシュＥＰＲＯＭ80
はブロック０、１〜Ｊを含んでおり、同様に各々のフラ
ッシュＥＰＲＯＭ81〜99もブロック０〜Ｊを含んでい
る。

【０１４０】アーキテクチャ 360にはレジスタ記憶面 2
10とも称する属性記憶面 210が含まれている。属性記憶
面 210はＲＥＧ＃入力を論理０状態に設定することで入
る。属性記憶面 210にはハードワイヤードカード情報構
造（ＣＩＳ）レジスタ 240とカード制御レジスタ 111が
含まれている。カード制御レジスタ 111はまた制御ポー
ト 111とも称する。１変形実施例では、ＣＩＳレジスタ
240にはフラッシュＥＰＲＯＭ80のブロックゼロに記憶
されるカード情報構造1032を指すポインタを含む集合が
含まれている。本発明の１つの変形実施例では、カード
情報構造（即ち属性情報）1032はブロックゼロ全体を取
ず、ブロックゼロの一部に記憶されている。またＣＩＳ
領域1032のサイズは１キロバイト以下である。

【０１４１】変形実施例では、ＣＩＳ1032にはオペレー
ティング・システム・ディスク情報とフラッシュ・メモ
リカード 110のファイルシステムに関する情報が含まれ
ている。本発明の変形実施例では、フラッシュ・メモリ
カード 110にはワシントン州レッドモンドのマイクロソ
フト社が販売しているフラッシュ・ファイルシステムを
含めることが出来る。本発明の更に別の変形実施例で
は、ＣＩＳ領域1032は「現場実行」フラッシュメモリ・
ファイルシステムに関する情報を記憶することが出来
る。変形実施例ではハードワイヤードカード情報構造 2
40は、オペレーティングシステムがブート時に予期する
データフォーマットをフラッシュ・メモリカードの主記
憶装置（フラッシュＥＰＲＯＭ80〜99からなる）が使用
しなくても、ホスト・オペレーティングシステム（例え
ばマイクロソフト社が販売するＭＳＤＯＳ）がメモリカ
ードからホストシステム・ハードウエアをブートストラ
ップできるようにするブート可能ディスクドライブＲＯ
Ｍイメージのデータ構造を記憶する。

【０１４２】別の変形実施例では、ハードワイヤードカ
ード情報構造 240はフラッシュ・メモリカード 110の非
揮発性メモリ技術にとりユニークなファイルシステム・
ドライバのコードを記憶する。それによりホストコンピ
ュータ 101がフラッシュ・メモリカード 110の特有のメ
モリ技術ないしファイル構造の内蔵ドライバを持ってい
なくても、ホストコンピュータ 101は共通記憶面 145に
関するデータの読取り、書込みが可能となる。本発明の
１実施例では、ＣＩＳ1032は書込み保護レジスタ 459の
ＡＴＲＷＰビットを設定することにより書込み保護がな
される。領域1032以上のブロックゼロ部分は書込み保護
レジスタ 457のＣＭＷＰビットを設定することで書込み
保護がなされる。本発明の１実施例では、ＣＩＳ部分10
32に記憶された集合の１つは、カード情報構造がブロッ
クゼロ内のどこで終了するかに関する情報を持ってい
る。図４１はフラッシュ・メモリカード 110の変形アー
キテクチャ1160を示したものである。アーキテクチャ11
60には20個のフラッシュＥＰＲＯＭ1170〜1189からなる
共通記憶面1361が含まれている。各々のフラッシュＥＰ
ＲＯＭは更にフラッシュＥＰＲＯＭ内に常駐するメモリ
のブロックに小分割されている。アーキテクチャ1160に
はまたレジスタ記憶面1310とも称する属性記憶面1310が
含まれている。属性記憶面1310には制御レジスタ1162
（制御ポート1162とも称する）及びメモリブロック1164
が含まれている。属性記憶面1310はピン61のＲＥＧ＃を
論理的０状態に設定することで入る。これによりホスト
コンピュータ 101は属性記憶面1310に関して読取り、書
込みが出来る。

【０１４３】メモリブロック1164には部分1165と部分11
66で見られる余分のレジスタスペースに記憶されるカー
ド情報構造が含まれる。カード情報構造はまたフラッシ
ュＥＰＲＯＭ1189の部分1265で見られる。カード情報構
造を記憶する部分1265はフラッシュＥＰＲＯＭ1189のブ
ロックＪの一部である。カード情報構造部分1265以上の
フラッシュＥＰＲＯＭ1189のブロックＪの残りは、カー
ド情報構造に関係のない他の情報を含んでいる。

【０１４４】従ってアーキテクチャ1160については、フ
ラッシュ・メモリカード 110に関するカード情報構造は
属性記憶面1310と共通記憶面1361の両方に含まれてい
る。言い替えれば、メモリブロック1164の部分1165とフ
ラッシュＥＰＲＯＭ1189のブロックＪの部分1265の両方
でカード情報構造が表れる。ブロック1164のカード情報
構造はある書込み保護システムにより保護され、部分12
65に記憶されたカード情報構造は別の書込み保護メカニ
ズムにより保護される。アーキテクチャ1160に関し、部
分1165と1265に記憶された情報は、フラッシュ・メモリ
カードの製造業者名、フラッシュ・メモリカード 110の
種類の指定、フラッシュ・メモリカード 110のサイズが
含まれる。

【０１４５】変形実施例では、部分1165と1265に記憶さ
れたカード情報構造は、フラッシュ・ファイルシステム
に対するディスク・オペレーティングシステムと使用す
るフラッシュ・ファイルシステムの種類に関する情報を
含んでいる。例えばフラッシュ・ファイルシステムはマ
イクロソフト社のフラッシュ・ファイルシステムないし
「現場実行」フラッシュ・ファイルシステムとすること
が出来る。ブロック1164の部分1165に記憶されるカード
情報構造は、フラッシュＥＰＲＯＭ1189のブロックＪの
部分1265に記憶されるカード情報構造を指定するポイン
タを含んでいる。ホストコンピュータ 101が位置1165の
１組の集合を使い果たしたとき、ホストコンピュータ 1
01はフラッシュＥＰＲＯＭ1189の部分1265に記憶された
カード情報構造に転じる。

【図面の簡単な説明】

【図１】 フラッシュ・メモリカードの斜視図である。

【図２】 フラッシュ・メモリカードのコネクタを示
す。

【図３】 フラッシュ・メモリカードのコネクタのピン
を示す表である。

【図４】 フラッシュ・メモリカードの２つのフラッシ
ュＥＰＲＯＭのメモリ構成を示す。

【図５】 フラッシュ・メモリカードのカード制御ロジ
ックとフラッシュＥＰＲＯＭを示す。

【図６】 フラッシュ・メモリカードのカード制御ロジ
ックとフラッシュＥＰＲＯＭを示す。

【図７】 フラッシュ・メモリカードのカード制御ロジ
ックとフラッシュＥＰＲＯＭを示す。

【図８】 フラッシュ・メモリカードのカード制御ロジ
ック回路の高レベルのブロック図である。

【図９】 属性メモリ面及び構成要素管理レジスタのメ
モリマップを示す。

【図１０】 データアクセスモード真理表である。

【図１１】 ゾーン作動可能／使用中マスクレジスタの
ビットマップである。

【図１２】 作動可能／使用中マスクレジスタのビット
マップである。

【図１３】 ゾーン作動可能／使用中状態レジスタのビ
ットマップである。

【図１４】 電力制御レジスタのビットマップである。

【図１５】 構成及び状態レジスタのビットマップであ
る。

【図１６】 書込み保護レジスタのビットマップであ
る。

【図１７】 構成オプションレジスタのビットマップで
ある。

【図１８】 カード状態レジスタのビットマップであ
る。

【図１９】 全ゾーンチップ使用可能回路に関連したビ
ットマップである。

【図２０】 属性メモリ面を含んだカード制御回路図で
ある。

【図２１】 属性メモリ面を含んだカード制御回路図で
ある。

【図２２】 属性メモリ面を含んだカード制御回路図で
ある。

【図２３】 属性メモリ面を含んだカード制御回路図で
ある。

【図２４】 属性メモリ面の回路図である。

【図２５】 属性メモリ面の回路図である。

【図２６】 属性メモリ面の回路図である。

【図２７】 ゾーン提示回路図である。

【図２８】 作動可能／使用中論理回路図である。

【図２９】 作動可能／使用中論理回路図である。

【図３０】 作動可能／使用中論理回路図である。

【図３１】 作動可能／使用中モードレジスタの回路図
である。

【図３２】 電力制御レジスタの回路図である。

【図３３】 電力制御レジスタの回路図である。

【図３４】 電力制御レジスタの回路図である。

【図３５】 全ゾーンチップ使用可能回路の回路図であ
る。

【図３６】 フラッシュ・メモリカードのハードワイヤ
ード・カード情報構造の集合を示す。

【図３７】 フラッシュ・メモリカードのハードワイヤ
ード・カード情報構造の集合を示す。

【図３８】 フラッシュ・メモリカードのハードワイヤ
ード・カード情報構造の集合を示す。

【図３９】 フラッシュ・メモリカードのハードワイヤ
ード・カード情報構造の集合を示す。

【図４０】 フラッシュ・メモリカードのアーキテクチ
ャを示す。

【図４１】 別のフラッシュ・メモリカードのアーキテ
クチャを示す。

【符号の説明】

１１０ フラッシュ・メモリカード １１１ カード制御レジスタ １１２ コネクタ １１６ 書込み保護スイッチ １５０ カード制御ロジック ２１０ 属性記憶面

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 (72)発明者 ラッセル・デビッド・エスリック アメリカ合衆国 95667 カリフォルニア 州・プレイサーヴィル・ロス ロウブルズ ロード・981 (72)発明者 マーカス・エイ・レヴィ アメリカ合衆国 95610 カリフォルニア 州・シトラス ハイツ・ミカ ウェイ・ 8441 (72)発明者 デビット・エム・ブラウン アメリカ合衆国 95628 カリフォルニア 州・フェア オークス・イリノイ アヴェ ニュ・4914 (72)発明者 リリイ・シイ・パオ アメリカ合衆国 95662 カリフォルニア 州・オレンジベイル・マディソン アヴェ ニュ ナンバー190・9200 (72)発明者 ブライアン・エル・ディパート アメリカ合衆国 95827 カリフォルニア 州・サクラメント・バーライン ストリー ト・9840

Claims (4)

【特許請求の範囲】
1. 【請求項１】 (A) 第１のフラッシュメモリが作動可能
   かどうか及び使用中かどうかを示す第１の出力を出力す
   る第１のフラッシュメモリと、(B) 第２のフラッシュメ
   モリが作動可能かどうか及び使用中かどうかを示す第２
   の出力を出力する第２のフラッシュメモリと、(C) 第１
   のマスクデータと第２のマスクデータを記憶するマスク
   レジスタと、(D) 第１の出力と第１のマスクデータの間
   で第１の論理演算を行って第１のマスクされた出力を生
   成する第１の論理手段と、(E) 第２の出力と第２のマス
   クデータの間で第２の論理演算を行って第２のマスクさ
   れた出力を生成する第２の論理手段と、(F) 第１のマス
   クされた出力と第２のマスクされた出力の間で第３の論
   理演算を行ってフラッシュ・メモリカード作動可能／使
   用中出力を生成する第３の論理手段とからなるフラッシ
   ュ・メモリカード。
2. 【請求項２】 (A) 第１のフラッシュメモリが作動可能
   ならば第１の状態に入り、第１のフラッシュメモリが使
   用中ならば第２の状態に入るマスクされない第１の出力
   を出力する第１のフラッシュメモリと、 (B) 第２のフラッシュメモリが作動可能ならば第１の状
   態に入り、第２のフラッシュメモリが使用中ならば第２
   の状態に入るマスクされない第２の出力を出力する第２
   のフラッシュメモリと、 (C) (1) マスクされた第１の出力、(2) マスクされない
   第１の出力、(3) マスクされた第２の出力、(4) マスク
   されない第２の出力のいずれかを選択的に提供する手段
   と、 (D) 第１のフラッシュメモリのマスクされない出力また
   は第２のフラッシュメモリのマスクされない第２の出力
   により、第２の状態から第１の状態へのファースト・イ
   ン・タイム移行を示す第１の作動可能出力信号を提供す
   る手段とからなるフラッシュ・メモリカード。
3. 【請求項３】 (A) 作動可能かどうか及び使用中かどう
   かを示す第１の作動可能／使用中出力をそれぞれが有す
   る複数のフラッシュメモリと、 (B) 複数のマスクデータを記憶する手段と、 (C) 第１のモード信号を生成する第１のモードと、第２
   のモード信号を生成する第２のモードとを選択する手段
   と、 (D) 第１のモード信号と、第２のモード信号と、複数の
   作動可能／使用中出力と、マスクデータとに関する論理
   演算を行い、(1) 第１のモードが選択され、全ての複数
   のフラッシュメモリが作動可能である場合にのみ作動可
   能信号出力を生成し、(2) 第２のモードが選択され、複
   数のフラッシュメモリのいずれかのフラッシュメモリが
   使用中から作動可能に移る度に作動可能信号出力を生成
   する第１の論理手段とからなるフラッシュ・メモリカー
   ド。
4. 【請求項４】 (A) 作動可能かどうか及び使用中かどう
   かを示す第１の作動可能／使用中出力をそれぞれが有す
   る複数のフラッシュメモリと、 (B) 複数のマスクデータを記憶する手段と、 (C) 第１のモード信号を生成する第１のモードと、第２
   のモード信号を生成する第２のモードとを選択する手段
   と、 (D) フラッシュ・メモリカード上にどれだけのフラッシ
   ュメモリが存在するかを示す複数のジャンパと、 (E) 複数のフラッシュメモリ存在信号を生成するために
   ジャンパを解読する手段と、 (F) 第１のモード信号と、第２のモード信号と、複数の
   作動可能／使用中出力と、マスクデータとフラッシュメ
   モリ存在信号とに関する論理演算を行い、(1) 第１のモ
   ードが選択されれば全ての複数のフラッシュメモリが作
   動可能である場合にのみ作動可能信号出力を生成し、
   (2) 第２のモードが選択されれば複数のフラッシュメモ
   リのいずれかのフラッシュメモリが使用中から作動可能
   に移る度に作動可能信号出力を生成する第１の論理手段
   とからなるフラッシュ・メモリカード。