JPH06290581A - ファースト・イン・ファースト・アウトメモリ書き込み 制御方式 - Google Patents
ファースト・イン・ファースト・アウトメモリ書き込み 制御方式Info
- Publication number
- JPH06290581A JPH06290581A JP5073299A JP7329993A JPH06290581A JP H06290581 A JPH06290581 A JP H06290581A JP 5073299 A JP5073299 A JP 5073299A JP 7329993 A JP7329993 A JP 7329993A JP H06290581 A JPH06290581 A JP H06290581A
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- JP
- Japan
- Prior art keywords
- fifo
- write
- value
- signal
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】アップダウンカウンタを用いてＦＩＦＯの空エ
リアを表し、ＣＰＵでＦＩＦＯの領域を可変にできるよ
うにすることによりＦＩＦＯが必要以上に雑音が書き込
まれることを防止する。 【構成】ＣＰＵにて設定した値を比較器６，７，８にて
条件を満たしているかを識別してレジスタ２にとりこ
み、満たさない場合はレジスタ２に保持されていた値を
再びとりこむ。この値とアップダウンカウンタ３にて出
力されるＦＩＦＯの空エリアの値を比較器４にて比較し
て一致した場合にはＦＩＦＯ書き込み禁止信号を出力し
ＦＩＦＯ書き込み信号のＡＮＤゲート５にてマスクをか
けたり、逆に書き込み信号を解除してＡＮＤゲート５に
てマスクを解除する。
リアを表し、ＣＰＵでＦＩＦＯの領域を可変にできるよ
うにすることによりＦＩＦＯが必要以上に雑音が書き込
まれることを防止する。 【構成】ＣＰＵにて設定した値を比較器６，７，８にて
条件を満たしているかを識別してレジスタ２にとりこ
み、満たさない場合はレジスタ２に保持されていた値を
再びとりこむ。この値とアップダウンカウンタ３にて出
力されるＦＩＦＯの空エリアの値を比較器４にて比較し
て一致した場合にはＦＩＦＯ書き込み禁止信号を出力し
ＦＩＦＯ書き込み信号のＡＮＤゲート５にてマスクをか
けたり、逆に書き込み信号を解除してＡＮＤゲート５に
てマスクを解除する。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＩＦＯへの書き込み
を制御する装置に関し、特にデュアルポートメモリへの
アクセス制御方式に関する。
を制御する装置に関し、特にデュアルポートメモリへの
アクセス制御方式に関する。
【０００２】
【従来の技術】従来のＦＩＦＯ制御は、ＦＩＦＯへの書
き込み回数と読み出し回数をカウントしてまだ読み出さ
れていない情報に上書きされるのを防止している。
き込み回数と読み出し回数をカウントしてまだ読み出さ
れていない情報に上書きされるのを防止している。
【０００３】
【発明が解決しようとする課題】この従来のＦＩＦＯ書
き込み制御方式では書き込みカウンタと読み出しカウン
タを比較して両方のカウンタ値が一致していた時、ＦＩ
ＦＯのまだ読み出されていないデータの上に新しいデー
タが書き込まれてデータを失うことを防止する機能だけ
しか持っておらず、どんな使用状況においても書き込み
データさえ送られてくれば、空エリアがあるかぎり次々
にＦＩＦＯへ書き込んでしまう。このために一度に多量
の雑音信号が発生する状況が起きた場合、すべての空エ
リアに誤情報が書込まれてしまうという問題点があっ
た。
き込み制御方式では書き込みカウンタと読み出しカウン
タを比較して両方のカウンタ値が一致していた時、ＦＩ
ＦＯのまだ読み出されていないデータの上に新しいデー
タが書き込まれてデータを失うことを防止する機能だけ
しか持っておらず、どんな使用状況においても書き込み
データさえ送られてくれば、空エリアがあるかぎり次々
にＦＩＦＯへ書き込んでしまう。このために一度に多量
の雑音信号が発生する状況が起きた場合、すべての空エ
リアに誤情報が書込まれてしまうという問題点があっ
た。
【０００４】
【課題を解決するための手段】本発明のＦＩＦＯ書き込
み制御方式はＦＩＦＯへの書き込み信号と読み出し信号
を入力することによりＦＩＦＯの空エリアを表わすアッ
プダウンカウンタと、空エリアがいくつになったらＦＩ
ＦＯへの書き込みを禁止し、また、空エリアがいくつま
で増えたらＦＩＦＯへの書き込みを再開するかを設定す
るレジスタと、レジスタの出力する設定値とアップダウ
ンカウンタが出力する空エリアを比較して書き込み禁止
信号と書き込み再開信号を出力する比較手段と、ＣＰＵ
が設定する設定値が条件にあっているかを比較し条件に
あわないときは前回の値を出力する比較手段を有する。
み制御方式はＦＩＦＯへの書き込み信号と読み出し信号
を入力することによりＦＩＦＯの空エリアを表わすアッ
プダウンカウンタと、空エリアがいくつになったらＦＩ
ＦＯへの書き込みを禁止し、また、空エリアがいくつま
で増えたらＦＩＦＯへの書き込みを再開するかを設定す
るレジスタと、レジスタの出力する設定値とアップダウ
ンカウンタが出力する空エリアを比較して書き込み禁止
信号と書き込み再開信号を出力する比較手段と、ＣＰＵ
が設定する設定値が条件にあっているかを比較し条件に
あわないときは前回の値を出力する比較手段を有する。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。比較
器１はＣＰＵの設定値と条件値とを入力とし、あらかじ
め決められている条件にＣＰＵの設定値があてはまって
いるかどうかを識別する。あてはまっていればその設定
値を、また、あてはまっていない場合にはレジスタ２に
保持されている前回の設定値あるいは初期値を出力す
る。アップダウンカウンタ３はＦＩＦＯ書き込み信号と
ＦＩＦＯ読み出し信号を入力とし、これら信号を基にカ
ウント値を増減させることによりＦＩＦＯの空アドレス
を表示する。比較器４は前記レジスタ２の出力を一方の
入力とし、前記アップダウンカウンタ３の出力を他方の
入力として両者を比較しＣＰＵの設定値と空エリアが一
致したときにＦＩＦＯ書き込み禁止信号を出力し、また
書き込み再開信号を出力する。オアゲート５はＦＩＦＯ
書き込み信号にマスクをかける。
る。図１は本発明の一実施例のブロック図である。比較
器１はＣＰＵの設定値と条件値とを入力とし、あらかじ
め決められている条件にＣＰＵの設定値があてはまって
いるかどうかを識別する。あてはまっていればその設定
値を、また、あてはまっていない場合にはレジスタ２に
保持されている前回の設定値あるいは初期値を出力す
る。アップダウンカウンタ３はＦＩＦＯ書き込み信号と
ＦＩＦＯ読み出し信号を入力とし、これら信号を基にカ
ウント値を増減させることによりＦＩＦＯの空アドレス
を表示する。比較器４は前記レジスタ２の出力を一方の
入力とし、前記アップダウンカウンタ３の出力を他方の
入力として両者を比較しＣＰＵの設定値と空エリアが一
致したときにＦＩＦＯ書き込み禁止信号を出力し、また
書き込み再開信号を出力する。オアゲート５はＦＩＦＯ
書き込み信号にマスクをかける。
【０００６】図２は図１の比較器１の詳細を示したブロ
ック図である。ＣＰＵの設定値にはあらかじめ制限条件
を設定しておき、これを満たさないものは無効として前
回の設定値あるいは初期値を出力する。制限条件とはＦ
ＩＦＯ書き込み禁止値が書き込み再開値よりも小さくな
ければならない、各設定値の上限，下限値という条件で
ある。
ック図である。ＣＰＵの設定値にはあらかじめ制限条件
を設定しておき、これを満たさないものは無効として前
回の設定値あるいは初期値を出力する。制限条件とはＦ
ＩＦＯ書き込み禁止値が書き込み再開値よりも小さくな
ければならない、各設定値の上限，下限値という条件で
ある。
【０００７】ＣＰＵの設定値は比較器６，７，８の入力
Ａへ入力され、前記の３つの条件にあてはまっているか
どうかを比較器６，７，８でそれぞれ比較する。３つの
条件があてはまっていればＡＮＤゲート１０が動作して
ＣＰＵからの設定値がレジスタ２に格納される。一方、
条件のうち１つでも満たされないものがある場合はＡＮ
Ｄゲート１１が動作してレジスタに保持されている初期
値あるいは前回の設定値を出力する。セレクタ１３は設
定する値が書き込み禁止値か書き込み再開値かにより前
回の書き込み再開値，前回の書き込み禁止値に切り替え
る。
Ａへ入力され、前記の３つの条件にあてはまっているか
どうかを比較器６，７，８でそれぞれ比較する。３つの
条件があてはまっていればＡＮＤゲート１０が動作して
ＣＰＵからの設定値がレジスタ２に格納される。一方、
条件のうち１つでも満たされないものがある場合はＡＮ
Ｄゲート１１が動作してレジスタに保持されている初期
値あるいは前回の設定値を出力する。セレクタ１３は設
定する値が書き込み禁止値か書き込み再開値かにより前
回の書き込み再開値，前回の書き込み禁止値に切り替え
る。
【０００８】アップダウンカウンタ３は図３および図４
に示した様にＦＩＦＯへの書き込み信号がきた時にカウ
ンタがダウンし、読み出し信号がきた時カウンタがアッ
プされ、書き込みと読み出しが同時におきた場合いはカ
ウンタは動作しない。
に示した様にＦＩＦＯへの書き込み信号がきた時にカウ
ンタがダウンし、読み出し信号がきた時カウンタがアッ
プされ、書き込みと読み出しが同時におきた場合いはカ
ウンタは動作しない。
【０００９】ＣＰＵが設定した値が書き込み禁止値２５
２，書き込み再開値２５５で各条件を満たしてレジスタ
２に格納されたとする。ＦＩＦＯへの書き込みが３回お
こなわれ、読み出しが２回おこなわれるとアップダウン
カウンタ３は２５５を示す。その後３回書き込みがおこ
るとカウンタの値２５４，２５３，２５２となりアップ
ダウンカウンタ３は２５２を出力する。この値とレジス
タ２の値を比較器４にて比較して２つの値が一致するこ
とを確認して、ＡＮＤゲート５にてＦＩＦＯ書き込み信
号にマスクをかけてＦＩＦＯに書き込めないようにす
る。次に３回読み出されるとアップダウンカウンタ３は
２５３，２５４，２５５とカウントして、カウント値２
５５を出力し、ＣＰＵの設定値２５５と比較器４で比較
され一致するのでＡＮＤゲート５に出力していたＦＩＦ
Ｏ書き込み信号を解除し、ＦＩＦＯへ書き込み信号が届
くようになり、ＦＩＦＯへの書き込みが再開される。
２，書き込み再開値２５５で各条件を満たしてレジスタ
２に格納されたとする。ＦＩＦＯへの書き込みが３回お
こなわれ、読み出しが２回おこなわれるとアップダウン
カウンタ３は２５５を示す。その後３回書き込みがおこ
るとカウンタの値２５４，２５３，２５２となりアップ
ダウンカウンタ３は２５２を出力する。この値とレジス
タ２の値を比較器４にて比較して２つの値が一致するこ
とを確認して、ＡＮＤゲート５にてＦＩＦＯ書き込み信
号にマスクをかけてＦＩＦＯに書き込めないようにす
る。次に３回読み出されるとアップダウンカウンタ３は
２５３，２５４，２５５とカウントして、カウント値２
５５を出力し、ＣＰＵの設定値２５５と比較器４で比較
され一致するのでＡＮＤゲート５に出力していたＦＩＦ
Ｏ書き込み信号を解除し、ＦＩＦＯへ書き込み信号が届
くようになり、ＦＩＦＯへの書き込みが再開される。
【００１０】
【発明の効果】以上説明したように本発明はアップダウ
ンカウンタを使用してＦＩＦＯの空エリアを表わすこと
により、ＣＰＵにて可変にＦＩＦＯの領域を制御できる
ために、使用状況に応じた使い方ができ必要以上に雑音
の影響を受けずにすむという効果がある。
ンカウンタを使用してＦＩＦＯの空エリアを表わすこと
により、ＣＰＵにて可変にＦＩＦＯの領域を制御できる
ために、使用状況に応じた使い方ができ必要以上に雑音
の影響を受けずにすむという効果がある。
【図１】本発明の一実施例のブロック図
【図２】図１に示した比較器１の詳細ブロック図
【図３】ＦＩＦＯ書き込み禁止時のアップダウンカウン
タ３の動作例を示すタイミング図
タ３の動作例を示すタイミング図
【図４】ＦＩＦＯ書き込み再開時のアップダウンカウン
タ３の動作例を示すタイミング図
タ３の動作例を示すタイミング図
１，４，６，７，８ 比較回路 ２ レジスタ ３ アップダウンカウンタ ５，１０，１１ ＡＮＤゲート ９ ３入力ＯＲゲート １２ ２入力ＯＲゲート
Claims (2)
- 【請求項１】 ファースト・イン・ファースト・アウト
メモリ（ＦＩＦＯ）への書き込み信号、読み出し信号に
よりＦＩＦＯの空エリアを出力するアップダウンカウン
タと、 ＣＰＵが設定するＦＩＦＯ書き込み禁止値、書き込み再
開値が制限条件を満たすかを識別する比較手段と、 前回の設定値を保持するレジスタと、 ＣＰＵの設定値とＦＩＦＯの空きエリアが一致するかを
比較し、ＦＩＦＯへの書き込み禁止信号を出力したり、
禁止信号を解除したりする比較手段と、 ＦＩＦＯ書き込み禁止信号を受け、ＦＩＦＯ書込み信号
にマスクをかける手段とを有するファースト・イン・フ
ァースト・アウトメモリ書き込み制御方式。 - 【請求項２】 ＦＩＦＯへの書き込み信号、読み出し信
号によりＦＩＦＯの空エリアを出力するアップダウンカ
ウンタと、 初期値あるいは前回の設定値を保持するレジスタと、 ＣＰＵの設定値とあらかじめ設定した制限条件とを比較
し、条件があてはまっていればＣＰＵの設定値を前記レ
ジスタに出力し、あてはまらないときは前記レジスタの
設定値を出力させる比較手段と、 前記レジスタの設定値とＦＩＦＯの空きエリアが一致す
るかを比較し、ＦＩＦＯへの書き込み禁止信号を出力し
たり、禁止信号を解除したりする比較手段と、 ＦＩＦＯ書き込み禁止信号を受け、ＦＩＦＯ書き込み信
号にマスクをかける手段とを有するファースト・イン・
ファースト・アウトメモリ書き込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073299A JPH06290581A (ja) | 1993-03-31 | 1993-03-31 | ファースト・イン・ファースト・アウトメモリ書き込み 制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073299A JPH06290581A (ja) | 1993-03-31 | 1993-03-31 | ファースト・イン・ファースト・アウトメモリ書き込み 制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290581A true JPH06290581A (ja) | 1994-10-18 |
Family
ID=13514152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5073299A Pending JPH06290581A (ja) | 1993-03-31 | 1993-03-31 | ファースト・イン・ファースト・アウトメモリ書き込み 制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06290581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000214274A (ja) * | 1999-01-25 | 2000-08-04 | Nec Eng Ltd | タイムアウト優先処理タイマ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02236764A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | Ｄｍａ制御装置 |
-
1993
- 1993-03-31 JP JP5073299A patent/JPH06290581A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02236764A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | Ｄｍａ制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000214274A (ja) * | 1999-01-25 | 2000-08-04 | Nec Eng Ltd | タイムアウト優先処理タイマ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950815 |