JPH06291032A - 化合物半導体成長用基板 - Google Patents
化合物半導体成長用基板Info
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- JPH06291032A JPH06291032A JP7971893A JP7971893A JPH06291032A JP H06291032 A JPH06291032 A JP H06291032A JP 7971893 A JP7971893 A JP 7971893A JP 7971893 A JP7971893 A JP 7971893A JP H06291032 A JPH06291032 A JP H06291032A
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Abstract
(57)【要約】
【目的】 II-VI 族化合物半導体から構成されるレーザ
素子または発光ダイオード素子の動作電圧を小さくする
ことのできる基板を提供し、かつその基板の特性が長時
間変わらないようにする。 【構成】 ｐ型ＧａＡｓ基板１上に、例えばｐ型ＧａＩ
ｎＰ薄膜３およびｐ型ＡｌＩｎＰ薄膜４およびＧａＡｓ
キャップ層５を順次積層した構造を有するII-VI 族化合
物半導体成長用基板である。ｐ型ＧａＡｓとｐ型ＺｎＳ
ｅの障壁に比べて、障壁が小さく分割されているため
に、作製した素子は小さい電圧で動作することが可能と
なる。さらに、ｐ型ＡｌＩｎＰ薄膜４の酸化はキャップ
層５またはＳ薄膜６によって防止されているために長時
間の保存が可能となる。
素子または発光ダイオード素子の動作電圧を小さくする
ことのできる基板を提供し、かつその基板の特性が長時
間変わらないようにする。 【構成】 ｐ型ＧａＡｓ基板１上に、例えばｐ型ＧａＩ
ｎＰ薄膜３およびｐ型ＡｌＩｎＰ薄膜４およびＧａＡｓ
キャップ層５を順次積層した構造を有するII-VI 族化合
物半導体成長用基板である。ｐ型ＧａＡｓとｐ型ＺｎＳ
ｅの障壁に比べて、障壁が小さく分割されているため
に、作製した素子は小さい電圧で動作することが可能と
なる。さらに、ｐ型ＡｌＩｎＰ薄膜４の酸化はキャップ
層５またはＳ薄膜６によって防止されているために長時
間の保存が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、II-VI 族化合物半導体
から構成される素子、例えば紫外から黄色の領域で発光
可能な半導体レーザ素子または発光ダイオード素子のよ
うに電流を流すことにより機能する素子において、動作
電圧を小さくすることのできる基板を提供し、かつその
基板の特性が長時間変わらないようにすることを目的と
する。
から構成される素子、例えば紫外から黄色の領域で発光
可能な半導体レーザ素子または発光ダイオード素子のよ
うに電流を流すことにより機能する素子において、動作
電圧を小さくすることのできる基板を提供し、かつその
基板の特性が長時間変わらないようにすることを目的と
する。
【０００２】
【従来の技術】従来のｐ型ＧａＡｓ基板に作製したII-V
I 族化合物半導体のレーザ素子または発光ダイオード素
子は、ｐ型ＧａＡｓ基板にｐ型ＧａＡｓ薄膜を積層し、
その上にｐ型ＺｎＳＳｅ薄膜を始めとするII-VI 族化合
物半導体からなる発光素子構造を作製していた（例えば
Applied Physics Letters 59, 3619 (1991).) 。
I 族化合物半導体のレーザ素子または発光ダイオード素
子は、ｐ型ＧａＡｓ基板にｐ型ＧａＡｓ薄膜を積層し、
その上にｐ型ＺｎＳＳｅ薄膜を始めとするII-VI 族化合
物半導体からなる発光素子構造を作製していた（例えば
Applied Physics Letters 59, 3619 (1991).) 。
【０００３】
【発明が解決しようとする課題】上記従来の構造ではｐ
型ＧａＡｓとｐ型ＺｎＳｅの接合部には１．２ｅＶ以上
の障壁が価電子帯に存在し、この障壁のために正孔注入
が効率的に行えず、素子の動作電圧がその効果のために
高くなるという問題点があった。
型ＧａＡｓとｐ型ＺｎＳｅの接合部には１．２ｅＶ以上
の障壁が価電子帯に存在し、この障壁のために正孔注入
が効率的に行えず、素子の動作電圧がその効果のために
高くなるという問題点があった。
【０００４】本発明は前記従来の問題を解決するため、
低い電圧で動作する発光素子のためのII-VI 族化合物半
導体成長用基板を提供することを目的とする。
低い電圧で動作する発光素子のためのII-VI 族化合物半
導体成長用基板を提供することを目的とする。
【０００５】
【課題を解決するための手段】前記目的を達成するため
本発明のII-VI 族化合物半導体成長用基板は、ｐ型Ｇａ
Ａｓ上に、ＧａＡｓとの格子不整が±１％以内の格子定
数を有するｐ型III-Ｖ族化合物半導体薄膜を１層以上積
層し、厚みが１ｎｍ以上５００ｎｍ以下のＧａＡｓ薄膜
またはＧａX Ｉｎ1-X Ｐ薄膜（ただし、０．３８≦Ｘ≦
０．６５）のいずれかまたは双方をキャップ層として最
後に積層した構造を有することを特徴とする。
本発明のII-VI 族化合物半導体成長用基板は、ｐ型Ｇａ
Ａｓ上に、ＧａＡｓとの格子不整が±１％以内の格子定
数を有するｐ型III-Ｖ族化合物半導体薄膜を１層以上積
層し、厚みが１ｎｍ以上５００ｎｍ以下のＧａＡｓ薄膜
またはＧａX Ｉｎ1-X Ｐ薄膜（ただし、０．３８≦Ｘ≦
０．６５）のいずれかまたは双方をキャップ層として最
後に積層した構造を有することを特徴とする。
【０００６】前記構成においては、キャップ層半導体薄
膜の伝導型をｐ型にすることが好ましい。また前記構成
においては、キャップ層上に硫黄を付着させたことが好
ましい。
膜の伝導型をｐ型にすることが好ましい。また前記構成
においては、キャップ層上に硫黄を付着させたことが好
ましい。
【０００７】次に本発明の第２番目のII-VI 族化合物半
導体成長用基板は、ｐ型ＧａＡｓ上に、ＧａＡｓとの格
子不整が±１％以内の格子定数を有するｐ型III-Ｖ族化
合物半導体薄膜を１層以上積層し、厚みが１０ｎｍ以上
５０００ｎｍ以下のＡｓ薄膜をキャップ層として最後に
積層した構造を有することを特徴とする。
導体成長用基板は、ｐ型ＧａＡｓ上に、ＧａＡｓとの格
子不整が±１％以内の格子定数を有するｐ型III-Ｖ族化
合物半導体薄膜を１層以上積層し、厚みが１０ｎｍ以上
５０００ｎｍ以下のＡｓ薄膜をキャップ層として最後に
積層した構造を有することを特徴とする。
【０００８】前記構成においては、ＧａＡｓとの格子不
整が±１％以内の格子定数を有するｐ型III-Ｖ族化合物
半導体薄膜として、ｐ型ＡｌX Ｇａ1-X Ａｓ薄膜（ただ
し、０＜Ｘ≦１）またはｐ型ＧａX Ｉｎ1-X Ｐ薄膜（た
だし、０．３８≦Ｘ≦０．６５）またはｐ型（ＡｌX Ｇ
ａ1-X ）Y Ｉｎ1-Y Ｐ薄膜（ただし、０＜Ｘ＜１、０．
３８≦Ｙ≦０．６５）またはｐ型ＡｌX Ｉｎ1-X Ｐ薄膜
（ただし、０．３８≦Ｘ≦０．６５）のいずれかを用い
ることが好ましい。
整が±１％以内の格子定数を有するｐ型III-Ｖ族化合物
半導体薄膜として、ｐ型ＡｌX Ｇａ1-X Ａｓ薄膜（ただ
し、０＜Ｘ≦１）またはｐ型ＧａX Ｉｎ1-X Ｐ薄膜（た
だし、０．３８≦Ｘ≦０．６５）またはｐ型（ＡｌX Ｇ
ａ1-X ）Y Ｉｎ1-Y Ｐ薄膜（ただし、０＜Ｘ＜１、０．
３８≦Ｙ≦０．６５）またはｐ型ＡｌX Ｉｎ1-X Ｐ薄膜
（ただし、０．３８≦Ｘ≦０．６５）のいずれかを用い
ることが好ましい。
【０００９】
【作用】前記本発明の構成によれば、ｐ型ＧａＡｓ上
に、ＧａＡｓとの格子不整が±１％以内の格子定数を有
するｐ型III-Ｖ族化合物半導体薄膜を１層以上積層し、
厚みが１ｎｍ以上５００ｎｍ以下のＧａＡｓ薄膜または
ＧａX Ｉｎ1-X Ｐ薄膜（ただし、０．３８≦Ｘ≦０．６
５）のいずれかまたは双方をキャップ層として最後に積
層した構造を有することにより、動作電圧を小さくする
ことのできる基板を実現でき、かつその基板の特性が長
時間変わらないようにすることができる。すなわち、ｐ
型ＧａＡｓとｐ型II-VI 族化合物半導体の界面の価電子
帯に存在する大きな障壁を、本発明の基板は２つ以上の
小さい障壁に分割することができる。その結果、低い電
圧で素子を動作させることができる。しかも基板表面を
キャップ層で保護しているため、長時間保存が可能とな
る。
に、ＧａＡｓとの格子不整が±１％以内の格子定数を有
するｐ型III-Ｖ族化合物半導体薄膜を１層以上積層し、
厚みが１ｎｍ以上５００ｎｍ以下のＧａＡｓ薄膜または
ＧａX Ｉｎ1-X Ｐ薄膜（ただし、０．３８≦Ｘ≦０．６
５）のいずれかまたは双方をキャップ層として最後に積
層した構造を有することにより、動作電圧を小さくする
ことのできる基板を実現でき、かつその基板の特性が長
時間変わらないようにすることができる。すなわち、ｐ
型ＧａＡｓとｐ型II-VI 族化合物半導体の界面の価電子
帯に存在する大きな障壁を、本発明の基板は２つ以上の
小さい障壁に分割することができる。その結果、低い電
圧で素子を動作させることができる。しかも基板表面を
キャップ層で保護しているため、長時間保存が可能とな
る。
【００１０】本発明はｐ型ＧａＡｓ基板に直接ｐ型II-V
I 族化合物半導体を結晶成長せずに、ｐ型ＧａＡｓ基板
上にｐ型ＡｌＧａＡｓ薄膜、ｐ型ＧａＩｎＰ薄膜、ｐ型
ＡｌＧａＩｎＰ薄膜、ｐ型ＡｌＩｎＰ薄膜等のいずれか
を１層以上積層した構造を採用する。これらの薄膜のII
I-Ｖ族化合物半導体はＧａＡｓとの格子整合が可能であ
る。しかも、これらの半導体薄膜の積層構造は、価電子
帯をＧａＡｓから段階的にII-VI 族化合物半導体に近づ
けることが可能となる。その結果、各界面における正孔
の障壁を小さくし、小さな電圧で発光素子を動作させら
れる。これらIII-Ｖ族化合物半導体薄膜が十分な結晶性
を有するためには、これらの薄膜の格子定数がＧａＡｓ
の格子定数に比べて±１％以内である必要がある。±１
％の格子不整がある場合、膜厚４０ｎｍ以下の薄膜であ
れば十分な結晶性を保つことができる。
I 族化合物半導体を結晶成長せずに、ｐ型ＧａＡｓ基板
上にｐ型ＡｌＧａＡｓ薄膜、ｐ型ＧａＩｎＰ薄膜、ｐ型
ＡｌＧａＩｎＰ薄膜、ｐ型ＡｌＩｎＰ薄膜等のいずれか
を１層以上積層した構造を採用する。これらの薄膜のII
I-Ｖ族化合物半導体はＧａＡｓとの格子整合が可能であ
る。しかも、これらの半導体薄膜の積層構造は、価電子
帯をＧａＡｓから段階的にII-VI 族化合物半導体に近づ
けることが可能となる。その結果、各界面における正孔
の障壁を小さくし、小さな電圧で発光素子を動作させら
れる。これらIII-Ｖ族化合物半導体薄膜が十分な結晶性
を有するためには、これらの薄膜の格子定数がＧａＡｓ
の格子定数に比べて±１％以内である必要がある。±１
％の格子不整がある場合、膜厚４０ｎｍ以下の薄膜であ
れば十分な結晶性を保つことができる。
【００１１】またこれらのIII-Ｖ族化合物半導体薄膜作
製装置とII-VI 族化合物半導体薄膜作製装置が真空もし
くは不活性ガス雰囲気で連結されていなくかつ最表面に
Ａｌ原子を含むIII-Ｖ族化合物半導体薄膜がある場合、
Ａｌ原子の酸化を防止する必要がある。つまり酸化アル
ミニウムの昇華温度は極めて高く、取り除くことが難し
い。そのため、なんらかの酸化防止の手段を必要とす
る。我々はＧａＡｓ薄膜またはＧａＩｎＰ薄膜またはＡ
ｓ薄膜をキャップ層として最後に積層することにより、
Ａｌを含むIII-Ｖ族化合物半導体の酸化を防止できるこ
とを見い出した。
製装置とII-VI 族化合物半導体薄膜作製装置が真空もし
くは不活性ガス雰囲気で連結されていなくかつ最表面に
Ａｌ原子を含むIII-Ｖ族化合物半導体薄膜がある場合、
Ａｌ原子の酸化を防止する必要がある。つまり酸化アル
ミニウムの昇華温度は極めて高く、取り除くことが難し
い。そのため、なんらかの酸化防止の手段を必要とす
る。我々はＧａＡｓ薄膜またはＧａＩｎＰ薄膜またはＡ
ｓ薄膜をキャップ層として最後に積層することにより、
Ａｌを含むIII-Ｖ族化合物半導体の酸化を防止できるこ
とを見い出した。
【００１２】キャップ層としてのＧａＡｓ薄膜やＧａＩ
ｎＰ薄膜も酸素に触れると酸化するが、減圧下で５８０
℃以上の温度にするとその酸化物は昇華し、取り除くこ
とができる。さらに６００℃以上にすることによりＧａ
Ａｓ薄膜自身またはＧａＩｎＰ薄膜自身を昇華させ、清
浄なＡｌを含むIII-Ｖ族化合物半導体薄膜表面を得るこ
とができる。キャップ層の厚みは使用条件や環境によっ
て一概に決定できないが、酸化がＡｌを含むIII-Ｖ族化
合物半導体薄膜まで到達しないように、その厚みは１ｎ
ｍ以上にすることが望ましい。キャップ層の厚みが１ｎ
ｍ以下の場合、本発明の基板を作製後直ちに使用するこ
とにより発明の効果を得ることができるが、実用的には
厚み１ｎｍ以上が使用しやすい。またキャップ層の厚み
が５００ｎｍ以上では、保護膜としての効果は十分にあ
るが、キャップ層を昇華・除去するために長い時間を要
するため、実用的には５００ｎｍ以下であれば十分であ
る。以上のように、ＧａＡｓ薄膜やＧａＩｎＰ薄膜キャ
ップ層の厚みは１ｎｍ以上５００ｎｍ以下であれば実用
的である。またキャップ層として、ＧａＩｎＰ薄膜およ
びＧａＡｓ薄膜を順次積層しても有効である。この場
合、最表面のＧａＡｓキャップ層を化学エッチング液に
よる選択エッチングでＧａＡｓキャップ層のみを取り除
き、ＧａＩｎＰキャップ層を表面に出してからII-VI 族
化合物半導体薄膜製造装置に導入する。
ｎＰ薄膜も酸素に触れると酸化するが、減圧下で５８０
℃以上の温度にするとその酸化物は昇華し、取り除くこ
とができる。さらに６００℃以上にすることによりＧａ
Ａｓ薄膜自身またはＧａＩｎＰ薄膜自身を昇華させ、清
浄なＡｌを含むIII-Ｖ族化合物半導体薄膜表面を得るこ
とができる。キャップ層の厚みは使用条件や環境によっ
て一概に決定できないが、酸化がＡｌを含むIII-Ｖ族化
合物半導体薄膜まで到達しないように、その厚みは１ｎ
ｍ以上にすることが望ましい。キャップ層の厚みが１ｎ
ｍ以下の場合、本発明の基板を作製後直ちに使用するこ
とにより発明の効果を得ることができるが、実用的には
厚み１ｎｍ以上が使用しやすい。またキャップ層の厚み
が５００ｎｍ以上では、保護膜としての効果は十分にあ
るが、キャップ層を昇華・除去するために長い時間を要
するため、実用的には５００ｎｍ以下であれば十分であ
る。以上のように、ＧａＡｓ薄膜やＧａＩｎＰ薄膜キャ
ップ層の厚みは１ｎｍ以上５００ｎｍ以下であれば実用
的である。またキャップ層として、ＧａＩｎＰ薄膜およ
びＧａＡｓ薄膜を順次積層しても有効である。この場
合、最表面のＧａＡｓキャップ層を化学エッチング液に
よる選択エッチングでＧａＡｓキャップ層のみを取り除
き、ＧａＩｎＰキャップ層を表面に出してからII-VI 族
化合物半導体薄膜製造装置に導入する。
【００１３】またＧａＡｓキャップ層表面またはＧａＩ
ｎＰキャップ層表面に硫黄を積層することによって、前
記キャップ層の酸化を抑制することができる。そしてよ
り長期的な保存やより長距離の輸送が可能となる。
ｎＰキャップ層表面に硫黄を積層することによって、前
記キャップ層の酸化を抑制することができる。そしてよ
り長期的な保存やより長距離の輸送が可能となる。
【００１４】Ａｓ薄膜キャップ層は、本発明の基板を１
００℃以下に保つ限りにおいてＡｌを含むIII-Ｖ族化合
物半導体薄膜の表面を保護することができる。そして減
圧下で２００℃以上の温度にするとＡｓは昇華するた
め、容易に取り除くことができ、清浄なＡｌを含むIII-
Ｖ族化合物半導体薄膜表面を得ることができる。Ａｓ薄
膜キャップ層の厚みは使用条件や環境によって一概に決
定できないが、Ａｌを含むIII-Ｖ族化合物半導体薄膜が
酸化しないように、その厚みは１０ｎｍ以上にすること
が望ましい。またＡｓ薄膜の厚みが５０００ｎｍ以上で
も、発明の効果を得ることはできる。しかし、実用的に
は５０００ｎｍ以下であれば、保護膜として十分に機能
する。以上のように、Ａｓ薄膜キャップ層は１０ｎｍ以
上５０００ｎｍ以下であれば十分実用的である。
００℃以下に保つ限りにおいてＡｌを含むIII-Ｖ族化合
物半導体薄膜の表面を保護することができる。そして減
圧下で２００℃以上の温度にするとＡｓは昇華するた
め、容易に取り除くことができ、清浄なＡｌを含むIII-
Ｖ族化合物半導体薄膜表面を得ることができる。Ａｓ薄
膜キャップ層の厚みは使用条件や環境によって一概に決
定できないが、Ａｌを含むIII-Ｖ族化合物半導体薄膜が
酸化しないように、その厚みは１０ｎｍ以上にすること
が望ましい。またＡｓ薄膜の厚みが５０００ｎｍ以上で
も、発明の効果を得ることはできる。しかし、実用的に
は５０００ｎｍ以下であれば、保護膜として十分に機能
する。以上のように、Ａｓ薄膜キャップ層は１０ｎｍ以
上５０００ｎｍ以下であれば十分実用的である。
【００１５】
【実施例】以下に実施例を用いて本発明をさらに具体的
に説明する。図１は、厚み３５０μｍのｐ型ＧａＡｓ基
板１上に、厚み１０００ｎｍのｐ型ＧａＡｓ薄膜２をバ
ッファー層として積層し、その上に厚み１００ｎｍのｐ
型ＧａX Ｉｎ1-X Ｐ（Ｘ＝０．５）薄膜３および厚み１
００ｎｍのｐ型ＡｌX Ｉｎ1-X Ｐ（Ｘ＝０．５）薄膜４
および厚み５ｎｍのＧａＡｓキャップ層を順次積層し、
最後に厚み１ｎｍ程度の硫黄（Ｓ）薄膜６を積層した構
造を有する本発明の一実施例のII-VI 族化合物半導体成
長用基板の断面図である。ｐ型のアクセプタ密度は、基
板１や前記積層したすべての薄膜において、高いほど望
ましいが、動作時の直列抵抗が十分に低くするためには
実用上５×１０16ｃｍ-3以上のアクセプタ密度が望まし
い。本実施例の場合、ｐ型ＧａＩｎＰ薄膜３のアクセプ
タ密度は１×１０18ｃｍ-3およびｐ型ＡｌＩｎＰ薄膜４
のアクセプタ密度は５×１０17ｃｍ-3である。
に説明する。図１は、厚み３５０μｍのｐ型ＧａＡｓ基
板１上に、厚み１０００ｎｍのｐ型ＧａＡｓ薄膜２をバ
ッファー層として積層し、その上に厚み１００ｎｍのｐ
型ＧａX Ｉｎ1-X Ｐ（Ｘ＝０．５）薄膜３および厚み１
００ｎｍのｐ型ＡｌX Ｉｎ1-X Ｐ（Ｘ＝０．５）薄膜４
および厚み５ｎｍのＧａＡｓキャップ層を順次積層し、
最後に厚み１ｎｍ程度の硫黄（Ｓ）薄膜６を積層した構
造を有する本発明の一実施例のII-VI 族化合物半導体成
長用基板の断面図である。ｐ型のアクセプタ密度は、基
板１や前記積層したすべての薄膜において、高いほど望
ましいが、動作時の直列抵抗が十分に低くするためには
実用上５×１０16ｃｍ-3以上のアクセプタ密度が望まし
い。本実施例の場合、ｐ型ＧａＩｎＰ薄膜３のアクセプ
タ密度は１×１０18ｃｍ-3およびｐ型ＡｌＩｎＰ薄膜４
のアクセプタ密度は５×１０17ｃｍ-3である。
【００１６】さらに実施例ではキャップ層５の下の膜の
材料は、ｐ型ＡｌＩｎＰであったが、図２のようにｐ型
（ＡｌX Ｇａ1-X ）Y Ｉｎ1-Y Ｐ薄膜７（０≦Ｘ≦０．
７、０．３８≦Ｙ≦０．６５）、またはＰ型ＧａYＩｎ
1-YＰ薄膜（０．３８≦Ｙ≦０．６５）であっても同様
の効果が得られる。
材料は、ｐ型ＡｌＩｎＰであったが、図２のようにｐ型
（ＡｌX Ｇａ1-X ）Y Ｉｎ1-Y Ｐ薄膜７（０≦Ｘ≦０．
７、０．３８≦Ｙ≦０．６５）、またはＰ型ＧａYＩｎ
1-YＰ薄膜（０．３８≦Ｙ≦０．６５）であっても同様
の効果が得られる。
【００１７】さらに本実施例のII-VI 族化合物半導体成
長用基板を作製後、速やかに使用する場合は、Ｓ薄膜６
は無くても実用上問題ない。しかし１時間以上の時間を
経てII-VI 族化合物半導体成長装置に入れる場合、Ｓ薄
膜６をキャップ層上に積層することにより酸化を防止す
ることが望ましい。
長用基板を作製後、速やかに使用する場合は、Ｓ薄膜６
は無くても実用上問題ない。しかし１時間以上の時間を
経てII-VI 族化合物半導体成長装置に入れる場合、Ｓ薄
膜６をキャップ層上に積層することにより酸化を防止す
ることが望ましい。
【００１８】さらに実施例ではキャップ層としてＧａＡ
ｓ薄膜５を用いたが、図２に示すようにキャップ層とし
てＧａＩｎＰ薄膜８を用いても同様の効果が得られる。
さらに図３に示すように、ｐ型ＧａＡｓ薄膜２とｐ型Ｇ
ａＩｎＰ薄膜３との間にｐ型ＡｌX Ｇａ1-X Ａｓ薄膜９
を積層することにより、ｐ型ＧａＡｓ薄膜２とｐ型Ｇａ
ＩｎＰ薄膜３との障壁を小さく分割することができる。
ｐ型ＡｌX Ｇａ 1-X Ａｓ薄膜９のＡｌ組成は０．２≦Ｘ
≦０．８で、前記障壁分割の効果を得ることができる。
またｐ型ＧａＩｎＰ薄膜３とｐ型ＡｌＩｎＰ薄膜４の間
にｐ型（ＡｌX Ｇａ1-X ）Y Ｉｎ1-Y Ｐ薄膜７を積層す
ることにより、障壁を小さく分割することができる。Ａ
ｌ組成Ｘは０≦Ｘ≦０．７の範囲でその効果を得ること
ができる。
ｓ薄膜５を用いたが、図２に示すようにキャップ層とし
てＧａＩｎＰ薄膜８を用いても同様の効果が得られる。
さらに図３に示すように、ｐ型ＧａＡｓ薄膜２とｐ型Ｇ
ａＩｎＰ薄膜３との間にｐ型ＡｌX Ｇａ1-X Ａｓ薄膜９
を積層することにより、ｐ型ＧａＡｓ薄膜２とｐ型Ｇａ
ＩｎＰ薄膜３との障壁を小さく分割することができる。
ｐ型ＡｌX Ｇａ 1-X Ａｓ薄膜９のＡｌ組成は０．２≦Ｘ
≦０．８で、前記障壁分割の効果を得ることができる。
またｐ型ＧａＩｎＰ薄膜３とｐ型ＡｌＩｎＰ薄膜４の間
にｐ型（ＡｌX Ｇａ1-X ）Y Ｉｎ1-Y Ｐ薄膜７を積層す
ることにより、障壁を小さく分割することができる。Ａ
ｌ組成Ｘは０≦Ｘ≦０．７の範囲でその効果を得ること
ができる。
【００１９】ここでＧａＡｓ基板１上に積層する薄膜が
十分な結晶性を有するためには、積層する薄膜がエピタ
キシャル成長する条件にしなければならない。エピタキ
シャル成長の臨界膜厚は、ＧａＡｓ基板１と薄膜の格子
不整に依存する。格子不整が大きいと臨界膜厚は薄くな
る。実用上±１％以内の格子不整であれば２０ｎｍ以上
の薄膜をエピタキシャル成長することができ、本実施例
の効果を得ることができる。ゆえにＡｌX Ｇａ1-X Ａｓ
薄膜９はＡｌ組成Ｘが０≦Ｘ≦１の範囲で、ＧａX Ｉｎ
1-X Ｐ薄膜３はＧａの組成Ｘが０．３８≦Ｘ≦０．６５
の範囲で、（ＡｌX Ｇａ1-X ）Y Ｉｎ1-Y Ｐ薄膜９の組
成ＸおよびＹが０≦Ｘ≦１、０．３８≦Ｙ≦０．６５の
範囲で、ＡｌX Ｉｎ1-X Ｐ薄膜４は組成Ｘが０．３８≦
Ｘ≦０．６５の範囲で、ＧａＡｓ基板１と±１％以内の
格子不整の条件に適合する。
十分な結晶性を有するためには、積層する薄膜がエピタ
キシャル成長する条件にしなければならない。エピタキ
シャル成長の臨界膜厚は、ＧａＡｓ基板１と薄膜の格子
不整に依存する。格子不整が大きいと臨界膜厚は薄くな
る。実用上±１％以内の格子不整であれば２０ｎｍ以上
の薄膜をエピタキシャル成長することができ、本実施例
の効果を得ることができる。ゆえにＡｌX Ｇａ1-X Ａｓ
薄膜９はＡｌ組成Ｘが０≦Ｘ≦１の範囲で、ＧａX Ｉｎ
1-X Ｐ薄膜３はＧａの組成Ｘが０．３８≦Ｘ≦０．６５
の範囲で、（ＡｌX Ｇａ1-X ）Y Ｉｎ1-Y Ｐ薄膜９の組
成ＸおよびＹが０≦Ｘ≦１、０．３８≦Ｙ≦０．６５の
範囲で、ＡｌX Ｉｎ1-X Ｐ薄膜４は組成Ｘが０．３８≦
Ｘ≦０．６５の範囲で、ＧａＡｓ基板１と±１％以内の
格子不整の条件に適合する。
【００２０】またｐ型ＡｌＩｎＰ薄膜４やｐ型ＡｌＧａ
ＩｎＰ薄膜７のようにＡｌ原子を含むIII-Ｖ族化合物半
導体薄膜がある場合、Ａｌ原子の酸化を防止する必要が
ある。つまり酸化アルミニウムの昇華温度は極めて高
く、取り除くことが困難である。そのため、なんらかの
酸化防止の手段を必要とする。我々はＧａＡｓ薄膜５ま
たはＧａＩｎＰ薄膜８またはＡｓ薄膜をキャップ層とし
て最後に積層することにより、Ａｌを含むIII-Ｖ族化合
物半導体薄膜の酸化を防止できることを見い出した。キ
ャップ層の厚みは使用条件や環境によって一概に決定で
きないが、酸化がＡｌを含むIII-Ｖ族化合物半導体薄膜
まで到達しないように、その厚みは１ｎｍ以上にするこ
とが望ましい。キャップ層の厚みが１ｎｍ以下の場合、
本実施例の基板を作製後直ちに使用することにより実施
例の効果を得ることができるが、実用的には厚み１ｎｍ
以上が望ましい。またキャップ層の厚みが５００ｎｍ以
上では、保護膜としての効果は十分にあるが、キャップ
層を昇華・除去するために長い時間を要するため、実用
的には５００ｎｍ以下であれば十分である。またキャッ
プ層として、ＧａＩｎＰ薄膜およびＧａＡｓ薄膜を積層
しても有効である。この場合、最表面はＧａＡｓキャッ
プ層とし、化学エッチング液による選択エッチングでＧ
ａＡｓキャップ層のみを取り除き、ＧａＩｎＰキャップ
層を表面に出してからII-VI 族化合物半導体薄膜製造装
置に導入する。前記ＧａＩｎＰキャップ層はＧａＡｓキ
ャップ層によって酸化を防がれているために、ＧａＩｎ
Ｐキャップ層の厚みは０．５ｎｍから５ｎｍと薄くても
Ａｌを含むIII-Ｖ族化合物半導体薄膜の酸化を防止する
ために有効である。
ＩｎＰ薄膜７のようにＡｌ原子を含むIII-Ｖ族化合物半
導体薄膜がある場合、Ａｌ原子の酸化を防止する必要が
ある。つまり酸化アルミニウムの昇華温度は極めて高
く、取り除くことが困難である。そのため、なんらかの
酸化防止の手段を必要とする。我々はＧａＡｓ薄膜５ま
たはＧａＩｎＰ薄膜８またはＡｓ薄膜をキャップ層とし
て最後に積層することにより、Ａｌを含むIII-Ｖ族化合
物半導体薄膜の酸化を防止できることを見い出した。キ
ャップ層の厚みは使用条件や環境によって一概に決定で
きないが、酸化がＡｌを含むIII-Ｖ族化合物半導体薄膜
まで到達しないように、その厚みは１ｎｍ以上にするこ
とが望ましい。キャップ層の厚みが１ｎｍ以下の場合、
本実施例の基板を作製後直ちに使用することにより実施
例の効果を得ることができるが、実用的には厚み１ｎｍ
以上が望ましい。またキャップ層の厚みが５００ｎｍ以
上では、保護膜としての効果は十分にあるが、キャップ
層を昇華・除去するために長い時間を要するため、実用
的には５００ｎｍ以下であれば十分である。またキャッ
プ層として、ＧａＩｎＰ薄膜およびＧａＡｓ薄膜を積層
しても有効である。この場合、最表面はＧａＡｓキャッ
プ層とし、化学エッチング液による選択エッチングでＧ
ａＡｓキャップ層のみを取り除き、ＧａＩｎＰキャップ
層を表面に出してからII-VI 族化合物半導体薄膜製造装
置に導入する。前記ＧａＩｎＰキャップ層はＧａＡｓキ
ャップ層によって酸化を防がれているために、ＧａＩｎ
Ｐキャップ層の厚みは０．５ｎｍから５ｎｍと薄くても
Ａｌを含むIII-Ｖ族化合物半導体薄膜の酸化を防止する
ために有効である。
【００２１】キャップ層としてのＧａＡｓ薄膜５やＧａ
ＩｎＰ薄膜８は酸素に触れると酸化するが、減圧下で５
８０℃以上の温度にするとその酸化物は昇華し、取り除
くことができる。さらに６００℃以上にすることにより
ＧａＡｓ薄膜５自身やＧａＩｎＰ薄膜８自身を昇華さ
せ、清浄なＡｌを含むIII-Ｖ族化合物半導体薄膜表面を
得ることができる。
ＩｎＰ薄膜８は酸素に触れると酸化するが、減圧下で５
８０℃以上の温度にするとその酸化物は昇華し、取り除
くことができる。さらに６００℃以上にすることにより
ＧａＡｓ薄膜５自身やＧａＩｎＰ薄膜８自身を昇華さ
せ、清浄なＡｌを含むIII-Ｖ族化合物半導体薄膜表面を
得ることができる。
【００２２】しかし、実用上、ＧａＡｓキャップ層５や
ＧａＩｎＰキャップ層８が昇華し、ｐ型ＡｌＩｎＰ薄膜
４またはｐ型ＡｌＧａＩｎＰ薄膜７の表面が全面に現れ
たことを知ることは困難である。そのため、ＧａＡｓキ
ャップ層５やＧａＩｎＰキャップ層８が残留しても、直
列抵抗が高くならないようにアクセプタ密度５×１０ 16
ｃｍ-3以上のｐ型にすることが望ましい。また初期のキ
ャップ層の厚みが薄いほど小さい電圧で電流を流すこと
ができるため、キャップ層の厚みは特に、１ｎｍ以上２
０ｎｍ以下が望ましい。
ＧａＩｎＰキャップ層８が昇華し、ｐ型ＡｌＩｎＰ薄膜
４またはｐ型ＡｌＧａＩｎＰ薄膜７の表面が全面に現れ
たことを知ることは困難である。そのため、ＧａＡｓキ
ャップ層５やＧａＩｎＰキャップ層８が残留しても、直
列抵抗が高くならないようにアクセプタ密度５×１０ 16
ｃｍ-3以上のｐ型にすることが望ましい。また初期のキ
ャップ層の厚みが薄いほど小さい電圧で電流を流すこと
ができるため、キャップ層の厚みは特に、１ｎｍ以上２
０ｎｍ以下が望ましい。
【００２３】さらにキャップ層として非晶質のＡｓ薄膜
を利用することも有効である。本実施例明の基板を１０
０℃以下に保つ限りにおいて、Ａｓ薄膜はほとんど蒸発
せずＡｌを含むIII-Ｖ族化合物半導体薄膜の表面を保護
することができる。そして減圧下で２００℃以上の温度
にするとＡｓは昇華するため、容易に取り除くことがで
き、清浄なＡｌを含むIII-Ｖ族化合物半導体薄膜表面を
得ることができる。Ａｓ薄膜の厚みは使用条件や環境に
よって一概に決定できないが、Ａｌを含むIII-Ｖ族化合
物半導体薄膜が酸化しないように、その厚みは１０ｎｍ
以上にすることが望ましい。またＡｓ薄膜の厚みが５０
００ｎｍ以上でも、発明の効果を得ることはできる。し
かし、実用的には５０００ｎｍ以下であれば、保護膜と
して十分に機能する。
を利用することも有効である。本実施例明の基板を１０
０℃以下に保つ限りにおいて、Ａｓ薄膜はほとんど蒸発
せずＡｌを含むIII-Ｖ族化合物半導体薄膜の表面を保護
することができる。そして減圧下で２００℃以上の温度
にするとＡｓは昇華するため、容易に取り除くことがで
き、清浄なＡｌを含むIII-Ｖ族化合物半導体薄膜表面を
得ることができる。Ａｓ薄膜の厚みは使用条件や環境に
よって一概に決定できないが、Ａｌを含むIII-Ｖ族化合
物半導体薄膜が酸化しないように、その厚みは１０ｎｍ
以上にすることが望ましい。またＡｓ薄膜の厚みが５０
００ｎｍ以上でも、発明の効果を得ることはできる。し
かし、実用的には５０００ｎｍ以下であれば、保護膜と
して十分に機能する。
【００２４】本実施例のII-VI 族化合物半導体成長用基
板の作製には分子線エピタキシー（ＭＢＥ）法やガスソ
ースＭＢＥ法や有機金属気相化学積層（ＭＯＣＶＤ）法
が適当である。本実施例ではＭＯＣＶＤ法を用いてい
る。ただし、非晶質のＡｓ薄膜は真空蒸着装置を用いて
形成している。
板の作製には分子線エピタキシー（ＭＢＥ）法やガスソ
ースＭＢＥ法や有機金属気相化学積層（ＭＯＣＶＤ）法
が適当である。本実施例ではＭＯＣＶＤ法を用いてい
る。ただし、非晶質のＡｓ薄膜は真空蒸着装置を用いて
形成している。
【００２５】本実施例の基板および従来のｐ型ＧａＡｓ
基板を用いて、ＺｎＳｅ半導体のｐｎ接合からなる青色
発光素子を作製し、その効果を評価した。図４には、図
１に示した本実施例の基板を用いた青色発光素子であ
る。ＭＢＥ装置中で燐のビームを照射しながら、本実施
例の基板を７５０℃まで温度を上げ、表面のＳ薄膜６お
よびＧａＡｓキャップ層５を昇華させている。そしてア
クセプタ密度７×１０17ｃｍ-3程度のｐ+ 型ＺｎＳｅ薄
膜１０を厚み１００ｎｍ、アクセプタ密度５×１０17ｃ
ｍ-3程度のｐ型ＺｎＳｅ薄膜１１を厚み１．５μｍ、ド
ナー密度１×１０18ｃｍ-3程度のｎ型ＺｎＳｅ薄膜１２
を厚み０．７μｍを順次積層している。
基板を用いて、ＺｎＳｅ半導体のｐｎ接合からなる青色
発光素子を作製し、その効果を評価した。図４には、図
１に示した本実施例の基板を用いた青色発光素子であ
る。ＭＢＥ装置中で燐のビームを照射しながら、本実施
例の基板を７５０℃まで温度を上げ、表面のＳ薄膜６お
よびＧａＡｓキャップ層５を昇華させている。そしてア
クセプタ密度７×１０17ｃｍ-3程度のｐ+ 型ＺｎＳｅ薄
膜１０を厚み１００ｎｍ、アクセプタ密度５×１０17ｃ
ｍ-3程度のｐ型ＺｎＳｅ薄膜１１を厚み１．５μｍ、ド
ナー密度１×１０18ｃｍ-3程度のｎ型ＺｎＳｅ薄膜１２
を厚み０．７μｍを順次積層している。
【００２６】従来の技術との比較のために、図５の如
く、ｐ型ＧａＡｓ基板１をＭＢＥ装置でｐ型ＧａＡｓバ
ッファー層２を積層した後に、大気に晒さずに、アクセ
プタ密度７×１０17ｃｍ-3程度のｐ+ 型ＺｎＳｅ薄膜１
０を厚み１００ｎｍ、アクセプタ密度５×１０17ｃｍ-3
程度のｐ型ＺｎＳｅ薄膜１１を厚み１．５μｍ、ドナー
密度１×１０18ｃｍ-3程度のｎ型ＺｎＳｅ薄膜１２を厚
み０．７μｍを順次積層している。
く、ｐ型ＧａＡｓ基板１をＭＢＥ装置でｐ型ＧａＡｓバ
ッファー層２を積層した後に、大気に晒さずに、アクセ
プタ密度７×１０17ｃｍ-3程度のｐ+ 型ＺｎＳｅ薄膜１
０を厚み１００ｎｍ、アクセプタ密度５×１０17ｃｍ-3
程度のｐ型ＺｎＳｅ薄膜１１を厚み１．５μｍ、ドナー
密度１×１０18ｃｍ-3程度のｎ型ＺｎＳｅ薄膜１２を厚
み０．７μｍを順次積層している。
【００２７】本実施例の基板を用いたサンプルと従来の
方法のサンプルを、共に２ｍｍ角にし、ｎ型ＺｎＳｅ薄
膜１２上に、直径１ｍｍのＩｎまたはＴｉを用いた電極
１３を取り付ける。そしてｐ型ＧａＡｓ基板１の裏面に
はＺｎを含むＡｕからなる電極１３を取り付けて、青色
発光素子を作製している。
方法のサンプルを、共に２ｍｍ角にし、ｎ型ＺｎＳｅ薄
膜１２上に、直径１ｍｍのＩｎまたはＴｉを用いた電極
１３を取り付ける。そしてｐ型ＧａＡｓ基板１の裏面に
はＺｎを含むＡｕからなる電極１３を取り付けて、青色
発光素子を作製している。
【００２８】図４に示す本実施例の基板を用いた青色発
光素子は２０ｍＡの電流を得るために比較的小さい電圧
で可能であった。その電圧は、サンプルでバラツキはあ
るが、４−１３Ｖの範囲であった。一方、図５に示す従
来の基板を用いた青色発光素子は２０ｍＡの電流を得る
ために高い電圧を要した。その電圧は、サンプルでバラ
ツキはあるが、１０−２０Ｖの範囲であった。青色発光
素子は共に室温で中心波長４６５ｎｍの青色発光を呈し
ていた。従来の方法では図６に示すように、ｐ型ＧａＡ
ｓとｐ型ＺｎＳｅに約１．２Ｖの障壁が存在する。しか
し本実施例の方法を用いると図７に示すように、障壁は
３つ以上に分割され、小さい障壁になるため、小さい電
圧で発光素子を動作させることができたと考えられる。
光素子は２０ｍＡの電流を得るために比較的小さい電圧
で可能であった。その電圧は、サンプルでバラツキはあ
るが、４−１３Ｖの範囲であった。一方、図５に示す従
来の基板を用いた青色発光素子は２０ｍＡの電流を得る
ために高い電圧を要した。その電圧は、サンプルでバラ
ツキはあるが、１０−２０Ｖの範囲であった。青色発光
素子は共に室温で中心波長４６５ｎｍの青色発光を呈し
ていた。従来の方法では図６に示すように、ｐ型ＧａＡ
ｓとｐ型ＺｎＳｅに約１．２Ｖの障壁が存在する。しか
し本実施例の方法を用いると図７に示すように、障壁は
３つ以上に分割され、小さい障壁になるため、小さい電
圧で発光素子を動作させることができたと考えられる。
【００２９】また本実施例の基板を７５０℃まで温度を
上げず、６００℃でサーマルエッチングを施したのみの
基板は、その表面にｐ型ＧａＡｓキャップ層５が残留し
ている。しかし、キャップ層５の厚みが１ｎｍから２０
ｎｍの範囲では、動作電圧の改善が観測された。
上げず、６００℃でサーマルエッチングを施したのみの
基板は、その表面にｐ型ＧａＡｓキャップ層５が残留し
ている。しかし、キャップ層５の厚みが１ｎｍから２０
ｎｍの範囲では、動作電圧の改善が観測された。
【００３０】さらにキャップ層５としてＧａＩｎＰ薄膜
または非晶質のＡｓ薄膜を用いた場合も、動作電圧の改
善が観測された。本実施例の基板上に成長するII-VI 族
化合物半導体は、実施例のＺｎＳｅだけでなく、ＺｎＳ
X Ｓｅ1-X （０≦Ｘ≦１）、ＺｎＴｅX Ｓｅ1-X （０≦
Ｘ≦１）、ＺｎX Ｃａ1-X ＳY Ｓｅ1-Y （０≦Ｘ≦１、
０≦Ｙ≦１）、ＺｎX Ｍｇ1-X Ｓ Y Ｓｅ1-Y （０≦Ｘ≦
１、０≦Ｙ≦１）またはＺｎX Ｍｎ1-X ＳY Ｓｅ1-Y
（０≦Ｘ≦１、０≦Ｙ≦１）においても有効である。
または非晶質のＡｓ薄膜を用いた場合も、動作電圧の改
善が観測された。本実施例の基板上に成長するII-VI 族
化合物半導体は、実施例のＺｎＳｅだけでなく、ＺｎＳ
X Ｓｅ1-X （０≦Ｘ≦１）、ＺｎＴｅX Ｓｅ1-X （０≦
Ｘ≦１）、ＺｎX Ｃａ1-X ＳY Ｓｅ1-Y （０≦Ｘ≦１、
０≦Ｙ≦１）、ＺｎX Ｍｇ1-X Ｓ Y Ｓｅ1-Y （０≦Ｘ≦
１、０≦Ｙ≦１）またはＺｎX Ｍｎ1-X ＳY Ｓｅ1-Y
（０≦Ｘ≦１、０≦Ｙ≦１）においても有効である。
【００３１】さらに、本実施例ではＺｎＳｅ半導体のｐ
ｎ接合からなる発光ダイオード素子について述べたが、
II-VI 族化合物半導体からなるレーザーダイオード素子
においても同様に動作電圧の低下が観測されている。
ｎ接合からなる発光ダイオード素子について述べたが、
II-VI 族化合物半導体からなるレーザーダイオード素子
においても同様に動作電圧の低下が観測されている。
【００３２】そして、Ａｌを含むIII-Ｖ族化合物半導体
薄膜が表面にでている基板では、如何に温度を上げても
表面の酸化膜を取り除くことはできず、表面のキャップ
層はＡｌを含むIII-Ｖ族化合物半導体薄膜の酸化防止に
は必要不可欠であることが判明した。さらにＳ薄膜６が
ある場合は、無い場合に比べるとキャップ層の酸化は抑
えられていた。以上のように、キャップ層を設けること
により、２週間以上経た本実施例の基板においても実用
的な特性を維持することができた。
薄膜が表面にでている基板では、如何に温度を上げても
表面の酸化膜を取り除くことはできず、表面のキャップ
層はＡｌを含むIII-Ｖ族化合物半導体薄膜の酸化防止に
は必要不可欠であることが判明した。さらにＳ薄膜６が
ある場合は、無い場合に比べるとキャップ層の酸化は抑
えられていた。以上のように、キャップ層を設けること
により、２週間以上経た本実施例の基板においても実用
的な特性を維持することができた。
【００３３】
【発明の効果】以上のように、本発明によれば、ｐ型Ｇ
ａＡｓとｐ型II-VI 族化合物半導体の界面の価電子帯に
存在する大きな障壁を、本発明の基板は３つ以上の小さ
い障壁に分割することができる。そのため低い電圧で動
作する発光素子を提供することができた。しかも基板表
面をキャップ層で保護しているため、長時間の保存がで
き、輸送または販売することが可能となった。
ａＡｓとｐ型II-VI 族化合物半導体の界面の価電子帯に
存在する大きな障壁を、本発明の基板は３つ以上の小さ
い障壁に分割することができる。そのため低い電圧で動
作する発光素子を提供することができた。しかも基板表
面をキャップ層で保護しているため、長時間の保存がで
き、輸送または販売することが可能となった。
【図１】本発明の一実施例のII-VI 族化合物半導体成長
用基板の構造断面図である。
用基板の構造断面図である。
【図２】本発明の一実施例のII-VI 族化合物半導体成長
用基板の構造断面図である。
用基板の構造断面図である。
【図３】本発明の一実施例のII-VI 族化合物半導体成長
用基板の構造断面図である。
用基板の構造断面図である。
【図４】本発明の一実施例の基板を用いた青色発光素子
の構造断面図である。
の構造断面図である。
【図５】本発明の一実施例の基板を用いた青色発光素子
の構造断面図である。
の構造断面図である。
【図６】ｐ型ＧａＡｓとｐ型ＺｎＳｅのヘテロ接合の熱
平衡状態におけるエネルギー準位図である。
平衡状態におけるエネルギー準位図である。
【図７】本発明の一実施例の基板を用いた場合のｐ型Ｚ
ｎＳｅとのヘテロ接合の熱平衡状態におけるエネルギー
準位図である。
ｎＳｅとのヘテロ接合の熱平衡状態におけるエネルギー
準位図である。
１ ｐ型ＧａＡｓ基板 ２ ｐ型ＧａＡｓバッファー層 ３ ｐ型ＧａＩｎＰ薄膜 ４ ｐ型ＡｌＩｎＰ薄膜 ５ ＧａＡｓキャップ層 ６ Ｓ薄膜 ７ ｐ型ＡｌＧａＩｎＰ薄膜 ８ ＧａＩｎＰ薄膜 ９ ｐ型ＡｌＧａＡｓ薄膜 １０ ｐ+ 型ＺｎＳｅ薄膜 １１ ｐ型ＺｎＳｅ薄膜 １２ ｎ型ＺｎＳｅ薄膜 １３ 電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 成沢 忠 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 大仲 清司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 三露 恒男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】 II-VI 族化合物半導体成長用基板であっ
て、ｐ型ＧａＡｓ上に、ＧａＡｓとの格子不整が±１％
以内の格子定数を有するｐ型III-Ｖ族化合物半導体薄膜
を１層以上積層し、厚みが１ｎｍ以上５００ｎｍ以下の
ＧａＡｓ薄膜またはＧａX Ｉｎ1-X Ｐ薄膜（ただし、
０．３８≦Ｘ≦０．６５）のいずれかまたは双方をキャ
ップ層として最後に積層した構造を有することを特徴と
する化合物半導体成長用基板。 - 【請求項２】 キャップ層半導体薄膜の伝導型をｐ型に
した請求項１に記載の化合物半導体成長用基板。 - 【請求項３】 キャップ層上に硫黄を付着させた請求項
１に記載の族化合物半導体成長用基板。 - 【請求項４】 II-VI 族化合物半導体成長用基板であっ
て、ｐ型ＧａＡｓ上に、ＧａＡｓとの格子不整が±１％
以内の格子定数を有するｐ型III-Ｖ族化合物半導体薄膜
を２層以上積層し、厚みが１０ｎｍ以上５０００ｎｍ以
下のＡｓ薄膜をキャップ層として最後に積層した構造を
有することを特徴とする化合物半導体成長用基板。 - 【請求項５】 ＧａＡｓとの格子不整が±１％以内の格
子定数を有するｐ型III-Ｖ族化合物半導体薄膜として、
ｐ型ＡｌX Ｇａ1-X Ａｓ薄膜（ただし、０＜Ｘ≦１）ま
たはｐ型ＧａX Ｉｎ1-X Ｐ薄膜（ただし、０．３８≦Ｘ
≦０．６５）またはｐ型（ＡｌX Ｇａ1-X ）Y Ｉｎ1-Y
Ｐ薄膜（ただし、０＜Ｘ＜１、０．３８≦Ｙ≦０．６
５）またはｐ型ＡｌX Ｉｎ1-X Ｐ薄膜（ただし、０．３
８≦Ｘ≦０．６５）のいずれかを用いた請求項１〜４の
いずれかに記載の化合物半導体成長用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7971893A JPH06291032A (ja) | 1993-04-06 | 1993-04-06 | 化合物半導体成長用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7971893A JPH06291032A (ja) | 1993-04-06 | 1993-04-06 | 化合物半導体成長用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291032A true JPH06291032A (ja) | 1994-10-18 |
Family
ID=13697987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7971893A Pending JPH06291032A (ja) | 1993-04-06 | 1993-04-06 | 化合物半導体成長用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291032A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072202A (en) * | 1996-09-26 | 2000-06-06 | Nec Corporation | II-VI compound semiconductor device with III-V buffer layer |
| JP2014192369A (ja) * | 2013-03-27 | 2014-10-06 | Mitsubishi Electric Corp | 半導体素子の製造方法、半導体素子の製造装置 |
-
1993
- 1993-04-06 JP JP7971893A patent/JPH06291032A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072202A (en) * | 1996-09-26 | 2000-06-06 | Nec Corporation | II-VI compound semiconductor device with III-V buffer layer |
| JP2014192369A (ja) * | 2013-03-27 | 2014-10-06 | Mitsubishi Electric Corp | 半導体素子の製造方法、半導体素子の製造装置 |
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