JPH06291052A - 化合物半導体基板およびそれを用いた半導体装置並びに半導体基板の製造方法 - Google Patents
化合物半導体基板およびそれを用いた半導体装置並びに半導体基板の製造方法Info
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- JPH06291052A JPH06291052A JP7561093A JP7561093A JPH06291052A JP H06291052 A JPH06291052 A JP H06291052A JP 7561093 A JP7561093 A JP 7561093A JP 7561093 A JP7561093 A JP 7561093A JP H06291052 A JPH06291052 A JP H06291052A
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- compound semiconductor
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- semiconductor substrate
- layer
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Abstract
(57)【要約】
【構成】 単一元素半導体基板の表面にアンドープの化
合物半導体エピタキシャル層を成長させた後、上記基板
を熱処理するようにした。 【効果】 熱処理によってアンドープ化合物半導体エピ
タキシャル層内に深い準位となる欠陥が形成されるた
め、エピタキシャル層内の浅い準位を形成する不純物が
上記深い準位の欠陥によって補償され、エピタキシャル
層が半絶縁性化される。
合物半導体エピタキシャル層を成長させた後、上記基板
を熱処理するようにした。 【効果】 熱処理によってアンドープ化合物半導体エピ
タキシャル層内に深い準位となる欠陥が形成されるた
め、エピタキシャル層内の浅い準位を形成する不純物が
上記深い準位の欠陥によって補償され、エピタキシャル
層が半絶縁性化される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスに用い
る化合物半導体基板に関し、特に高抵抗率のＧａＡｓエ
ピタキシャル層が例えばシリコン基板のような単一元素
半導体基板の表面に形成されてなる基板およびそれを用
いた半導体装置並びにその半導体基板の製造に利用して
好適な技術に関する。
る化合物半導体基板に関し、特に高抵抗率のＧａＡｓエ
ピタキシャル層が例えばシリコン基板のような単一元素
半導体基板の表面に形成されてなる基板およびそれを用
いた半導体装置並びにその半導体基板の製造に利用して
好適な技術に関する。
【０００２】
【従来の技術】単一元素半導体基板は、半導体デバイス
を作成するにあたって、コスト、強度および集積度の点
で化合物半導体基板に比べて優れている。しかしなが
ら、化合物半導体デバイス特有の高周波特性、光学的特
性は単一元素半導体基板を用いたデバイスで実現するの
が困難である。そこで、従来から、単一元素半導体基板
上に化合物半導体をエピタキシャル成長させたヘテロ構
造基板の研究、開発がなされており、電子素子と光素子
を融合したＯＥＩＣ等のモノリシックデバイスも考案さ
れている。従来、単一元素半導体基板上に化合物半導体
をエピタキシャル成長させたヘテロ構造基板に関して
は、シリコン単結晶基板上にＭＯＣＶＤ法あるいはＭＢ
Ｅ法によってＧａＡｓ層を成長させることが精力的に試
みられている。
を作成するにあたって、コスト、強度および集積度の点
で化合物半導体基板に比べて優れている。しかしなが
ら、化合物半導体デバイス特有の高周波特性、光学的特
性は単一元素半導体基板を用いたデバイスで実現するの
が困難である。そこで、従来から、単一元素半導体基板
上に化合物半導体をエピタキシャル成長させたヘテロ構
造基板の研究、開発がなされており、電子素子と光素子
を融合したＯＥＩＣ等のモノリシックデバイスも考案さ
れている。従来、単一元素半導体基板上に化合物半導体
をエピタキシャル成長させたヘテロ構造基板に関して
は、シリコン単結晶基板上にＭＯＣＶＤ法あるいはＭＢ
Ｅ法によってＧａＡｓ層を成長させることが精力的に試
みられている。
【０００３】ところが、シリコンとＧａＡｓは格子定数
に比較的大きな違いがあるため、上記構造には格子不整
合および熱膨張率の違いに起因する転位等の結晶欠陥が
高密度に発生するという問題があり、転位密度の低減を
目的とした研究が数多くなされている。その中では、熱
サイクルすなわちエピタキシャル成長開始から終了まで
の間に、基板温度を成長温度からそれよりも高い温度に
複数回に分けて段階的に上げることによって転位を動か
して表面に逃がし、転位密度を低減する方法が比較的容
易かつ有効であるためよく行なわれており、これによっ
て例えば転位密度が２．５×１０6cm2のＧａＡｓ層を有
する基板が得られたとの報告もある。一方、格子不整合
に起因する転位密度を低減する他の方法としては、イン
ジウム等の不純物をエピタキシャル結晶中に添加する方
法や、歪超格子層を挿入する方法等が提案されている。
に比較的大きな違いがあるため、上記構造には格子不整
合および熱膨張率の違いに起因する転位等の結晶欠陥が
高密度に発生するという問題があり、転位密度の低減を
目的とした研究が数多くなされている。その中では、熱
サイクルすなわちエピタキシャル成長開始から終了まで
の間に、基板温度を成長温度からそれよりも高い温度に
複数回に分けて段階的に上げることによって転位を動か
して表面に逃がし、転位密度を低減する方法が比較的容
易かつ有効であるためよく行なわれており、これによっ
て例えば転位密度が２．５×１０6cm2のＧａＡｓ層を有
する基板が得られたとの報告もある。一方、格子不整合
に起因する転位密度を低減する他の方法としては、イン
ジウム等の不純物をエピタキシャル結晶中に添加する方
法や、歪超格子層を挿入する方法等が提案されている。
【０００４】
【発明が解決しようとする課題】上述したような各種の
方法によれば比較的低転位密度の化合物半導体エピタキ
シャル層を有する基板が得られるため光デバイス用基板
への応用が期待される。しかしながら、集積回路化され
た電子デバイスに応用する場合には、リーク電流を防止
するため各素子間は絶縁体もしくは半絶縁体によって分
離されていなければならない。そのため、従来のシリコ
ン基板を用いた電子デバイスでは、基板を選択酸化させ
てＳｉＯ2を形成して素子間分離を行なっている。一
方、化合物半導体デバイスにあっては、電子デバイス用
基板の方が光デバイス用基板に比べて高抵抗かつ低キャ
リア濃度であることを要求される。具体的には、単一元
素半導体基板上に化合物半導体をエピタキシャル成長さ
せたヘテロ構造の基板を電子デバイス用基板として使用
する場合、抵抗率が１×１０7Ω・cm以上で、キャリア
濃度が１×１０9cm-3以下のエピタキシャル層が動作層
の下にあることが不可欠である。
方法によれば比較的低転位密度の化合物半導体エピタキ
シャル層を有する基板が得られるため光デバイス用基板
への応用が期待される。しかしながら、集積回路化され
た電子デバイスに応用する場合には、リーク電流を防止
するため各素子間は絶縁体もしくは半絶縁体によって分
離されていなければならない。そのため、従来のシリコ
ン基板を用いた電子デバイスでは、基板を選択酸化させ
てＳｉＯ2を形成して素子間分離を行なっている。一
方、化合物半導体デバイスにあっては、電子デバイス用
基板の方が光デバイス用基板に比べて高抵抗かつ低キャ
リア濃度であることを要求される。具体的には、単一元
素半導体基板上に化合物半導体をエピタキシャル成長さ
せたヘテロ構造の基板を電子デバイス用基板として使用
する場合、抵抗率が１×１０7Ω・cm以上で、キャリア
濃度が１×１０9cm-3以下のエピタキシャル層が動作層
の下にあることが不可欠である。
【０００５】しかるに、上述した従来方法により単一元
素半導体基板上に化合物半導体をエピタキシャル成長さ
せた基板にあっては、キャリア濃度で２×１０15cm-3が
下限であり、１Ω・cm以上の高抵抗率が得られないため
電子デバイスあるいはＯＥＩＣ等への応用は期待できな
かった。そこで、化合物半導体をエピタキシャル成長さ
せた後に半絶縁性化することが試みられている。従来の
化合物半導体エピタキシャル層の半絶縁性化は一般に、
気相成長時にバイパス管から半絶縁性化不純物を含むド
ーピングガスを流したり、気相成長のソース原料に予め
半絶縁性化不純物を添加しておいて成長時に基板表面の
エピタキシャル層にドーピングさせる方法等により行な
われている。
素半導体基板上に化合物半導体をエピタキシャル成長さ
せた基板にあっては、キャリア濃度で２×１０15cm-3が
下限であり、１Ω・cm以上の高抵抗率が得られないため
電子デバイスあるいはＯＥＩＣ等への応用は期待できな
かった。そこで、化合物半導体をエピタキシャル成長さ
せた後に半絶縁性化することが試みられている。従来の
化合物半導体エピタキシャル層の半絶縁性化は一般に、
気相成長時にバイパス管から半絶縁性化不純物を含むド
ーピングガスを流したり、気相成長のソース原料に予め
半絶縁性化不純物を添加しておいて成長時に基板表面の
エピタキシャル層にドーピングさせる方法等により行な
われている。
【０００６】しかし、前者の方法では、バイパス管から
導入した半絶縁性化不純物の化合物が分解してバイパス
管内に析出したり、バイパス管内で半絶縁性化不純物と
ＨＣｌが反応して塩化物の形で輸送されるので、ドーピ
ング量を多くするとＨＣｌ濃度が高くなり、基板がエッ
チングされてしまうなどの欠点がある。一方、後者の方
法ではソース原料に対する半絶縁性化不純物源の偏析係
数が小さいと必要量の半絶縁性化不純物が輸送されない
ため、充分な半絶縁性化が達成できないという欠点があ
る。本発明は上記の問題点に着目してなされたもので、
その目的とするところは、従来に比べてはるかに高い抵
抗率を示す半絶縁性の化合物半導体エピタキシャル層を
単一元素半導体基板表面に有する基板およびそれを用い
た半導体装置並びにその半導体基板の製造方法を提供す
ることにある。
導入した半絶縁性化不純物の化合物が分解してバイパス
管内に析出したり、バイパス管内で半絶縁性化不純物と
ＨＣｌが反応して塩化物の形で輸送されるので、ドーピ
ング量を多くするとＨＣｌ濃度が高くなり、基板がエッ
チングされてしまうなどの欠点がある。一方、後者の方
法ではソース原料に対する半絶縁性化不純物源の偏析係
数が小さいと必要量の半絶縁性化不純物が輸送されない
ため、充分な半絶縁性化が達成できないという欠点があ
る。本発明は上記の問題点に着目してなされたもので、
その目的とするところは、従来に比べてはるかに高い抵
抗率を示す半絶縁性の化合物半導体エピタキシャル層を
単一元素半導体基板表面に有する基板およびそれを用い
た半導体装置並びにその半導体基板の製造方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明者は、エピタキシ
ャル層の半絶縁性化について鋭意研究を重ねた結果、化
合物半導体エピタキシャル層が充分な半絶縁性を示さな
い原因は、半絶縁性化するのに必要な深い準位が充分に
形成されないことにあり、単一元素半導体基板上に化合
物半導体をエピタキシャル成長させた後に、熱処理を施
すことにより深い準位となる欠陥濃度を高めて化合物半
導体エピタキシャル層を半絶縁性化できることを見出し
た。
ャル層の半絶縁性化について鋭意研究を重ねた結果、化
合物半導体エピタキシャル層が充分な半絶縁性を示さな
い原因は、半絶縁性化するのに必要な深い準位が充分に
形成されないことにあり、単一元素半導体基板上に化合
物半導体をエピタキシャル成長させた後に、熱処理を施
すことにより深い準位となる欠陥濃度を高めて化合物半
導体エピタキシャル層を半絶縁性化できることを見出し
た。
【０００８】本発明は上記知見に基づいてなされたもの
で、単一元素半導体基板の表面にアンドープの化合物半
導体エピタキシャル層を成長させた後、上記基板を熱処
理して上記エピタキシャル層を半絶縁性化することを提
案するものである。なお、上記基板の熱処理は、エピタ
キシャル層を形成する化合物半導体の構成元素の蒸気圧
を印加した状態で行なうのが望ましい。ただし、窒化シ
リコンのような保護膜をエピタキシャル層の表面に形成
してから行なう熱処理においては、構成元素の蒸気圧を
印加する必要はない。
で、単一元素半導体基板の表面にアンドープの化合物半
導体エピタキシャル層を成長させた後、上記基板を熱処
理して上記エピタキシャル層を半絶縁性化することを提
案するものである。なお、上記基板の熱処理は、エピタ
キシャル層を形成する化合物半導体の構成元素の蒸気圧
を印加した状態で行なうのが望ましい。ただし、窒化シ
リコンのような保護膜をエピタキシャル層の表面に形成
してから行なう熱処理においては、構成元素の蒸気圧を
印加する必要はない。
【０００９】
【作用】上記した手段によれば、熱処理によってアンド
ープ化合物半導体エピタキシャル層内に深い準位となる
欠陥が形成されるため、エピタキシャル層内の浅い準位
を形成する不純物が上記深い準位の欠陥によって補償さ
れ、エピタキシャル層が半絶縁性化される。
ープ化合物半導体エピタキシャル層内に深い準位となる
欠陥が形成されるため、エピタキシャル層内の浅い準位
を形成する不純物が上記深い準位の欠陥によって補償さ
れ、エピタキシャル層が半絶縁性化される。
【００１０】
（実施例１）減圧ＭＯＣＶＤ装置を用いて、図１に示す
ようにシリコン単結晶基板１上に、ＧａＡｓ層２ａ，２
ｂおよび３を３段階にエピタキシャル成長させてから熱
処理を施した。この実施例では、（１００）面から２°
傾いたオフアングルのシリコン基板を用意し、これを減
圧ＭＯＣＶＤ装置内に設置し、まず、水素とアルシンの
混合ガスの雰囲気下で基板を９００℃まで加熱して１０
分間保持した。次に、基板温度を４５０℃まで下げて基
板１の表面に格子不整合を緩和するバッファ層として第
１層目のＧａＡｓ層２ａを５０Åの厚さにエピタキシャ
ル成長させた。それから、基板温度を７５０℃に上げ
て、途中で９００℃１分間の瞬間熱処理を５回入れなが
ら第２層目のＧａＡｓ層２ｂを３μｍの厚さにエピタキ
シャル成長させた。
ようにシリコン単結晶基板１上に、ＧａＡｓ層２ａ，２
ｂおよび３を３段階にエピタキシャル成長させてから熱
処理を施した。この実施例では、（１００）面から２°
傾いたオフアングルのシリコン基板を用意し、これを減
圧ＭＯＣＶＤ装置内に設置し、まず、水素とアルシンの
混合ガスの雰囲気下で基板を９００℃まで加熱して１０
分間保持した。次に、基板温度を４５０℃まで下げて基
板１の表面に格子不整合を緩和するバッファ層として第
１層目のＧａＡｓ層２ａを５０Åの厚さにエピタキシャ
ル成長させた。それから、基板温度を７５０℃に上げ
て、途中で９００℃１分間の瞬間熱処理を５回入れなが
ら第２層目のＧａＡｓ層２ｂを３μｍの厚さにエピタキ
シャル成長させた。
【００１１】その後、基板をＭＯＣＶＤ装置より取り出
してガリウムボートとともにクロライド成長装置内に設
置し、水素雰囲気下で７５０℃まで加熱してから、Ｈ2
ガスをキャリアガスとして三塩化ひ素（ＡｓＣｌ3）を
供給して第３層目のＧａＡｓ層３を厚さ３０μｍにエピ
タキシャル成長させた。次に、上記エピタキシャル成長
を行なった基板を取り出して、ひ素とともに石英アンプ
ル内に入れ、真空封止した。この際、ひ素の量は熱処理
する温度で基板表面からひ素が揮発しない程度の蒸気圧
が得られるように決定した。次に、この石英アンプルを
加熱炉に入れて、９５０℃で３時間熱処理した後、冷却
した。
してガリウムボートとともにクロライド成長装置内に設
置し、水素雰囲気下で７５０℃まで加熱してから、Ｈ2
ガスをキャリアガスとして三塩化ひ素（ＡｓＣｌ3）を
供給して第３層目のＧａＡｓ層３を厚さ３０μｍにエピ
タキシャル成長させた。次に、上記エピタキシャル成長
を行なった基板を取り出して、ひ素とともに石英アンプ
ル内に入れ、真空封止した。この際、ひ素の量は熱処理
する温度で基板表面からひ素が揮発しない程度の蒸気圧
が得られるように決定した。次に、この石英アンプルを
加熱炉に入れて、９５０℃で３時間熱処理した後、冷却
した。
【００１２】熱処理後、ラッピングによりウェハの表面
を約１０μm除去した後、ファン・デル・パウ（Ｖａｎ
ｄｅｒ Ｐａｕｗ）法により抵抗率を測定した。その
結果、抵抗率１×１０7Ω・cm以上のＧａＡｓエピタキ
シャル層が形成されていることが確認された。さらに、
上記熱処理後の基板のＧａＡｓエピタキシャル層にイオ
ン注入法によってチャンネル層を形成して電界効果トラ
ンジスタを作成し、その特性を評価したところ従来のＧ
ａＡｓ基板上に作成した電界効果トランジスタとほとん
ど変らない特性を有していることが確認された。
を約１０μm除去した後、ファン・デル・パウ（Ｖａｎ
ｄｅｒ Ｐａｕｗ）法により抵抗率を測定した。その
結果、抵抗率１×１０7Ω・cm以上のＧａＡｓエピタキ
シャル層が形成されていることが確認された。さらに、
上記熱処理後の基板のＧａＡｓエピタキシャル層にイオ
ン注入法によってチャンネル層を形成して電界効果トラ
ンジスタを作成し、その特性を評価したところ従来のＧ
ａＡｓ基板上に作成した電界効果トランジスタとほとん
ど変らない特性を有していることが確認された。
【００１３】（実施例２）ＭＢＥ装置を用いてシリコン
単結晶基板上にＧａＡｓ層を低温成長して熱処理してか
ら歪超格子層を形成した後、ＧａＡｓ層を２段階にエピ
タキシャル成長させて熱処理を施した。実施例１と同様
に（１００）面から２°傾いたオフアングルのシリコン
基板を用意し、これをＭＢＥ装置内に設置し、まず１０
００℃で１０分間のサーマルクリーニングを行なって表
面を浄化してから、基板温度を３００℃まで下げてＧａ
Ａｓ層を１００ｎｍの厚さに成長させた。その後、基板
温度を６００℃まで上げて１０分間保持してから、基板
温度を再び３００℃まで下げてＧａＡｓ層を２μｍ成長
させた。
単結晶基板上にＧａＡｓ層を低温成長して熱処理してか
ら歪超格子層を形成した後、ＧａＡｓ層を２段階にエピ
タキシャル成長させて熱処理を施した。実施例１と同様
に（１００）面から２°傾いたオフアングルのシリコン
基板を用意し、これをＭＢＥ装置内に設置し、まず１０
００℃で１０分間のサーマルクリーニングを行なって表
面を浄化してから、基板温度を３００℃まで下げてＧａ
Ａｓ層を１００ｎｍの厚さに成長させた。その後、基板
温度を６００℃まで上げて１０分間保持してから、基板
温度を再び３００℃まで下げてＧａＡｓ層を２μｍ成長
させた。
【００１４】次に、歪超格子層〔Ｉｎ0.3ＧａＡｓ（１
０ｎｍ）／ＧａＡｓ（２０ｎｍ）〕を２０周期形成して
から、基板温度を３００℃に保持したままＧａＡｓ層を
５μｍ成長させた。その後、基板をＭＢＥ装置より取り
出してガリウムの入ったボートとともにクロライド成長
装置内に設置し、水素雰囲気下で７５０℃まで加熱して
から、Ｈ2ガスをキャリアガスとして三塩化ひ素（Ａｓ
Ｃｌ3）を供給して、ＧａＡｓ層を厚さ３０μｍにエピ
タキシャル成長させた。次に、上記エピタキシャル成長
を行なった基板を取り出して、ひ素とともに石英アンプ
ル内に真空封止し、上記実施例１と同一の条件（９５０
℃，３時間）で熱処理を行なった。
０ｎｍ）／ＧａＡｓ（２０ｎｍ）〕を２０周期形成して
から、基板温度を３００℃に保持したままＧａＡｓ層を
５μｍ成長させた。その後、基板をＭＢＥ装置より取り
出してガリウムの入ったボートとともにクロライド成長
装置内に設置し、水素雰囲気下で７５０℃まで加熱して
から、Ｈ2ガスをキャリアガスとして三塩化ひ素（Ａｓ
Ｃｌ3）を供給して、ＧａＡｓ層を厚さ３０μｍにエピ
タキシャル成長させた。次に、上記エピタキシャル成長
を行なった基板を取り出して、ひ素とともに石英アンプ
ル内に真空封止し、上記実施例１と同一の条件（９５０
℃，３時間）で熱処理を行なった。
【００１５】熱処理後、ラッピングによりウェハの表面
を約１０μm除去した後、抵抗率を測定した。その結
果、抵抗率１×１０7Ω・cm以上のＧａＡｓエピタキシ
ャル層が形成されていることが確認された。さらに、上
記熱処理後の基板のＧａＡｓエピタキシャル層にイオン
注入法によってチャンネル層を形成して電界効果トラン
ジスタを作成し、その特性を評価したところ従来のＧａ
Ａｓ基板上に作成した電界効果トランジスタで見られた
電流電圧特性のヒステリシスが抑制されていることが確
認された。また、隣接する２つのＦＥＴについてその一
方に印加する電圧を変化させて他方のＦＥＴのドレイン
電流を測定したところ、ドレイン電流に変化がなく、従
来のバルク結晶で問題とされていたサイドゲート効果が
抑制されていることが分かった。
を約１０μm除去した後、抵抗率を測定した。その結
果、抵抗率１×１０7Ω・cm以上のＧａＡｓエピタキシ
ャル層が形成されていることが確認された。さらに、上
記熱処理後の基板のＧａＡｓエピタキシャル層にイオン
注入法によってチャンネル層を形成して電界効果トラン
ジスタを作成し、その特性を評価したところ従来のＧａ
Ａｓ基板上に作成した電界効果トランジスタで見られた
電流電圧特性のヒステリシスが抑制されていることが確
認された。また、隣接する２つのＦＥＴについてその一
方に印加する電圧を変化させて他方のＦＥＴのドレイン
電流を測定したところ、ドレイン電流に変化がなく、従
来のバルク結晶で問題とされていたサイドゲート効果が
抑制されていることが分かった。
【００１６】なお、上記実施例では、基板との格子不整
合を緩和する化合物半導体バッファ層を、ＭＯＣＶＤ法
による段階的エピタキシャル成長およびＭＢＥ法による
歪超格子成長で形成した場合について説明したが、バッ
ファ層の形成は上記方法に限定されず、他の公知の技術
を用いて形成したものであってよい。また、バッファ層
は組成勾配層その他の構造であってもよい。さらに、上
記実施例では、シリコン基板上にＧａＡｓエピタキシャ
ル層を成長させて半絶縁性化したものについて説明した
が、この発明はそれに限定されず、単一元素半導体基板
上にIII−Ｖ族その他の化合物半導体エピタキシャル成
長層を有する基板を製造する場合一般に適用することが
できる。その場合の熱処理温度は、成長させた化合物半
導体に応じて最適な温度を選択するのが望ましい。
合を緩和する化合物半導体バッファ層を、ＭＯＣＶＤ法
による段階的エピタキシャル成長およびＭＢＥ法による
歪超格子成長で形成した場合について説明したが、バッ
ファ層の形成は上記方法に限定されず、他の公知の技術
を用いて形成したものであってよい。また、バッファ層
は組成勾配層その他の構造であってもよい。さらに、上
記実施例では、シリコン基板上にＧａＡｓエピタキシャ
ル層を成長させて半絶縁性化したものについて説明した
が、この発明はそれに限定されず、単一元素半導体基板
上にIII−Ｖ族その他の化合物半導体エピタキシャル成
長層を有する基板を製造する場合一般に適用することが
できる。その場合の熱処理温度は、成長させた化合物半
導体に応じて最適な温度を選択するのが望ましい。
【００１７】
【発明の効果】以上説明したようにこの発明は、単一元
素半導体基板の表面にアンドープの化合物半導体エピタ
キシャル層を成長させた後、上記基板を熱処理するよう
にしたので、熱処理によってアンドープ化合物半導体エ
ピタキシャル層内に深い準位となる欠陥が形成されるた
め、エピタキシャル層内の浅い準位を形成する不純物が
上記深い準位の欠陥によって補償され、エピタキシャル
層が半絶縁性化されるという効果がある。また、上記方
法により得られた基板は、エピタキシャル層が１×１０
7Ω・cm以上の抵抗率を有する半絶縁性化合物半導体エ
ピタキシャル層であるため、ここにＦＥＴ等の電子素子
を複数個形成したときに素子間の分離が充分に達成され
る。しかも、基板表面のエピタキシャル層の一部を除去
して、シリコン等の単一元素半導体基板を露出させ、そ
こに電子素子を形成してやれば、異なる半導体を基体と
する素子を組み合わせて単一の基板上に集積したデバイ
スを得ることができるという効果がある。
素半導体基板の表面にアンドープの化合物半導体エピタ
キシャル層を成長させた後、上記基板を熱処理するよう
にしたので、熱処理によってアンドープ化合物半導体エ
ピタキシャル層内に深い準位となる欠陥が形成されるた
め、エピタキシャル層内の浅い準位を形成する不純物が
上記深い準位の欠陥によって補償され、エピタキシャル
層が半絶縁性化されるという効果がある。また、上記方
法により得られた基板は、エピタキシャル層が１×１０
7Ω・cm以上の抵抗率を有する半絶縁性化合物半導体エ
ピタキシャル層であるため、ここにＦＥＴ等の電子素子
を複数個形成したときに素子間の分離が充分に達成され
る。しかも、基板表面のエピタキシャル層の一部を除去
して、シリコン等の単一元素半導体基板を露出させ、そ
こに電子素子を形成してやれば、異なる半導体を基体と
する素子を組み合わせて単一の基板上に集積したデバイ
スを得ることができるという効果がある。
【図１】本発明方法により製造された化合物半導体基板
の構造の一例を示す断面図である。
の構造の一例を示す断面図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】ところが、シリコンとＧａＡｓは格子定数
に比較的大きな違いがあるため、上記構造には格子不整
合および熱膨張率の遠いに起因する転位等の結晶欠陥が
高密度に発生するという問題があり、転位密度の低減を
目的とした研究が数多くなされている。その中では、熱
サイクルすなわちエピタキシャル成長開始から終了まで
の間に、基板温度を成長温度からそれよりも高い温度に
複数回に分けて段階的に上げることによって転位を動か
して表面に逃がし、転位密度を低減する方法が比較的容
易かつ有効であるためよく行なわれており、これによっ
て例えば転位密度が２．５×１０６ｃｍ−２ のＧａＡｓ
層を有する基板が得られたとの報告もある。一方、格子
不整合に起因する転位密度を低減する他の方法として
は、インジウム等の不純物をエピタキシャル結晶中に添
加する方法や、歪超格子層を挿入する方法等が提案され
ている。
に比較的大きな違いがあるため、上記構造には格子不整
合および熱膨張率の遠いに起因する転位等の結晶欠陥が
高密度に発生するという問題があり、転位密度の低減を
目的とした研究が数多くなされている。その中では、熱
サイクルすなわちエピタキシャル成長開始から終了まで
の間に、基板温度を成長温度からそれよりも高い温度に
複数回に分けて段階的に上げることによって転位を動か
して表面に逃がし、転位密度を低減する方法が比較的容
易かつ有効であるためよく行なわれており、これによっ
て例えば転位密度が２．５×１０６ｃｍ−２ のＧａＡｓ
層を有する基板が得られたとの報告もある。一方、格子
不整合に起因する転位密度を低減する他の方法として
は、インジウム等の不純物をエピタキシャル結晶中に添
加する方法や、歪超格子層を挿入する方法等が提案され
ている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】次に、歪超格子層〔Ｉｎ０．３Ｇａ０．７
Ａｓ（１０ｎｍ）／ＧａＡｓ（２０ｎｍ）〕を２０周期
形成してから、基板温度を３００℃に保持したままＧａ
Ａｓ層を５μｍ成長させた。その後、基板をＭＢＥ装置
より取り出してガリウムの入ったボートとともにクロラ
イド成長装置内に設置し、水素雰囲気下で７５０℃まで
加熱してから、Ｈ２ガスをキャリアガスとして三塩化ひ
素（ＡｓＣｌ３）を供給して、ＧａＡｓ層を厚さ３０μ
ｍにエピタキシャル成長させた。次に、上記エピタキシ
ャル成長を行なった基板を取り出して、ひ素とともに石
英アンプル内に真空封止し、上記実施例１と同一の条件
（９５０℃，３時間）で熱処理を行なった。
Ａｓ（１０ｎｍ）／ＧａＡｓ（２０ｎｍ）〕を２０周期
形成してから、基板温度を３００℃に保持したままＧａ
Ａｓ層を５μｍ成長させた。その後、基板をＭＢＥ装置
より取り出してガリウムの入ったボートとともにクロラ
イド成長装置内に設置し、水素雰囲気下で７５０℃まで
加熱してから、Ｈ２ガスをキャリアガスとして三塩化ひ
素（ＡｓＣｌ３）を供給して、ＧａＡｓ層を厚さ３０μ
ｍにエピタキシャル成長させた。次に、上記エピタキシ
ャル成長を行なった基板を取り出して、ひ素とともに石
英アンプル内に真空封止し、上記実施例１と同一の条件
（９５０℃，３時間）で熱処理を行なった。
Claims (4)
- 【請求項１】 単一元素半導体基板の表面に、基板との
格子不整合を緩和する化合物半導体バッファエピタキシ
ャル層を介して、抵抗率１×１０7Ω・cm以上の半絶縁
性化合物半導体エピタキシャル層が形成されていること
を特徴とする化合物半導体基板。 - 【請求項２】 請求項１記載の化合物半導体基板の表面
に電子素子または光素子が形成されてなることを特徴と
する半導体装置。 - 【請求項３】 単一元素半導体基板の表面にアンドープ
の化合物半導体エピタキシャル層を成長させた後、上記
基板を熱処理して上記エピタキシャル層を半絶縁性化す
るようにしたことを特徴とする化合物半導体基板の製造
方法。 - 【請求項４】 単一元素半導体基板の表面に、基板との
格子不整合を緩和する化合物半導体バッファ層をエピタ
キシャル成長させ、その上に所望の組成比を有するアン
ドープの化合物半導体層をエピタキシャル成長させた
後、上記基板を熱処理して上記エピタキシャル層を半絶
縁性化するようにしたことを特徴とする化合物半導体基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7561093A JPH06291052A (ja) | 1993-04-01 | 1993-04-01 | 化合物半導体基板およびそれを用いた半導体装置並びに半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7561093A JPH06291052A (ja) | 1993-04-01 | 1993-04-01 | 化合物半導体基板およびそれを用いた半導体装置並びに半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291052A true JPH06291052A (ja) | 1994-10-18 |
Family
ID=13581157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7561093A Pending JPH06291052A (ja) | 1993-04-01 | 1993-04-01 | 化合物半導体基板およびそれを用いた半導体装置並びに半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100653576B1 (ko) * | 2006-06-01 | 2006-12-05 | 한국표준과학연구원 | 밴더파우법을 이용한 금속 도전율 측정 전극 및 온도조절장치 |
-
1993
- 1993-04-01 JP JP7561093A patent/JPH06291052A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100653576B1 (ko) * | 2006-06-01 | 2006-12-05 | 한국표준과학연구원 | 밴더파우법을 이용한 금속 도전율 측정 전극 및 온도조절장치 |
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