JPH06291248A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06291248A JPH06291248A JP5078273A JP7827393A JPH06291248A JP H06291248 A JPH06291248 A JP H06291248A JP 5078273 A JP5078273 A JP 5078273A JP 7827393 A JP7827393 A JP 7827393A JP H06291248 A JPH06291248 A JP H06291248A
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- semiconductor
- semiconductor chip
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- chip
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/853—On the same surface
- H10W72/856—Bump connectors and die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
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Abstract
(57)【要約】
【目的】この発明は、実装基板上において高密度且つ低
い高さでチップを実装する。 【構成】実装基板21の上に互いに直交する第１および第
２の面19,20 を有する第１および第２の半導体チップ2
2,23 を７０°の角度で傾斜して配設し、前記第１の半
導体チップ22における第１の面19と前記第２の半導体チ
ップ23における第１の面19と対向する面との間に絶縁シ
−ト30を設けている。前記実装基板21、第１の半導体チ
ップ22における第１の面19および第２の半導体チップ23
における第２の面20によりスペ−ス31を形成し、このス
ペ−ス31において、前記実装基板21の上に設けられた電
極33と第１の半導体チップ22における第１の面19の上に
設けられたパッド32とを半田バンプ34により接続してい
る。従って、実装基板上において高密度且つ低い高さで
チップを実装することができる。
い高さでチップを実装する。 【構成】実装基板21の上に互いに直交する第１および第
２の面19,20 を有する第１および第２の半導体チップ2
2,23 を７０°の角度で傾斜して配設し、前記第１の半
導体チップ22における第１の面19と前記第２の半導体チ
ップ23における第１の面19と対向する面との間に絶縁シ
−ト30を設けている。前記実装基板21、第１の半導体チ
ップ22における第１の面19および第２の半導体チップ23
における第２の面20によりスペ−ス31を形成し、このス
ペ−ス31において、前記実装基板21の上に設けられた電
極33と第１の半導体チップ22における第１の面19の上に
設けられたパッド32とを半田バンプ34により接続してい
る。従って、実装基板上において高密度且つ低い高さで
チップを実装することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に係わ
り、特に基板上にメモリチップを高密度に実装した半導
体装置に関する。
り、特に基板上にメモリチップを高密度に実装した半導
体装置に関する。
【０００２】
【従来の技術】近年、半導体装置が高集積化されること
によりチップが大型化されている。これに伴い、樹脂封
止型半導体装置のパッケ−ジが大型化される。一方、実
装スペ−スにおいては微細化が要求されるため、パッケ
−ジが薄型化の傾向にあり、この傾向は今後益々強くな
っていくと考えられる。なぜなら、最近は半導体集積回
路技術が進歩し、マイクロプロセッサとその外部とのデ
−タ転送量及びスピ−ドの増大への要求が強くなってい
るからである。このため、この要求にいかに答えるかが
マイクロプロセッサを用いたシステムの動作スピ−ド、
能力を上げる重要な課題であるといえる。
によりチップが大型化されている。これに伴い、樹脂封
止型半導体装置のパッケ−ジが大型化される。一方、実
装スペ−スにおいては微細化が要求されるため、パッケ
−ジが薄型化の傾向にあり、この傾向は今後益々強くな
っていくと考えられる。なぜなら、最近は半導体集積回
路技術が進歩し、マイクロプロセッサとその外部とのデ
−タ転送量及びスピ−ドの増大への要求が強くなってい
るからである。このため、この要求にいかに答えるかが
マイクロプロセッサを用いたシステムの動作スピ−ド、
能力を上げる重要な課題であるといえる。
【０００３】したがって、ウェ−ハスケ−ルインテグレ
−ション、マルチチップモジュ−ル等の高密度実装技術
の開発が行われているが、いずれもメモリチップ、ロジ
ックチップを二次元平面状に高密度に実装する技術であ
る。
−ション、マルチチップモジュ−ル等の高密度実装技術
の開発が行われているが、いずれもメモリチップ、ロジ
ックチップを二次元平面状に高密度に実装する技術であ
る。
【０００４】図８は、特開平２−１７７４６６号公報に
記載されている第１の従来の半導体装置を示す断面図で
ある。積層された配線１を有する実装基板２の上には複
数のメモリチップ３を有するモジュ−ル４が実装されて
おり、前記メモリチップ３の主面は前記実装基板２の主
面に対して垂直に位置している。
記載されている第１の従来の半導体装置を示す断面図で
ある。積層された配線１を有する実装基板２の上には複
数のメモリチップ３を有するモジュ−ル４が実装されて
おり、前記メモリチップ３の主面は前記実装基板２の主
面に対して垂直に位置している。
【０００５】すなわち、前記モジュ−ル４においては、
メモリチップ３、図示せぬ接着シ−ト、ＴＡＢ(Tape Au
tomated Bonding)テ−プ５を順次積層し、これらメモリ
チップ３、接着シ−ト、ＴＡＢテ−プ５を樹脂６により
封止した構造とされている。前記ＴＡＢテ−プ５におけ
るアウタ−リ−ドは半田６により前記実装基板２上の電
極７と電気的に接続されている。これにより、前記モジ
ュ−ル４は前記アウタ−リ−ドが実装基板２の主面に対
して垂直になるように実装されている。
メモリチップ３、図示せぬ接着シ−ト、ＴＡＢ(Tape Au
tomated Bonding)テ−プ５を順次積層し、これらメモリ
チップ３、接着シ−ト、ＴＡＢテ−プ５を樹脂６により
封止した構造とされている。前記ＴＡＢテ−プ５におけ
るアウタ−リ−ドは半田６により前記実装基板２上の電
極７と電気的に接続されている。これにより、前記モジ
ュ−ル４は前記アウタ−リ−ドが実装基板２の主面に対
して垂直になるように実装されている。
【０００６】ところで、上記第１の従来の半導体装置で
は、ＴＡＢテ−プ５におけるアウタ−リ−ドを半田６に
より実装基板２上の電極７と接続している。この際、前
記アウタ−リ−ドの強度が弱いことを考えると、実装基
板２にモジュ−ル４を実装することは容易ではない。
は、ＴＡＢテ−プ５におけるアウタ−リ−ドを半田６に
より実装基板２上の電極７と接続している。この際、前
記アウタ−リ−ドの強度が弱いことを考えると、実装基
板２にモジュ−ル４を実装することは容易ではない。
【０００７】図９は、第２の従来の半導体装置を示す断
面図である。実装基板１１の上には図示せぬ接着剤を介
して第１乃至第８のチップ１２ａ〜１２ｈが載置されて
いる。これらチップ１２ａ〜１２ｈそれぞれの主面は実
装基板１１の主面に対して垂直に位置しており、前記チ
ップ１２ａ〜１２ｈは相互に平行に実装基板１１上に載
置されている。前記チップ１２ａ〜１２ｈそれぞれの主
面上に設けられた図示せぬパッドは半田バンプ１３によ
り実装基板１１上の電極１４と電気的に接続されてい
る。
面図である。実装基板１１の上には図示せぬ接着剤を介
して第１乃至第８のチップ１２ａ〜１２ｈが載置されて
いる。これらチップ１２ａ〜１２ｈそれぞれの主面は実
装基板１１の主面に対して垂直に位置しており、前記チ
ップ１２ａ〜１２ｈは相互に平行に実装基板１１上に載
置されている。前記チップ１２ａ〜１２ｈそれぞれの主
面上に設けられた図示せぬパッドは半田バンプ１３によ
り実装基板１１上の電極１４と電気的に接続されてい
る。
【０００８】図１０は、図９に示す半導体装置における
チップ上のパッドと実装基板上の電極との接続部を示す
拡大断面図である。実装基板１１上に設けられた電極１
４の幅１４ａは１００μｍとされている。この電極１４
と厚さ１２ｉが３００μｍの第１のチップ１２ａとの間
隔１５は５０μｍとされており、前記電極１４と第２の
チップ１２ｂとの間隔１６は１５０μｍとされている。
したがって、第１および第２のチップ１２ａ、１２ｂの
相互間隔は３００μｍ必要となる。
チップ上のパッドと実装基板上の電極との接続部を示す
拡大断面図である。実装基板１１上に設けられた電極１
４の幅１４ａは１００μｍとされている。この電極１４
と厚さ１２ｉが３００μｍの第１のチップ１２ａとの間
隔１５は５０μｍとされており、前記電極１４と第２の
チップ１２ｂとの間隔１６は１５０μｍとされている。
したがって、第１および第２のチップ１２ａ、１２ｂの
相互間隔は３００μｍ必要となる。
【０００９】ところで、上記第２の従来の半導体装置で
は、実装基板１１にチップ１２ａ〜１２ｈを垂直に実装
しているため、チップ１２ａ〜１２ｈ相互間には所定の
間隔、即ちチップ１２ａ〜１２ｈ上のパッドと実装基板
１１上の電極１４とを半田バンプ１３により接続するた
めの間隔が必要となる。これにより、チップの実装密度
が低下する。
は、実装基板１１にチップ１２ａ〜１２ｈを垂直に実装
しているため、チップ１２ａ〜１２ｈ相互間には所定の
間隔、即ちチップ１２ａ〜１２ｈ上のパッドと実装基板
１１上の電極１４とを半田バンプ１３により接続するた
めの間隔が必要となる。これにより、チップの実装密度
が低下する。
【００１０】また、実装基板１１にチップ１２ａ〜１２
ｈを垂直に実装している際のチップの高さが半導体装置
の高さとなる。このため、この半導体装置を複数、実装
基板１１同士が平行に位置するように、できるだけ狭ピ
ッチに配置する場合の妨げとなる。ここで言う半導体装
置の高さとは、実装基板と垂直方向における半導体装置
の長さをいい、以下、半導体装置の高さはこれを指すも
のとする。
ｈを垂直に実装している際のチップの高さが半導体装置
の高さとなる。このため、この半導体装置を複数、実装
基板１１同士が平行に位置するように、できるだけ狭ピ
ッチに配置する場合の妨げとなる。ここで言う半導体装
置の高さとは、実装基板と垂直方向における半導体装置
の長さをいい、以下、半導体装置の高さはこれを指すも
のとする。
【００１１】
【発明が解決しようとする課題】上記第１、第２の従来
の半導体装置には、チップ１２ａ〜１２ｈ相互間に所定
の間隔を設ける必要があるため、チップの実装密度が低
下する問題点、および実装基板上に垂直にチップを実装
することにより半導体装置の高さが高くなる問題点があ
る。
の半導体装置には、チップ１２ａ〜１２ｈ相互間に所定
の間隔を設ける必要があるため、チップの実装密度が低
下する問題点、および実装基板上に垂直にチップを実装
することにより半導体装置の高さが高くなる問題点があ
る。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、実装基板上において高
密度且つ低い高さでチップを実装している半導体装置を
提供することにある。
されたものであり、その目的は、実装基板上において高
密度且つ低い高さでチップを実装している半導体装置を
提供することにある。
【００１３】
【課題を解決するための手段】この発明は、上記課題を
解決するため、基板と、前記基板の上に所定の角度で傾
斜して配設され、ある角度で接している第１および第２
の面を有する第１および第２の半導体チップと、前記第
１の半導体チップにおける第１の面と前記第２の半導体
チップにおける第１の面と対向する面との間に設けられ
た絶縁体と、前記基板、前記第１の半導体チップにおけ
る第１の面および前記第２の半導体チップにおける第２
の面により形成される空間と、前記空間において、前記
基板の上に設けられた電極と前記第１の半導体チップに
おける第１の面の上に設けられた電極とが接続される導
電性物質とを具備することを特徴としている。
解決するため、基板と、前記基板の上に所定の角度で傾
斜して配設され、ある角度で接している第１および第２
の面を有する第１および第２の半導体チップと、前記第
１の半導体チップにおける第１の面と前記第２の半導体
チップにおける第１の面と対向する面との間に設けられ
た絶縁体と、前記基板、前記第１の半導体チップにおけ
る第１の面および前記第２の半導体チップにおける第２
の面により形成される空間と、前記空間において、前記
基板の上に設けられた電極と前記第１の半導体チップに
おける第１の面の上に設けられた電極とが接続される導
電性物質とを具備することを特徴としている。
【００１４】
【作用】この発明は、基板の上に第１および第２の半導
体チップを傾斜して配設することにより、前記基板、前
記第１の半導体チップにおける第１の面および前記第２
の半導体チップにおける第２の面により空間を形成する
ことができる。このため、第１および第２の半導体チッ
プの相互間に間隔を設けなくても、前記空間において、
前記基板上の電極と前記第１の半導体チップにおける第
１の面上の電極とを導電性物質により接続することがで
きる。したがって、第１および第２の半導体チップの相
互間に間隔を設けていないため、基板上に半導体チップ
を高密度に実装することができる。また、基板の上に半
導体チップを傾斜して配設しているため、基板上におい
て低い高さで半導体チップを実装することができる。
体チップを傾斜して配設することにより、前記基板、前
記第１の半導体チップにおける第１の面および前記第２
の半導体チップにおける第２の面により空間を形成する
ことができる。このため、第１および第２の半導体チッ
プの相互間に間隔を設けなくても、前記空間において、
前記基板上の電極と前記第１の半導体チップにおける第
１の面上の電極とを導電性物質により接続することがで
きる。したがって、第１および第２の半導体チップの相
互間に間隔を設けていないため、基板上に半導体チップ
を高密度に実装することができる。また、基板の上に半
導体チップを傾斜して配設しているため、基板上におい
て低い高さで半導体チップを実装することができる。
【００１５】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１６】図１は、この発明の第１の実施例による半
導体装置を示す断面図であり、図２は、図１に示す半導
体装置におけるチップ上のパッドと実装基板上の電極と
の接続部を示す拡大断面図である。実装基板２１の表面
上には電極３３が設けられている。前記実装基板２１の
上には互いに直交する第１および第２の面１９、２０を
有する厚さａが例えば３００μｍの第１乃至第８の半導
体チップ２２〜２９それぞれの一端が設けられている。
これら半導体チップ２２〜２９それぞれの第１の面１９
は前記実装基板２１の主面に対して垂直ではなく傾斜し
て形成されている。即ち、前記実装基板２１の主面と前
記半導体チップ２２〜２９それぞれの第１の面とは例え
ば７０°の角度θが設けられている。
導体装置を示す断面図であり、図２は、図１に示す半導
体装置におけるチップ上のパッドと実装基板上の電極と
の接続部を示す拡大断面図である。実装基板２１の表面
上には電極３３が設けられている。前記実装基板２１の
上には互いに直交する第１および第２の面１９、２０を
有する厚さａが例えば３００μｍの第１乃至第８の半導
体チップ２２〜２９それぞれの一端が設けられている。
これら半導体チップ２２〜２９それぞれの第１の面１９
は前記実装基板２１の主面に対して垂直ではなく傾斜し
て形成されている。即ち、前記実装基板２１の主面と前
記半導体チップ２２〜２９それぞれの第１の面とは例え
ば７０°の角度θが設けられている。
【００１７】前記第１乃至第８の半導体チップ２２〜２
９それぞれの相互間には厚さｂが例えば２０μｍのポリ
イミド、エポキシシ−ト又はアライミドシ−ト等からな
る絶縁シ−ト３０が挟まれている。即ち、第１の半導体
チップ２２における第１の面１９と第２の半導体チップ
２３における第１の面１９と対向する面との間には絶縁
シ−ト３０が設けられている。前記第１乃至第８の半導
体チップ２２〜２９それぞれの第１の面１９上にはパッ
ド３２が設けられている。
９それぞれの相互間には厚さｂが例えば２０μｍのポリ
イミド、エポキシシ−ト又はアライミドシ−ト等からな
る絶縁シ−ト３０が挟まれている。即ち、第１の半導体
チップ２２における第１の面１９と第２の半導体チップ
２３における第１の面１９と対向する面との間には絶縁
シ−ト３０が設けられている。前記第１乃至第８の半導
体チップ２２〜２９それぞれの第１の面１９上にはパッ
ド３２が設けられている。
【００１８】前記半導体チップ２２〜２９が実装基板２
１に対して傾斜して形成されているため、図２に示すよ
うに、実装基板２１と第１乃至第８の半導体チップ２２
〜２９それぞれとの間には断面形状が三角形であるスペ
−ス３１ができる。即ち、実装基板２１の主面、第１の
半導体チップ２２における第１の面１９および第２の半
導体チップ２３における第２の面２０によりスペ−ス３
１が形成される。このスペ−ス３１における長さｃは１
１６μｍとなる。
１に対して傾斜して形成されているため、図２に示すよ
うに、実装基板２１と第１乃至第８の半導体チップ２２
〜２９それぞれとの間には断面形状が三角形であるスペ
−ス３１ができる。即ち、実装基板２１の主面、第１の
半導体チップ２２における第１の面１９および第２の半
導体チップ２３における第２の面２０によりスペ−ス３
１が形成される。このスペ−ス３１における長さｃは１
１６μｍとなる。
【００１９】前記スペ−ス３１と対応する位置に前記パ
ッド３２および電極３３が形成されている。このパッド
３２上には半田バンプ３４が設けられており、この半田
バンプ３４は電極３３とフリップチップ技術を用いて接
続されている。
ッド３２および電極３３が形成されている。このパッド
３２上には半田バンプ３４が設けられており、この半田
バンプ３４は電極３３とフリップチップ技術を用いて接
続されている。
【００２０】上記第１の実施例によれば、実装基板２１
の上に第１乃至第８の半導体チップ２２〜２９それぞれ
の一端を設け、これら半導体チップ２２〜２９それぞれ
の第１の面１９を実装基板２１の主面に対して傾けて形
成している。このため、実装基板２１と半導体チップ２
２〜２９との間にスペ−ス３１を形成することができ
る。このスペ−ス３１において、半導体チップ２２〜２
９上のパッド３２と実装基板２１上の電極３３とを半田
バンプ３４により接続している。したがって、従来の半
導体装置のようにチップ相互間に間隔を設ける必要がな
いため、半導体チップの実装密度を大幅に向上させるこ
とができる。
の上に第１乃至第８の半導体チップ２２〜２９それぞれ
の一端を設け、これら半導体チップ２２〜２９それぞれ
の第１の面１９を実装基板２１の主面に対して傾けて形
成している。このため、実装基板２１と半導体チップ２
２〜２９との間にスペ−ス３１を形成することができ
る。このスペ−ス３１において、半導体チップ２２〜２
９上のパッド３２と実装基板２１上の電極３３とを半田
バンプ３４により接続している。したがって、従来の半
導体装置のようにチップ相互間に間隔を設ける必要がな
いため、半導体チップの実装密度を大幅に向上させるこ
とができる。
【００２１】また、実装基板２１上に半導体チップ２２
〜２９を傾けて実装しているため、半導体装置を複数、
実装基板２１同士が平行に位置するように、できるだけ
狭ピッチに配置する場合には従来品より有利となる。具
体的には、従来品のように基板にチップを垂直に実装し
た場合の半導体装置の高さに対して、実装基板２１上に
７０°の角度θを設けて傾けて半導体チップ２２〜２９
を実装した場合の半導体装置の高さは約９５％となる。
さらに、実装基板２１上に４５°の角度θを設けて傾け
て半導体チップ２２〜２９を実装した場合の半導体装置
の高さは、従来品に対して、約７０％となる。
〜２９を傾けて実装しているため、半導体装置を複数、
実装基板２１同士が平行に位置するように、できるだけ
狭ピッチに配置する場合には従来品より有利となる。具
体的には、従来品のように基板にチップを垂直に実装し
た場合の半導体装置の高さに対して、実装基板２１上に
７０°の角度θを設けて傾けて半導体チップ２２〜２９
を実装した場合の半導体装置の高さは約９５％となる。
さらに、実装基板２１上に４５°の角度θを設けて傾け
て半導体チップ２２〜２９を実装した場合の半導体装置
の高さは、従来品に対して、約７０％となる。
【００２２】また、実装基板２１上に半導体チップ２２
〜２９を傾けて実装しているため、半導体チップ２２〜
２９上の半田バンプ３４を従来品のように高く形成する
必要がない。したがって、半導体チップ２２〜２９上に
半田バンプ３４を容易に形成することができる。
〜２９を傾けて実装しているため、半導体チップ２２〜
２９上の半田バンプ３４を従来品のように高く形成する
必要がない。したがって、半導体チップ２２〜２９上に
半田バンプ３４を容易に形成することができる。
【００２３】また、半導体チップ２２〜２９上のパッド
３２と実装基板２１上の電極３３とを半田を用いたフリ
ップチップ技術を用いて接続している。このため、実装
基板上に半導体チップを廉価で容易に３次元的に高密度
実装することができる。
３２と実装基板２１上の電極３３とを半田を用いたフリ
ップチップ技術を用いて接続している。このため、実装
基板上に半導体チップを廉価で容易に３次元的に高密度
実装することができる。
【００２４】尚、上記第１の実施例では、第１乃至第８
の半導体チップ２２〜２９それぞれの相互間にポリイミ
ド等からなる絶縁シ−ト３０を設けているが、第１乃至
第８の半導体チップ２２〜２９それぞれの相互間に絶縁
体、例えば熱硬化性絶縁樹脂又は光硬化性絶縁樹脂を設
けることも可能である。
の半導体チップ２２〜２９それぞれの相互間にポリイミ
ド等からなる絶縁シ−ト３０を設けているが、第１乃至
第８の半導体チップ２２〜２９それぞれの相互間に絶縁
体、例えば熱硬化性絶縁樹脂又は光硬化性絶縁樹脂を設
けることも可能である。
【００２５】また、半導体チップ２２〜２９上のパッド
３２と実装基板２１上の電極３３とを半田バンプ３４を
用いて接続しているが、半導体チップ２２〜２９上のパ
ッド３２と実装基板２１上の電極３３とを導電性物質、
例えば低融点金属材料、高融点金属材料又は導電性樹脂
を用いて接続することも可能である。
３２と実装基板２１上の電極３３とを半田バンプ３４を
用いて接続しているが、半導体チップ２２〜２９上のパ
ッド３２と実装基板２１上の電極３３とを導電性物質、
例えば低融点金属材料、高融点金属材料又は導電性樹脂
を用いて接続することも可能である。
【００２６】図３は、この発明の第２の実施例による半
導体装置を示す断面図であり、図１と同一部分には同一
符号を付し、異なる部分についてのみ説明する。
導体装置を示す断面図であり、図１と同一部分には同一
符号を付し、異なる部分についてのみ説明する。
【００２７】実装基板２１の表面上には支持台３５が設
けられており、この支持台３５により第１乃至第８の半
導体チップ２２〜２９が支持されている。即ち、前記支
持台３５により第８の半導体チップ２９が支持されてい
る。
けられており、この支持台３５により第１乃至第８の半
導体チップ２２〜２９が支持されている。即ち、前記支
持台３５により第８の半導体チップ２９が支持されてい
る。
【００２８】上記第２の実施例においても第１の実施例
と同様の効果を得ることができ、しかも、実装基板２１
上に支持台３５を設け、この支持台３５により半導体チ
ップ２２〜２９を支持しているため、さらに安定的に半
導体チップ２２〜２９を実装することができる。
と同様の効果を得ることができ、しかも、実装基板２１
上に支持台３５を設け、この支持台３５により半導体チ
ップ２２〜２９を支持しているため、さらに安定的に半
導体チップ２２〜２９を実装することができる。
【００２９】図４乃至図７は、この発明の第１および第
２の実施例による半導体装置の製造方法を示す断面図で
あり、第１および第２の実施例と同一部分には同一符号
を付す。
２の実施例による半導体装置の製造方法を示す断面図で
あり、第１および第２の実施例と同一部分には同一符号
を付す。
【００３０】先ず、図４に示す組立用の枠体４１および
図５に示すガイド４２が準備される。前記組立用の枠体
４１にはガイド嵌合部４１ａおよびチップ載置部４１ｂ
が設けられており、前記ガイド嵌合部４１ａはチップ載
置部４１ｂに対して傾斜して形成されている。前記ガイ
ド４２には凹凸部４２ａが設けられている。
図５に示すガイド４２が準備される。前記組立用の枠体
４１にはガイド嵌合部４１ａおよびチップ載置部４１ｂ
が設けられており、前記ガイド嵌合部４１ａはチップ載
置部４１ｂに対して傾斜して形成されている。前記ガイ
ド４２には凹凸部４２ａが設けられている。
【００３１】次に、図６に示すように、前記ガイド４２
は組立用の枠体４１におけるガイド嵌合部４１ａに嵌め
合わされる。この後、前記チップ載置部４１ｂの上には
第１の半導体チップ２２がそのチップ２２の一端がガイ
ド４２に接するように載置される。この第１の半導体チ
ップ２２の上には絶縁シ−ト３０がそのシ−ト３０の一
端がガイド４２の凹凸部４２ａに接するように載置され
る。この絶縁シ−ト３０の上には第２の半導体チップ２
３がそのチップ２３の一端が前記凹凸部４２ａに接する
ように載置され、この半導体チップ２３の上には絶縁シ
−ト３０がそのシ−ト３０の一端が前記凹凸部４２ａに
接するように載置される。次に、前記第２の半導体チッ
プ２３と同様な方法により、前記絶縁シ−ト３０の上に
は第３乃至第８の半導体チップ２４〜２９が順次載置さ
れる。これにより、前記組立用の枠体４１の上にはチッ
プの積層体であるモジュ−ル４３が形成される。即ち、
絶縁シ−ト３０により半導体チップ２４〜２９を相互に
接着しているため、前記モジュ−ル４３は一体とされて
いる。前記第１乃至第８の半導体チップ２２〜２９を積
層した際に露出する表面上には、予め半田バンプ３４が
設けられている。
は組立用の枠体４１におけるガイド嵌合部４１ａに嵌め
合わされる。この後、前記チップ載置部４１ｂの上には
第１の半導体チップ２２がそのチップ２２の一端がガイ
ド４２に接するように載置される。この第１の半導体チ
ップ２２の上には絶縁シ−ト３０がそのシ−ト３０の一
端がガイド４２の凹凸部４２ａに接するように載置され
る。この絶縁シ−ト３０の上には第２の半導体チップ２
３がそのチップ２３の一端が前記凹凸部４２ａに接する
ように載置され、この半導体チップ２３の上には絶縁シ
−ト３０がそのシ−ト３０の一端が前記凹凸部４２ａに
接するように載置される。次に、前記第２の半導体チッ
プ２３と同様な方法により、前記絶縁シ−ト３０の上に
は第３乃至第８の半導体チップ２４〜２９が順次載置さ
れる。これにより、前記組立用の枠体４１の上にはチッ
プの積層体であるモジュ−ル４３が形成される。即ち、
絶縁シ−ト３０により半導体チップ２４〜２９を相互に
接着しているため、前記モジュ−ル４３は一体とされて
いる。前記第１乃至第８の半導体チップ２２〜２９を積
層した際に露出する表面上には、予め半田バンプ３４が
設けられている。
【００３２】この後、図７に示すように、前記組立用の
枠体４１からガイド４２がモジュ−ル４３とともに取り
外される。この際、前記絶縁シ−ト３０の一部はガイド
４２にも接着されているため、このガイド４２はモジュ
−ル４３と絶縁シ−ト３０を介して一体とされている。
次に、このモジュ−ル４３は、図示せぬ搬送手段により
実装基板２１上の所定の位置に搬送され、載置される。
この後、加熱処理によって前記半田バンプ３４が溶かさ
れることにより、この半田バンプ３４は前記実装基板２
１上に設けられた電極３３と接続される。次に、前記ガ
イド４２はモジュ−ル４３から取り外される。
枠体４１からガイド４２がモジュ−ル４３とともに取り
外される。この際、前記絶縁シ−ト３０の一部はガイド
４２にも接着されているため、このガイド４２はモジュ
−ル４３と絶縁シ−ト３０を介して一体とされている。
次に、このモジュ−ル４３は、図示せぬ搬送手段により
実装基板２１上の所定の位置に搬送され、載置される。
この後、加熱処理によって前記半田バンプ３４が溶かさ
れることにより、この半田バンプ３４は前記実装基板２
１上に設けられた電極３３と接続される。次に、前記ガ
イド４２はモジュ−ル４３から取り外される。
【００３３】尚、実装基板２１上にモジュ−ル４３を実
装する際、図３に示す支持台３５を用いることも可能で
ある。
装する際、図３に示す支持台３５を用いることも可能で
ある。
【００３４】また、前記支持台３５を利用して、１チッ
プずつ実装基板２１上で積層することも可能である。
プずつ実装基板２１上で積層することも可能である。
【００３５】上記製造方法によれば、組立用の枠体４１
におけるガイド嵌合部４１ａにガイド４２を嵌め合わ
せ、チップ載置部４１ｂの上に第１乃至第８の半導体チ
ップ２２〜２９を順次載置し、チップの積層体であるモ
ジュ−ル４３を形成し、このモジュ−ル４３を実装基板
２１上に実装している。したがって、従来品に比べ半導
体装置を容易に製造することができる。
におけるガイド嵌合部４１ａにガイド４２を嵌め合わ
せ、チップ載置部４１ｂの上に第１乃至第８の半導体チ
ップ２２〜２９を順次載置し、チップの積層体であるモ
ジュ−ル４３を形成し、このモジュ−ル４３を実装基板
２１上に実装している。したがって、従来品に比べ半導
体装置を容易に製造することができる。
【００３６】また、組立用の枠体４１からチップの積層
体であるモジュ−ル４３を取り外し、このモジュ−ル４
３を実装基板２１に実装する際、モジュ−ル４３を前記
搬送手段により直接持たせることなくガイド４２を持た
せることにより搬送することができる。これにより、モ
ジュ−ル４３を実装基板２１の上に容易に実装すること
ができる。
体であるモジュ−ル４３を取り外し、このモジュ−ル４
３を実装基板２１に実装する際、モジュ−ル４３を前記
搬送手段により直接持たせることなくガイド４２を持た
せることにより搬送することができる。これにより、モ
ジュ−ル４３を実装基板２１の上に容易に実装すること
ができる。
【００３７】尚、上記製造方法では、第１の半導体チッ
プ２２の上に絶縁シ−ト３０を載置し、この絶縁シ−ト
３０の上に第２の半導体チップ２３を載置する方法を用
いているが、第１の半導体チップ２２の上に熱硬化性絶
縁樹脂又は光硬化性絶縁樹脂を塗布し、この熱硬化性絶
縁樹脂又は光硬化性絶縁樹脂の上に第２の半導体チップ
２３を載置し、熱又は光により前記熱硬化性絶縁樹脂又
は光硬化性絶縁樹脂を硬化させる方法を用いることも可
能である。
プ２２の上に絶縁シ−ト３０を載置し、この絶縁シ−ト
３０の上に第２の半導体チップ２３を載置する方法を用
いているが、第１の半導体チップ２２の上に熱硬化性絶
縁樹脂又は光硬化性絶縁樹脂を塗布し、この熱硬化性絶
縁樹脂又は光硬化性絶縁樹脂の上に第２の半導体チップ
２３を載置し、熱又は光により前記熱硬化性絶縁樹脂又
は光硬化性絶縁樹脂を硬化させる方法を用いることも可
能である。
【００３８】
【発明の効果】以上説明したようにこの発明によれば、
基板、第１の半導体チップにおける第１の面および第２
の半導体チップにおける第２の面により空間を形成し、
この空間において、前記基板の上に設けられた電極と前
記第１の半導体チップにおける第１の面の上に設けられ
た電極とを導電性物質により接続している。したがっ
て、基板上において高密度且つ低い高さでチップを実装
することができる。
基板、第１の半導体チップにおける第１の面および第２
の半導体チップにおける第２の面により空間を形成し、
この空間において、前記基板の上に設けられた電極と前
記第１の半導体チップにおける第１の面の上に設けられ
た電極とを導電性物質により接続している。したがっ
て、基板上において高密度且つ低い高さでチップを実装
することができる。
【図１】この発明の第１の実施例による半導体装置を示
す断面図。
す断面図。
【図２】この発明の図１に示す半導体装置におけるチッ
プ上のパッドと実装基板上の電極との接続部を示す拡大
断面図。
プ上のパッドと実装基板上の電極との接続部を示す拡大
断面図。
【図３】この発明の第２の実施例による半導体装置を示
す断面図。
す断面図。
【図４】この発明の第１および第２の実施例による半導
体装置を組み立てる組立用の枠体を示す断面図。
体装置を組み立てる組立用の枠体を示す断面図。
【図５】この発明の第１および第２の実施例による半導
体装置を組み立てる際に用いるガイドを示す断面図。
体装置を組み立てる際に用いるガイドを示す断面図。
【図６】この発明の第１および第２の実施例による半導
体装置の製造方法を示す断面図。
体装置の製造方法を示す断面図。
【図７】この発明の第１および第２の実施例による半導
体装置の製造方法を示すものであり、図６の次の工程を
示す断面図。
体装置の製造方法を示すものであり、図６の次の工程を
示す断面図。
【図８】第１の従来の半導体装置を示す断面図。
【図９】第２の従来の半導体装置を示す断面図。
【図１０】図９に示す半導体装置におけるチップ上のパ
ッドと実装基板上の電極との接続部を示す拡大断面図。
ッドと実装基板上の電極との接続部を示す拡大断面図。
19…第１の面、20…第２の面、21…実装基板、22…第１
の半導体チップ、23…第２の半導体チップ、24…第３の
半導体チップ、25…第４の半導体チップ、26…第５の半
導体チップ、27…第６の半導体チップ、28…第７の半導
体チップ、29…第８の半導体チップ、30…絶縁シ−ト、
31…スペ−ス、32…パッド、33…電極、34…半田バン
プ、35…支持台、41…組立用の枠体、41a …ガイド嵌合
部、41b …チップ載置部、42…ガイド、42a …凹凸部、
43…モジュ−ル
の半導体チップ、23…第２の半導体チップ、24…第３の
半導体チップ、25…第４の半導体チップ、26…第５の半
導体チップ、27…第６の半導体チップ、28…第７の半導
体チップ、29…第８の半導体チップ、30…絶縁シ−ト、
31…スペ−ス、32…パッド、33…電極、34…半田バン
プ、35…支持台、41…組立用の枠体、41a …ガイド嵌合
部、41b …チップ載置部、42…ガイド、42a …凹凸部、
43…モジュ−ル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/07
Claims (1)
- 【請求項１】 基板と、 前記基板の上に所定の角度で傾斜して配設され、ある角
度で接している第１および第２の面を有する第１および
第２の半導体チップと、 前記第１の半導体チップにおける第１の面と前記第２の
半導体チップにおける第１の面と対向する面との間に設
けられた絶縁体と、 前記基板、前記第１の半導体チップにおける第１の面お
よび前記第２の半導体チップにおける第２の面により形
成される空間と、 前記空間において、前記基板の上に設けられた電極と前
記第１の半導体チップにおける第１の面の上に設けられ
た電極とが接続される導電性物質と、 を具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5078273A JPH06291248A (ja) | 1993-04-05 | 1993-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5078273A JPH06291248A (ja) | 1993-04-05 | 1993-04-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291248A true JPH06291248A (ja) | 1994-10-18 |
Family
ID=13657379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5078273A Pending JPH06291248A (ja) | 1993-04-05 | 1993-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291248A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000045440A1 (fr) * | 1999-01-28 | 2000-08-03 | Shimadzu Corporation | Dispositif d'imagerie et camera cinematographique pourvue du dispositif d'imagerie |
| JP2006245278A (ja) * | 2005-03-03 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 半導体装置及び半導体モジュール |
| WO2013170122A1 (en) * | 2012-05-10 | 2013-11-14 | Oracle America, Inc. Formerly Known As Sun Microsystems, Inc. | Ramp-stack chip package with variable chip spacing |
| JP2016533640A (ja) * | 2013-10-21 | 2016-10-27 | オラクル・インターナショナル・コーポレイション | スタック化されたダイの位置を制御するための技術 |
-
1993
- 1993-04-05 JP JP5078273A patent/JPH06291248A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000045440A1 (fr) * | 1999-01-28 | 2000-08-03 | Shimadzu Corporation | Dispositif d'imagerie et camera cinematographique pourvue du dispositif d'imagerie |
| US6873361B1 (en) | 1999-01-28 | 2005-03-29 | Takeharu Etoh | Image sensor having a plurality of chips |
| JP2006245278A (ja) * | 2005-03-03 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 半導体装置及び半導体モジュール |
| WO2013170122A1 (en) * | 2012-05-10 | 2013-11-14 | Oracle America, Inc. Formerly Known As Sun Microsystems, Inc. | Ramp-stack chip package with variable chip spacing |
| US9082632B2 (en) | 2012-05-10 | 2015-07-14 | Oracle International Corporation | Ramp-stack chip package with variable chip spacing |
| JP2016533640A (ja) * | 2013-10-21 | 2016-10-27 | オラクル・インターナショナル・コーポレイション | スタック化されたダイの位置を制御するための技術 |
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