JPH06291333A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH06291333A
JPH06291333A JP4312650A JP31265092A JPH06291333A JP H06291333 A JPH06291333 A JP H06291333A JP 4312650 A JP4312650 A JP 4312650A JP 31265092 A JP31265092 A JP 31265092A JP H06291333 A JPH06291333 A JP H06291333A
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JP
Japan
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layer
quantum well
fet
integrated circuit
semiconductor integrated
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Pending
Application number
JP4312650A
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English (en)
Inventor
M F Shirovsky Leo
エム．エフ．シロフスキー レオ
Arthur Dazaaro Lucien
アーサー ダザーロ ルシアン
Pei Sing-Shem
ペイ シンーシェム
Kirk Woodward Ted
カーク ウッドワード テッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
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    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F3/00—Optical logic elements; Optical bistable devices
    • G02F3/02—Optical bistable devices
    • G02F3/028—Optical bistable devices based on self electro-optic effect devices [SEED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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    • G02F2203/02—Function characteristic reflective

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Abstract

(57)【要約】 【目的】 ＦＥＴをスプリアス電圧から十分に保護しな
がら、同じ半絶縁基板上にＦＥＴと量子井戸ダイオード
を集積させた構造体を提供する。 【構成】 ＦＥＴをスプリアス電圧から十分に保護しな
がら、同じ半絶縁基板上にＦＥＴおよび量子井戸ダイオ
ードを集積させた構造体を製造する際、基板のＦＥＴ部
分を分離するために、半絶縁基板分割区画内に十分な深
さに埋込まれたｐ層を使用する。同じ埋込ｐ層を分割
し、量子井戸ダイオードのｐ領域を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は光電子デバイスに関す
る。更に詳細には、本発明は量子井戸ダイオードと電界
効果トランジスタ（ＦＥＴ）を単一の基板上に集積し、
ＦＥＴ−ＳＥＥＤ集積回路を形成したことからなる光電
子デバイスに関する。
【０００２】
【従来の技術】ＦＥＴ−ＳＥＥＤ集積回路は光電子処
理、特に、光電子スイッチで使用するのに極めて有望で
ある。ＳＥＥＤは、その量子井戸成分のエネルギー要求
が極めて低いので、光入力を受け、そして、非常に高い
効率で光出力を与えることができる。これらは、最小の
導電路で、しかも寄生キャパシタンスおよび線路終端問
題などを殆ど生じることなく単一の回路に結合させるこ
とができる。
【０００３】ＳＥＥＤデバイスおよびその用途などに関
する概説は、例えば、インターナショナル・ジャーナル
・オブ・ハイ・スピード・エレクトロニクス(Internati
onalJournal of High Speed Electronics), Vol.1, No.
1, １９〜４６頁（１９９０年）に掲載された、ディー
・エー・ミラー(D.A.Miller)の“量子井戸スイッチング
デバイス”と題する論文に記載されている。
【０００４】光電子スイッチで使用する際のＳＥＥＤの
一つの欠点はレーザ出力レベルに対するスイッチング速
度の依存性である。巨大なスイッチングシステムでは、
大きなＳＥＥＤアレーに供給されるレーザ出力は、アレ
ー中の各ＳＥＥＤに電力を供給するために、何千にも細
分される。更に、スポット生成における光損失は光入力
を更に低下させる。従って、毎秒数千メガビットの範囲
内の必要な速度を得るためには、量子井戸変調ダイオー
ドの入力に増幅信号を加える前に、量子井戸受信ダイオ
ードからの電気信号を増幅しなければならない。
【０００５】ＦＥＴは量子井戸ダイオードと共に集積さ
せＦＥＴ−ＳＥＥＤ集積回路を形成するための有望な候
補部品であるが、ＦＥＴまたは量子井戸ダイオードの性
能を低下させることなくＦＥＴおよび量子井戸ダイオー
ドの両方の高性能を達成するような集積の場合、数多く
の困難を解決しなければならない。
【０００６】例えば、代表的な従来技術のダイオードは
メサ構造を使用しているが、この構造の場合、高い精度
でＦＥＴゲート領域を画成するための形状的な諸特徴と
その構造的な関係が非常に複雑である。
【０００７】更に、理想的なＦＥＴチャネル層はしばし
ば高吸光性であり、感光性ダイオード領域にまでこのよ
うな層を展延するとダイオードの性能を劣化させる。
【０００８】また、ＦＥＴは電圧に対して敏感であり、
量子井戸ダイオードの製造に使用される半絶縁層は積み
上げることができるが、ＦＥＴ性能を劣化させるスプリ
アス電圧が垂直方向に広がる。
【０００９】大きなＦＥＴとＳＥＥＤのアレーからなる
企図された光電子スイッチング用途では、高性能部品が
必要である。ＳＥＥＤは低光出力で数百メガビットの速
度で動作し、また、ＦＥＴはソースからドレイン電圧ま
で１０Ｖ程度で制御しなければならないが、基準電圧リ
ードの数を最小にするために、−０．５Ｖ程度の低い閾
値電圧レベルでスイッチ動作を完全に行わなければなら
ない。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、ＦＥＴをスプリアス電圧から十分に保護しながら、
同じ半絶縁基板上にＦＥＴと量子井戸ダイオードを集積
させることである。
【００１１】
【課題を解決するための手段】本発明者らは、ＦＥＴを
スプリアス電圧から十分に保護しながら、同じ半絶縁基
板上にＦＥＴおよび量子井戸ダイオードを集積させた光
電子部品およびその製造方法を発見した。この構造体は
基板のＦＥＴ部分を分離するために、半絶縁基板分割区
画内に十分な深さに埋込まれたｐ層を使用する。同じ埋
込ｐ層を分割し、量子井戸ダイオードのｐ領域を形成す
る。
【００１２】
【実施例】以下、図面を参照しながら本発明を更に詳細
に説明する。
【００１３】図１は、量子井戸ダイオード３０とＦＥＴ
４０の両方を示すＦＥＴ−ＳＥＥＤ集積回路の代表的な
部分の模式的断面図である。量子井戸ダイオード３０は
半絶縁半導体の基板１４上の反射スタック１３上に形成
されている。本質的に、量子井戸ダイオードはｎドープ
半導体材料の上部複合層１５、真性量子井戸領域１６お
よびｐドープ半導体材料の下部埋込層１７からなる。複
合層１５はｎ+ 半導体の底部層１５Ａ、半絶縁スペーサ
ー層１５Ｂおよびｎ+ キャップ層１５Ｃからなることが
好ましい。埋込ｐ層１７との接触は植込ｐ領域２１を介
して行う。
【００１４】ｐ層は量子井戸領域１６よりも下部の基板
内に埋め込まれている。量子井戸領域１６の膜厚は一般
的に１μｍよりも厚いので、ｐ層は連続的な半導体最表
面から少なくとも１μｍの深さの所に埋込まれている。
埋込ｐ層はダイオードの活性領域の端部を超えて横方向
に延びており、埋込ｐ層との接点は、１μｍよりも大き
な距離ｄだけ活性領域から横方向に外して配置すること
ができる。
【００１５】ダイオード層の順序は、植込接点２１を埋
込層１７に対して作製できるようにするため、従来の一
般的なダイオードに比べて逆にされている。ｐタイプド
ーパントのＢｅは十分に軽いので、十分な深さ（例え
ば、１μｍ超）にまで植込み、埋込層１７に接触させる
ことができる。これに対し、ｎタイプドーパントは全て
非常に重いので、十分な深さにまで植込むことができな
い。ｐ層１７を形成し、所望の分離を行わせるために、
プロトン植込領域１８により仕切る。
【００１６】ＦＥＴ４０は量子井戸領域１６の上部に配
置されている。複合層１５の一部はＦＥＴチャネルとし
て使用される。ｐ層１７の一部１７ＡはＦＥＴ４０の下
部に配置され、ＦＥＴをスプリアス電圧から保護する。
特に、層１５の一部（形成され、そして、エッチングお
よびフッ素植込層２４により仕切られている）をＦＥＴ
チャネルとして使用する。ｐ層１７の一部１７Ａ（形成
され、そして、プロトン植込みにより仕切られている）
がＦＥＴ４０の下部に配置され、ＦＥＴをスプリアス電
圧から保護する。埋込ｐ層１７の各分離仕切部分はそれ
ぞれの植込接点２１によりデバイスの上面と接触するこ
とができる。
【００１７】ＦＥＴ４０は表面金属接点４１、ドレイン
金属接点４２およびゲート電極４３からなる。チャネル
は半絶縁スペーサー層１５Ｂの一部の下部に配置された
ｎ+層１５Ａの一部からなる。低吸光性を有する優れた
オーミック接点を表面金属接点およびドレイン金属接点
に形成するために、ｎ+ キャップ層１５Ｃの部分を金属
接点とスペーサー層１５Ｂとの間に配置する。
【００１８】ｎ+ チャネル層１５Ａはｎ+ ドープガリウ
ム砒素であることができる。スペーサー層１５Ｂはドー
プされていないＡｌ0.11Ｇａ0.89Ａｓであることができ
る。また、キャップ層１５Ｃは十分にｎドープされたＧ
ａＡｓであることができる。複合チャネル構造は、スペ
ーサー層１５Ｂが降伏電圧を高め、閾値電圧を低下さ
せ、しかも、吸光性を低いレベルに維持することができ
るといった利点を有する。ソースおよびドレイン金属接
点４１および４２は例えば、ＮｉＧｅＡｕである。ゲー
ト電極４３は例えば、ＴｉＰｔＡｕである。
【００１９】ゲート電極４３が省略されたＦＥＴ４０と
同じ構造体を接点４１と４２の間で抵抗体として使用す
ることができる。このような抵抗体における抵抗の大き
さは“チャネル”の長さによりコントロールされる。
【００２０】ダイオード３０とその他の部品（例えば、
ＦＥＴ４０）との間の相互接続はメタライズ層１９（図
１では模式的に線として示されている）により行われ
る。この場合、ダイオードに光がアクセスできるように
するため、ウインドウ開口２０が残される。反射防止膜
（図示されていない）を上面に設け、光効率を高めるこ
とができる。
【００２１】図１のデバイスはIII-V 族半導体のような
ダイレクトバンドギャップ半導体から製造される。好ま
しい実施例では、基板１４はガリウム砒素であり、埋込
ｐ層１７はｐドープＡｌＧａＡｓであり、上部量子井戸
領域１６はＡｌＧａＡｓとＧａＡｓとが交互に積層され
た多層膜からなり、反射スタック１３はＡｌＡｓとＡｌ
ＧａＡｓとが交互に積層された多層膜である。
【００２２】図１の構造体の利点は非常に多数ある。埋
込ｐ層１７ＡはＦＥＴ４０をスプリアス電圧から保護す
るのに使用できるばかりか、植込接点２１を介して１７
Ａに所望のバイアスを印加するための手段を提供する。
これにより、ＦＥＴの閾値を調整できるし、あるいは、
場合によっては、ＦＥＴをディプレッションモードデバ
イスからエンハンスメントモードデバイスに変化させる
こともできる。
【００２３】更に、図１の構造体は量子井戸ダイオード
３０のｎ領域および、植込接点２１を介してダイオード
の埋込ｐ領域の両方に表面接点を与えることができる。
仕切り層１５および１７によりデバイスを分離できる能
力と組み合わせると、このアクセスは集積回路の設計自
由度を大幅に高めることができる。所望により、４個の
ＦＥＴ端子の全てを２個のダイオード端子の何れにも接
続することができる。
【００２４】図２は、２個の量子井戸Ｄ1 およびＤ2
と、２個のＦＥＴ，Ｔ1 およびＴ2 と抵抗体Ｒからなる
集積ＦＥＴ−ＳＥＥＤデバイスの模式的回路図である。
好ましい回路レイアウトを図３に示す。Ｖp はＤ1 およ
びＤ2 により共有される共通埋込ｐ層（１７）に印加さ
れる、−１〜１０ボルトの範囲内のバイアス電圧であ
る。約１０ボルトのバイアス電圧はＶDDに印加され、Ｔ
1 のソースは接地される。
【００２５】これらの電圧値により、デバイスは光増幅
器として機能する。Ｄ1 に印加された光強度の変動値は
光出力Ｄ2 に増幅される。ＦＥＴ−ＳＥＥＤ集積回路を
完成させる場合、１個の量子井戸ダイオードＤ1 は光検
出器として機能し、その光電流はＦＥＴ−Ｔ1 のゲート
に接続されたノードＮ1 の電圧を変調する。微小な電圧
はノードＮ1 をスイングし、その後、大電圧によるＴ1
と負荷ＦＥＴ−Ｔ2 との間のノードＮ2 でスイングを起
こさせる。これはその後、ダイオードＤ2 を変調するの
に使用される。
【００２６】Ｄ2 の状態はモニターレーザビーム（図示
せず）により読み出すことができる。従って、光検出器
および変調器として機能する同じデバイスである前記の
ＳＥＥＤシステムと異なり、光検出器の機能は変調器か
ら分離される。所定の速度におけるスイッチングは、光
電流の増幅により、一層弱い信号により行わせることが
できる。変調器のスイッチングは光電流ではなく変調器
へのＦＥＴの入力電流により行われるので、高光強度に
おけるＳＥＥＤの飽和問題は起こらない。従って、非常
に低い光強度を全体を通じて使用することができる。高
スイッチング電流用の電力は外部電源から供給される。
【００２７】図示された構造体は分子線エピタキシー
（ＭＢＥ）法を使用し、III-V 族半導体基板上に、反射
スタック、ダイオードおよびＦＥＴ用の層を成長させる
ことにより簡単に製造することができる。
【００２８】第１の工程は、ドープされていないＧａＡ
ｓの基板１４を準備し、反射スタック１３の層を成長さ
せることからなる。反射スタックはＡｌＡｓとＡｌx Ｇ
ａ1- x Ａｓとの複数の層対として成長され、最上層は比
較的厚いＡｌx Ｇａ1-x Ａｓ層で構成することが好まし
い。具体例として、反射スタックは膜厚が７２３Ａ（オ
ングストローム、以下同様）のＡｌＡｓと膜厚が５９９
ＡのＡｌ0.11Ｇａ0.89Ａｓの１５対の層から構成するこ
とができる。最上層のＡｌ0.11Ｇａ0.89Ａｓは、反射ス
タックをドーパントから保護するために、ドープされて
いない層であり、その膜厚は、通過する光による相互作
用を最小にするため、半波長（例：１１９８）の厚さに
されている。
【００２９】次の工程は、反射スタック上に、量子井戸
ダイオード３０およびＦＥＴ４０のために必要な層を成
長させることである。これらの層は埋込ｐ層１７、量子
井戸構造体１６および上部ｎ層１５を含む。埋込ｐ層１
７はｐドープＡｌx Ｇａ1-xＡｓ層として成長されるこ
とが好ましい。具体的には、埋込ｐ層１７は、５×１０
18ｃｍ-3の濃度にまでｐ不純物がドープされた膜厚３０
００ＡのＡｌ0.11Ｇａ0.89Ａｓ層である。
【００３０】量子井戸構造体１６はサンドイッチ構造体
としてｐ層上に成長されることが好ましい。このサンド
イッチ構造体は、Ａｌx Ｇａ1-x Ａｓ緩衝層と、障壁層
（Ａｌy Ｇａ1-y Ａｓ）および井戸層（ＧａＡｓ）から
なる一連の交互層、更に、上部緩衝層とからなる。具体
的には、例えば、膜厚が５００Ａの非ドープのＡｌ0. 11
Ｇａ0.89Ａｓ緩衝層をｐ層１７上に成長させ、次いで、
３５ＡのＡｌ0.30Ｇａ0.70Ａｓと１００ＡのＧａＡｓの
７１対からなる交互層を成長させる。上部緩衝層は膜厚
２００Ａの非ドープのＡｌ0.11Ｇａ0.89Ａｓである。
【００３１】量子井戸領域１６上に、複合ｎ層１５を成
長させる。複合ｎ層１５は、１×１０18ｃｍ-3の濃度に
までｎ不純物がドープされた膜厚１００ＡのＧａＡｓの
ｎタイプチャネル層１５Ａと、ドープされていない膜厚
９００ＡのＡｌ0.11Ｇａ0.89Ａｓのスペーサー層１５Ｂ
と、５×１０18ｃｍ-3の濃度にまでｎ不純物がドープさ
れた膜厚６００ÅのＧａＡｓのようなｎタイプキャップ
層１５Ｃからなる。チャネル層は非常に薄いので、吸光
度は最小になる。キャップ層は非常に高い濃度までドー
プされているので、吸光度は最小になる。
【００３２】次の工程で、埋込ｐ層１７，１７Ａに電気
的接点領域２１を設ける。これはｐタイプ不純物をイオ
ン注入することにより行われる。表面はホトレジストで
被覆されており、所望の接点領域上にウインドウを開口
させ、ｐタイプ不純物（例えば、Ｂｅ）を数種類の注入
エネルギーで注入し、表面から埋込層までの導電性通路
を完成させる。Ｂｅは短時間熱アニール法によりアニー
ルされる。
【００３３】この方法の詳細は、ジャーナル・オブ・ア
ップライド・フィジックス(Journalof Applied Physic
s), Vol. 64, ３４２９頁（１９８８年）に収載された
アンホルト(Anholt)らの“ガリウム砒素へのイオン注
入”と題する論文に記載されている。別法として、埋込
ｐ層に対する接点は量子井戸領域１６を貫通するホール
をエッチングにより形成し、そして、このホール中にＡ
ｕ−Ｂｅを堆積させることによっても作製することがで
きる。
【００３４】埋込ｐ層にイオン注入接点を作製した後の
次の工程は、ｎ層１５の様々な部分の間およびｐ層１７
の様々な部分の間に分離領域を形成することである。層
１５の場合、分離はフッ素注入により行われる。表面を
ホトレジストで被覆し、分離すべき領域２４上にウイン
ドウを光リソグラフ法により開口し、フッ素イオンを注
入し、この領域を半絶縁状態にする。同様に、層１７の
場合、表面を再び、分離すべき領域１８上に開口すべき
ウインドウによりマスクし、数種類のエネルギーでプロ
トン（水素イオン）を注入し、埋込ｐ層中のアクセプタ
を補償する。
【００３５】この分離方法の詳細は、マテリアルス・サ
イエンス・レポート(MaterialsScience Report), Vol.
4, ３１５頁（１９９０年）に収載されたピアトン(Pear
ton)の“III-V 族半導体の分離のためのイオン注入”と
題する論文に記載されている。
【００３６】次の工程は、複合層１５内に物理的にパタ
ーン付けされた部品を画成するためにエッチングし、そ
して、電気的な相互接続を形成させるためにメタライズ
することからなる。例えば、光リソグラフ法でエッチン
グすることにより層１５をパターン付けし、個々の部品
間の領域内の浅いキャップ層１５Ｃを除去する。しか
し、抵抗体と同様に、ＦＥＴゲート領域はフレオン１２
の雰囲気内でプラズマエッチングすることにより一層正
確に画成される。
【００３７】プラズマはＡｌ0.11Ｇａ0.89Ａｓよりも、
ＧａＡｓについて選択的であり、相対的なエッチング速
度は１０００：１である。このエッチングはｎ+ ＧａＡ
ｓとＡｌ0.11Ｇａ0.89Ａｓとの界面で停止する。ＧａＡ
ｓキャップをアンダーカットするためにオーバーエッチ
ングを故意に使用し、１ミクロンの何分の１まで張り出
したホトレジストを形成させる。オーバーエッチングは
ゲート金属４３（ＴｉＰｔＡｕ）とｎ+ キャップ層との
間の短絡の発生を防止する。
【００３８】最終工程はオーミック接点および相互接続
用の金属を堆積することからなる。ＮｉＧｅＡｕダイオ
ード接点２６，４１，４２のようなｎタイプオーミック
接点をｎ層１５Ａについて作製し、Ａｕ−Ｂｅのような
ｐタイプオーミック接点２５を接点領域２１について作
製する。従って、ｎ層およびｐ層の両方とも同じ表面で
接触される。最後のメタライゼーションを行う場合、窒
化シリコンのような絶縁膜（図示されていない）を堆積
し、そしてパターン付けする。次いで、図２および図３
に示されるような部品を接続するために、チタン、白金
および金の連続層のような金属層１９を絶縁膜上に堆積
させる。
【００３９】図２および図３に示されるような、プレー
ナＦＥＴ−ＳＥＥＤ集積回路からなるテスト用デバイス
を前記のようにして製造した。但し、このテスト用デバ
イスでは、注入分離領域を有さず、全ての部品は共通ｐ
層１７を共有していた。このＦＥＴは、約８０ｍｓ／ｍ
ｍの高相互コンダクタンス、−０．５ボルトの閾値電
圧、約１０ボルトの降伏電圧および１０ＧＨz よりも高
い高遮断周波数を示した。量子井戸ダイオードはファブ
リ・ペローモードで２０：１の高コントラストで動作さ
れた。
【００４０】図２および図３の回路を僅かに改変する
と、異なる光入力および出力で動作するように作り変え
ることができる。この改変は、抵抗体Ｒを量子井戸受信
ダイオードに置き換え、ＦＥＴ−Ｔ2 と平行に量子井戸
変調ダイオードを付加することにより行うことができ
る。下部のｐ層１７を前記のように区分けし、個別部品
を分離する。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
量子井戸ダイオードと電界効果トランジスタ（ＦＥＴ）
を単一の基板上に集積し、ＦＥＴ−ＳＥＥＤ集積回路を
形成することができる。
【図面の簡単な説明】
【図１】集積ＦＥＴ−ＳＥＥＤデバイスの模式的断面図
である。
【図２】ＦＥＴ−ＳＥＥＤ集積回路の一例における相互
接続を示す模式的回路図である。
【図３】図２の回路を実行するための部品の好ましいレ
イアウトを示す拡大平面図である。
【符号の説明】
１３ 反射スタック １４ 基板 １５ 上部複合層 １５Ａ ｎ+ 半導体底部層 １５Ｂ 半絶縁スペーサー層 １５Ｃ ｎ+ キャップ層 １６ 量子井戸領域 １７ 埋込ｐ層 １８ プロトン植込領域 １９ メタライズ層 ２０ ウインドウ開口 ２１ 植込接点 ２４ フッ素植込層 ２５ ｐタイプオーミック接点 ２６，４１，４２ ｎタイプオーミック接点 ３０ 量子井戸ダイオード ４０ ＦＥＴ ４３ ゲート金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/86 Ｓ 31/10 8422−4Ｍ Ｈ０１Ｌ 31/10 Ａ (72)発明者 レオ エム．エフ．シロフスキー アメリカ合衆国 08807 ニュージャージ ー ブリッジウォーター、コーンネル ロ ード 1256 (72)発明者 ルシアン アーサー ダザーロ アメリカ合衆国 07940 ニュージャージ ー マジソン、ウッドクリフ ドライヴ ７ (72)発明者 シンーシェム ペイ アメリカ合衆国 07974 ニュージャージ ー ニュー プロヴィデンス、イーサン ドライヴ 15 (72)発明者 テッド カーク ウッドワード アメリカ合衆国 07738 ニュージャージ ー リンクロフト、リーズヴィル ドライ ヴ 84

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 (a) 量子井戸反射スタック； (b) 前記反射スタック上に配置された半導体の埋込ｐ
    層； (c) 前記ｐ層上に配置された量子井戸真性領域； (d) 前記量子井戸真性領域上に配置された半導体のｎ
    層； (e) 前記量子井戸真性領域および前記埋込ｐ層上に配置
    された、ソース，ゲート付ｎチャネルおよびドレインか
    らなるｎチャネル電界効果トランジスタ； (f) 前記埋込ｐ層、前記量子井戸真性領域および前記ｎ
    層の部分から構成されるＰＩＮ量子井戸ダイオード； からなるタイプの半導体集積回路であって、 前記埋込ｐ層は仕切られ、前記ＦＥＴの下部の前記ｐ層
    の部分が、前記ダイオードのｐ層からなる部分から分離
    されていることを特徴とする半導体集積回路。
  2. 【請求項２】 前記埋込ｐ層はプロトン注入により仕切
    られている請求項１の半導体集積回路。
  3. 【請求項３】 前記埋込ｐ層は複数個の分離領域に仕切
    られており、前記量子井戸真性領域の上部に存在する表
    面から前記複数個の各仕切り領域を電気的に接続するた
    めの手段を更に含む請求項１の半導体集積回路。
  4. 【請求項４】 前記仕切り領域を電気的に接続する前記
    手段は、前記量子井戸真性領域を通して延びるイオン注
    入ｐ領域からなる請求項３の半導体集積回路。
  5. 【請求項５】 前記ｎ層は、フッ素注入により仕切られ
    ている請求項１の半導体集積回路。
  6. 【請求項６】 前記量子井戸真性領域上に配置されたｎ
    層の部分からなる抵抗体を更に含む請求項１の半導体集
    積回路。
  7. 【請求項７】 前記反射スタックは、ＡｌＡｓとＡｌＧ
    ａＡｓとの交互層からなり、 前記ｐ層は、ｐドープＡｌＧａＡｓであり、 前記量子井戸真性領域は、ＡｌＧａＡｓとＧａＡｓとの
    交互層からなり、 前記ｎ層は、ｎドープＧａＡｓからなる請求項１の半導
    体集積回路。
  8. 【請求項８】 前記電界効果トランジスタのチャネルは
    ＡｌＧａＡｓのスペーサー層によりゲート電極から分離
    されたｎドープＧａＡｓの層からなる請求項７の半導体
    集積回路。
JP4312650A 1991-10-31 1992-10-29 半導体集積回路 Pending JPH06291333A (ja)

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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5356484A (en) * 1992-03-30 1994-10-18 Yater Joseph C Reversible thermoelectric converter
US5416040A (en) * 1993-11-15 1995-05-16 Texas Instruments Incorporated Method of making an integrated field effect transistor and resonant tunneling diode
US5483186A (en) * 1994-05-05 1996-01-09 At&T Corp. Push-pull optical modulator driver circuit
US5518935A (en) * 1994-06-17 1996-05-21 At&T Corp. Hydrogenation of photoresponsive semiconductor devices
US5742082A (en) * 1996-11-22 1998-04-21 Motorola, Inc. Stable FET with shielding region in the substrate
US6686616B1 (en) * 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
US6906350B2 (en) * 2001-10-24 2005-06-14 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure
US6956239B2 (en) * 2002-11-26 2005-10-18 Cree, Inc. Transistors having buried p-type layers beneath the source region
US7238224B2 (en) * 2004-10-29 2007-07-03 Hewlett-Packard Development Company, L.P. Fluid-gas separator
US20060091606A1 (en) * 2004-10-28 2006-05-04 Gary Paugh Magnetic building game
US7348612B2 (en) * 2004-10-29 2008-03-25 Cree, Inc. Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same
US7265399B2 (en) * 2004-10-29 2007-09-04 Cree, Inc. Asymetric layout structures for transistors and methods of fabricating the same
US7800097B2 (en) * 2004-12-13 2010-09-21 Panasonic Corporation Semiconductor device including independent active layers and method for fabricating the same
US7326962B2 (en) * 2004-12-15 2008-02-05 Cree, Inc. Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same
US8203185B2 (en) * 2005-06-21 2012-06-19 Cree, Inc. Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods
US7402844B2 (en) * 2005-11-29 2008-07-22 Cree, Inc. Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods
US7646043B2 (en) * 2006-09-28 2010-01-12 Cree, Inc. Transistors having buried p-type layers coupled to the gate
US20090065820A1 (en) * 2007-09-06 2009-03-12 Lu-Yang Kao Method and structure for simultaneously fabricating selective film and spacer
US8232605B2 (en) * 2008-12-17 2012-07-31 United Microelectronics Corp. Method for gate leakage reduction and Vt shift control and complementary metal-oxide-semiconductor device
US9520510B2 (en) * 2013-12-03 2016-12-13 Samsung Display Co., Ltd. Embedded optical sensors using transverse Fabry-Perot resonator as detectors
US10892356B2 (en) 2016-06-24 2021-01-12 Cree, Inc. Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
US12484244B2 (en) 2016-06-24 2025-11-25 Wolfspeed, Inc. Group III-nitride high-electron mobility transistors with gate connected buried p-type layers and process for making the same
US11430882B2 (en) * 2016-06-24 2022-08-30 Wolfspeed, Inc. Gallium nitride high-electron mobility transistors with p-type layers and process for making the same
US11929428B2 (en) 2021-05-17 2024-03-12 Wolfspeed, Inc. Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same
US12557322B2 (en) 2021-05-17 2026-02-17 Wolfspeed, Inc. Group III-nitride transistors with back barrier structures and buried p-type layers and methods thereof
US12402346B2 (en) 2021-05-17 2025-08-26 Wolfspeed, Inc. Circuits and group III-nitride transistors with buried p-layers and controlled gate voltages and methods thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4884119A (en) * 1988-04-22 1989-11-28 American Telephone & Telegraph Company Integrated multiple quantum well photonic and electronic devices
NL8901629A (nl) * 1989-06-28 1991-01-16 Philips Nv Stralingsgevoelige halfgeleiderinrichting en uitlees- of schrijfeenheid bevattende een dergelijke stralingsgevoelige halfgeleiderinrichting.

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