JPH06292183A - 画像信号再生装置 - Google Patents

Abstract

(57)【要約】 【目的】 補間される画素ブロックが大きい場合におい
ても良好な補間を施すことができるようにして補間画像
の劣化を低減することを目的とする。 【構成】 （ｍ×ｎ）個の画素マトリクス（ｍ，ｎは２
以上の整数）より成る画素ブロックの再生の可否を判定
する可否判定手段を設け、上記可否判定手段により再生
不可能と判定された画素ブロック（例えば、Ｂi,j と
Ｂ’i,j とからなるブロック）を補間する際に、補間さ
れる画素ブロックを同一画面と相関の高い部分と他の画
面と相関の高い部分とに分割したうえで、上記画素ブロ
ック内の同一画面と相関の高い部分を同一画面の画素情
報を用いて補間し、上記画素ブロック内の他の画面と相
関の高い部分を他の画面の画素情報を用いて補間するこ
とにより、相関の小さいデータによりブロック全体に補
間が行われてしまう不都合を防止して、補間画像の劣化
を低減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像信号再生装置に関
し、さらに詳しくは、いわゆるブロック符号化された画
像信号再生装置に関する。

【０００２】

【従来の技術】従来この種の補間装置としては、図６に
示されるような構成の補間装置が知られている。以下
に、図６を用いて従来の補間装置の構成を説明する。

【０００３】図６において、復号された信号は、入力端
子３０１より誤り訂正回路（ＥＣＣ回路）３０２に入力
され、符号誤りの訂正が行われてフレームメモリ３０３
に入力される。この際、前記ＥＣＣ回路３０２で訂正で
きなかった画像データは、前記フレームメモリ３０３に
は書き込まれず、空データとなるとともに、前記空デー
タのアドレスを示すエラーフラグがフラグメモリ３０４
に入力される。

【０００４】３０５は動き判定回路であり、前記ＥＣＣ
回路３０２の出力とフレームメモリ３０３の出力との差
をとり、前記差分データを画素ブロックごとに積算した
後、前記積算データと予め定められている所定値との比
較を行う。前記動き判定回路３０５は、前述の比較の結
果、前述の積算データが所定値よりも小さい場合には前
記画素ブロックについては動き無しと判定してローレベ
ル“０”を出力する。

【０００５】また、前述の比較の結果が、前述の積算デ
ータが所定値よりも大きい場合には、前記画素ブロック
は動き有りと判定してハイレベル“１”を出力するよう
になっており、これら動き判定回路３０５の出力を、以
下動きデータと称する。

【０００６】前記動きデータは、第１の遅延回路３０６
に入力される。そして、後述する第３の遅延回路３０７
の出力データと第１の遅延回路３０６の出力する動きデ
ータとのタイミングが合致するように、前記第１の遅延
回路３０６の遅延時間が調整されている。

【０００７】第１の遅延回路３０６の出力は、第１のス
イッチＳＷ１のａ端子に入力され、第２の遅延回路３０
８の出力が前記第１のスイッチＳＷ１のｂ端子に入力さ
れることにより、第２の遅延回路３０８を介して第１の
スイッチＳＷ１と第２の遅延回路３０８との間にフィー
ドバックループが形成されている。

【０００８】前記第１のスイッチＳＷ１は、第５の遅延
回路３０９の出力が“０”の場合にはａ端子に接続さ
れ、第５の遅延回路３０９の出力が“１”の場合にはｂ
端子に接続されるようになっている。第２の遅延回路３
０８が出力する動きデータは、後述する第４の遅延回路
３１０が出力する画像データとタイミングが合致するよ
う、前記第２の遅延回路３０８の遅延時間が設定されて
いる。

【０００９】一方、ＥＣＣ回路３０２から出力される画
像データは第３の遅延回路３０７に入力され、ＥＣＣ回
路３０２の出力に対し画面上で上部の画素ブロックのデ
ータを出力するように、前記第３の遅延回路３０７の遅
延時間が設定されている。

【００１０】さらに、第３の遅延回路３０７から出力さ
れる画像データは第４の遅延回路３１０に入力され、第
３の遅延回路３０７の出力に対し画面上で上部の画素ブ
ロックのデータを出力するように、前記第４の遅延回路
３１０の遅延時間が設定されている。

【００１１】また、同じタイミングで、フラグメモリは
ＥＣＣ回路３０２の出力データと同じ画素ブロックのエ
ラーフラグを出力し、第５の遅延回路３０９は第３の遅
延回路３０７の出力データと同じ画素ブロックのエラー
フラグを出力し、第６の遅延回路３１１は第４遅延回路
３１０の出力データと同じ画素ブロックのエラーフラグ
を出力するようになっている。

【００１２】第３の遅延回路３０７の出力する画像デー
タは、第４の遅延回路３１０に入力されるとともに、第
２のスイッチＳＷ２のｃ端子にも入力される。また、第
２のスイッチＳＷ２のｄ端子には、ＥＣＣ回路３０２の
出力と第４の遅延回路３１０の出力とから平均値演算回
路３１２によって求められた画素データの平均値が入力
される。

【００１３】したがって、第２のスイッチＳＷ２のｄ端
子に入力されるデータは、第２のスイッチＳＷ２のｃ端
子に入力される画像データに対し上下の画素ブロックに
おける画像データの平均値となっている。また、第２の
スイッチＳＷ２は、後述する論理演算回路の出力が
“０”の場合にはｃ端子に接続され、論理演算回路の出
力が“１”の場合にはｄ端子に接続されるようになって
いる。

【００１４】３１３は論理演算回路であり、フラグメモ
リ３０４、第５の遅延回路３０９、第６の遅延回路、３
１１それぞれの出力するフラグデータおよび第１の遅延
回路３０６の出力する動き判定結果の組み合わせによっ
て前記論理演算回路３１３の出力が決定され、第２のス
イッチＳＷ２に入力される。

【００１５】第２のスイッチＳＷ２は、前記論理演算回
路３１３の出力によって、第３の遅延回路３０７と平均
値演算回路３１２との出力データのうちのどちらかを選
択し、出力端子に出力する。

【００１６】今、第３の遅延回路３０７の出力する画像
データに誤りがあったとすると、第５の遅延回路３０９
の出力するフラグデータは“１”となり、論理演算回路
３１３に入力されるとともに、第１のスイッチＳＷ１に
も入力され、第１のスイッチＳＷ１の入力はｂ端子に接
続される。このとき、第３の遅延回路３０７が出力する
画素ブロックに対し、上下の画素ブロックに誤りがない
場合には、フラグメモリ３０４および第６の遅延回路３
１１がそれぞれの出力するフラグデータは“０”とな
る。

【００１７】このときの動きデータは、第３の遅延回路
３０７の出力データに誤りがあるために信号として出力
できないので、第３の遅延回路３０７が出力するデータ
に対し上部の画素ブロックの動きデータを用いて動き検
出を行う。すなわち、第３の遅延回路３０７が出力する
画素ブロックに対し上部の画素ブロックに動きがある場
合には、第２の遅延回路３０８の出力する動きデータは
“１”となって、論理演算回路３１３の出力は“１”と
なり、第２のスイッチＳＷ２に入力される。

【００１８】論理演算回路３１３の出力が“１”となっ
た場合には、第２のスイッチＳＷ２はｄ端子に接続され
平均値演算回路３１２の出力、すなわちフィールド内補
間のの結果が出力端子３１４から外部へ出力される。一
方、第３の遅延回路３０７が出力する画素ブロックに対
し上部の画素ブロックに動きが無い場合には、第２の遅
延回路３０８の出力する動きデータは“０”となって、
論理演算回路３１３の出力は“０”となり、第２のスイ
ッチＳＷ２に入力される。

【００１９】論理演算回路３１３の出力が“０”となっ
た場合には、第２のスイッチＳＷ２はｃ端子に接続さ
れ、第３の遅延回路３０７の出力、すなわち入力端子３
０１から入力される画素データの１フレーム前のデータ
であるフレーム間補間の結果が出力端子３１４から外部
へ出力される。

【００２０】

【発明が解決しようとする課題】しかしながら、前記従
来例においては、補間するブロックの画素範囲が大きい
場合にも、１個の動き判定結果により２つの補間方法の
うちのどちらかに固定されてしまう。このため、補間さ
れるブロック内に補間に用いるデータとの相関が小さい
部分があったとしても、相関の小さいデータによりブロ
ック全体に補間が行われてしまい、補間された画像の画
質が劣化するといった問題点があった。

【００２１】本発明は前述の問題点にかんがみ、補間さ
れる画素ブロックが大きい場合でも良好な補間を施すこ
とができるようにして補間画像の劣化を低減することを
目的とする。

【００２２】

【課題を解決するための手段】本発明の画像信号再生装
置は、画像信号を所定数の画素ごとにブロック化し符号
化したデータをブロック単位で復号化し、画像信号を得
る画像信号再生装置であって、所定の方法により生成さ
れた補間データにより、復号化不能ブロックのデータを
補間する補間手段と、前記復号化不能のブロックの周囲
ブロックそれぞれの動きを検出する動き検出手段とを具
備し、前記補間手段は、前記動き検出手段の出力に基い
て、同一の前記復号化不能ブロック内のデータを、それ
ぞれ独立に補間するようにしている。

【００２３】

【作用】本発明は前記技術手段よりなるので、再生不可
能と判定された画素ブロックを補間する際に、例えば、
補間される画素ブロックを同一画面と相関の高い部分と
他の画面と相関の高い部分とに分割したうえで、前記画
素ブロック内の同一画面と相関の高い部分を同一画面の
画素情報を用いて補間し、前記画素ブロック内の他の画
面と相関の高い部分を他の画面の画素情報を用いて補間
する等のように、同一の前記復号化不能ブロック内のデ
ータを、それぞれ独立に補間することが可能となり、相
関の小さいデータによりブロック全体に補間が行われる
ことにより補間画像の画質が劣化してしまう不都合が無
くなる。

【００２４】

【実施例】図１は、本発明の実施例を示す補間装置の構
成図である。以下に、図１によって本発明の画像信号再
生装置の一実施例を説明する。

【００２５】復号された信号は、入力端子１より誤り訂
正回路（ＥＣＣ回路）２に入力され、符号誤りの訂正が
行われてフレームメモリ３に供給される。この際、ＥＣ
Ｃ回路２で訂正できなかった画像データはフレームメモ
リ３には書き込まれず、空データとなるとともに、前記
空データのアドレスを示すエラーフラグがフラグメモリ
４に入力される。

【００２６】５は動き判定回路であり、ＥＣＣ回路２の
出力とフレームメモリ３の出力との差をとり、前記差分
データを画素ブロック毎に積算した後、前記積算データ
と予め定められている所定値との比較が行われる。動き
判定回路５は前述の比較の結果、前述の積算データが所
定値よりも小さい場合には、画素ブロックについては動
き無しと判定してローレベル“０”を出力する。

【００２７】また、前述の積算データが所定値よりも大
きい場合には、前記画素ブロックは動き有りと判定して
ハイレベル“１”を出力するようになっており、これら
動き判定回路５の出力を、以下動きデータと称する。前
記動きデータは、４ラインの遅延を行う第１の遅延回路
６に入力される。

【００２８】本実施例においては、後述する２ラインの
遅延を行う第３の遅延回路７および２ラインの遅延を行
う第４の遅延回路８の出力データを含む画素ブロックと
第１の遅延回路６の出力する動きデータとのタイミング
が合致するように、前記第１の遅延回路６の遅延時間が
調整されている。

【００２９】第１の遅延回路６の出力する動きデータは
４ラインの遅延を行う第２の遅延回路９に入力され、第
２の遅延回路９の出力する動きデータは、後述する１ラ
インの遅延を行う第５の遅延回路１０が出力する画像デ
ータを含む画素ブロックとタイミングが合致するよう、
前記第２の遅延回路９の遅延時間が設定されている。

【００３０】第１の平均値演算回路１１の出力は、第１
のスイッチＳＷ１のｂ端子に入力される。第１のスイッ
チＳＷ１は、動き判定回路５の出力によってその切替え
動作が制御され、動き判定回路出力が“０”の場合には
ａ端子に接続されるとともに、“１”の場合にはｂ端子
にそれぞれ接続される。

【００３１】ＥＣＣ回路２の出力は、第４のスイッチＳ
Ｗ４の出力とともに第１の平均値演算回路１１へ入力さ
れ、フィールド内補間データであるＥＣＣ回路２の出力
と第４のスイッチＳＷ４の出力との平均値が算出され
る。第１のスイッチＳＷ１は、動き判定回路５の出力が
“０”の場合にはａ端子に接続され、動き判定回路５の
出力が“１”の場合にはｂ端子に接続される。

【００３２】これにより、１フレーム前の画素データで
ある２ラインの遅延を行う第６の遅延回路１３の出力
（フレーム間補間データ）と、ＥＣＣ回路２の出力と、
第４のスイッチＳＷ４の出力との平均値（フィールド内
補間データ）との選択が行われるようになっている。

【００３３】第３の遅延回路７の出力は、第２のスイッ
チＳＷ２のｄ端子に入力されている。第２のスイッチＳ
Ｗ２のｃ端子には、第１のスイッチＳＷ１の出力が入力
されていて、第２のスイッチＳＷ２は補間データである
第１のスイッチＳＷ１の出力と未処理の第３の遅延回路
７の出力データとの選択が行われるようになっている。

【００３４】第２の平均値演算回路１２の出力は、第３
のスイッチＳＷ３のｆ端子に入力される。第３のスイッ
チＳＷ３は、第２の遅延回路９から出力される動きデー
タによって制御され、動きデータ出力が“０”の場合に
はｅ端子に接続され、“１”の場合にはｆ端子にそれぞ
れ接続される。

【００３５】第２のスイッチＳＷ２の出力は、第５の遅
延回路１０の出力とともに第２の平均値演算回路１２へ
入力され、フィールド内補間データである第２のスイッ
チＳＷ２の出力と第５の遅延回路１０の出力との平均値
が算出される。

【００３６】第３のスイッチＳＷ３は、第２の遅延回路
９の動きデータ出力が“０”の場合にはｅ端子に接続さ
れ、動きデータ出力が“１”の場合にはｆ端子に接続さ
れることにより、１フレーム前の画素データである２ラ
インの遅延を行う第７の遅延回路１４の出力（フレーム
間補間データ）と、第２のスイッチＳＷ２の出力と、第
５の遅延回路１０の出力との平均値（フィールド内補間
データ）との選択が行われるようになっている。

【００３７】第４の遅延回路８の出力は、第４のスイッ
チＳＷ４のｈ端子に入力されている。一方、第４のスイ
ッチＳＷ４のｇ端子には、第３のスイッチＳＷ３の出力
が供給されていて、第４のスイッチＳＷ４は補間データ
である第３のスイッチＳＷ３の出力と第４の遅延回路８
の出力データとの選択が行われるように構成されてい
る。

【００３８】フラグメモリ４の出力は、４ライン遅延す
る第８の遅延回路１５と論理演算回路１６に、第８の遅
延回路１５の出力は４ライン遅延する第９の遅延回路１
７と論理演算回路１６に、第９の遅延回路１７の出力は
論理演算回路１６にそれぞれ供給されている。

【００３９】また、論理演算回路１６の出力は、フラグ
メモリ４の出力と第９の遅延回路の出力がそれぞれ
“０”で、第８の遅延回路出力が“１”のときのみ、
“１”となるようになっている。論理演算回路１６の出
力は第２のスイッチＳＷ２、第４のスイッチＳＷ４、第
５のスイッチＳＷ５にそれぞれ入力される。

【００４０】第５のスイッチＳＷ５のｉ端子には第４の
スイッチＳＷ４の出力が供給され、ｊ端子には４ライン
遅延する第１０の遅延回路１８の出力が供給されてい
る。第５のスイッチＳＷ５は、論理演算回路１６の出力
が“０”のときにはｊ端子に接続され、論理演算回路１
４の出力が“１”のときにはｉ端子に接続されることに
より、第４のスイッチＳＷ４の出力と未処理の画素デー
タである第９の遅延回路１７の出力とを選択し、出力端
子１９を通して外部に出力する。

【００４１】次に、図２を用いて動作を説明する。図２
は画面上の画素ブロックを示している。ただし、Ｂx,j
とＢ’x,j と（ｘは任意の整数）は同一ブロックを上下
に２分割したときのそれぞれの部分である。

【００４２】今、Ｂi,j+1 のブロックの画素データが、
ＥＣＣ回路２から出力されているとすると、第１０の遅
延回路１８からはＢi,j の画素データが出力されてい
る。また、第６の遅延回路１３からは１フレーム前の
Ｂ’i,j の画素データが出力されており、第７の遅延回
路１４からは１フレーム前のＢi,j の画素データがそれ
ぞれ出力されている。

【００４３】このとき、動き判定回路５からはＢi,j+1
のブロック動きデータが、第１の遅延回路６からはＢi,
j およびＢ’i,j のブロック動きデータが、第２の遅延
回路９からはＢi,j-1 のブロック動きデータがそれぞれ
出力されている。

【００４４】また、フラグメモリ４からはＢi,j+1 のエ
ラーフラグが、第８の遅延回路１５からはＢi,j および
Ｂ’i,j のエラーフラグが、第９の遅延回路１７からは
Ｂi,j-1 のエラーフラグがそれぞれ出力されている。

【００４５】このとき、ブロックＢi,j-1 とＢi,j+1 と
がともに正しく復号され、Ｂi,j とＢ’i,j とからなる
ブロックが誤り訂正不能の場合、論理演算回路１６の出
力は“１”になり、第２のスイッチＳＷ２、第４のスイ
ッチＳＷ４、第５のスイッチＳＷ５はそれぞれｃ端子、
ｇ端子、ｉ端子に接続され、Ｂi,j とＢ’i,j とが補間
される状態になる。

【００４６】ブロックＢ’i,j 補間は動き判定回路５の
動きデータ出力によって異なる。ブロックＢi,j+1 が動
き無しの場合には、動き判定回路５の出力は“０”とな
り、第１のスイッチＳＷ１はａ端子に接続され、ブロッ
クＢ’i,j はフレーム間補間とされる。

【００４７】また、ブロックＢi,j+1 が動き有りの場合
には、動き判定回路５の出力は“１”となり、第１のス
イッチＳＷ１はｂ端子に接続され、ブロックＢ’i,j は
フィールド内補間とされる。

【００４８】同様に、ブロックＢi,j の補間は第２の遅
延回路９の動きデータ出力によって異なる。ブロックＢ
i,j-1 が動き無しの場合には第２の遅延回路９の動きデ
ータ出力はｅ端子に接続され、ブロックＢi,j はフレー
ム間補間とされる。

【００４９】また、ブロックＢi,j-1 が動き有りの場合
には、第２の遅延回路９の動きデータ出力は“１”とな
り、第１のスイッチＳＷ１はｆ端子に接続され、ブロッ
クＢi,j はフィールド内補間とされる。

【００５０】前記のごとき構成により、精度の良い補間
装置が構成できる。なお、本実施例においてフィールド
内補間は上下の画素ブロックの画素値の平均としたが、
直線近似補間やスプライン補間などの曲線近似補間など
のような他の補間方法を用いてもよい。

【００５１】次に、図３を用いて本発明の画像信号再生
装置の他の実施例を説明する。図３において、１０１は
外部からの画像信号が入力される入力端子、１０２は誤
り訂正を行う誤り訂正回路（ＥＣＣ回路）、１０３は画
像信号を１フレーム遅延するフレームメモリである。

【００５２】１０４はエラーフラッグの情報を記憶する
ためのフラグメモリ、１０５は４×４の画素ブロック毎
に動き判定を行う動き判定回路、１０６は前述の動き判
定回路出力を（上下に１ブロック、左右に１ブロック）
遅延する第１の遅延回路、１０７は前述の動き判定回路
出力を左右に１ブロック遅延する第２の遅延回路、１０
８は前述の動き判定回路出力を左右に１ブロック遅延す
る第３の遅延回路、１０９は前述の動き判定回路出力を
（上下に１ブロック、左右に１ブロック）遅延する第４
の遅延回路である。

【００５３】１１０は画像信号を（３ライン＋１画素）
遅延する第１０の遅延回路、１１１は画像信号を４ライ
ン遅延する第１４の遅延回路、１１２は画像信号を１ラ
イン遅延する第１１の遅延回路、１１３は画像信号を２
ライン遅延する第１２の遅延回路、１１４は画像信号を
１画素遅延する第１５の遅延回路、１１５は画像信号を
２画素遅延する第１６の遅延回路、１１６は画像信号を
２画素遅延する第１７の遅延回路、１１７は画像信号を
２ライン遅延する第１３の遅延回路である。

【００５４】１１８は画像信号を４ライン遅延する第５
の遅延回路、１１９は画像信号を１画素遅延する第６の
遅延回路、１２０は画像信号を１画素遅延する第８の遅
延回路、１２１は画像信号を２ライン遅延する第７の遅
延回路、１２２は画像信号を２画素遅延する第９の遅延
回路、１２３〜１２６は各々２つの画像信号からフィー
ルド内補間信号を産出するための第１〜第４の補間演算
回路、１２７はエラーフラッグを（上下に１ブロック、
左右に１ブロック）遅延する第１９の遅延回路、１２８
はエラーフラッグを左右１ブロック遅延する第２０の遅
延回路、１２９はエラーフラッグを左右１ブロック遅延
する第２１の遅延回路である。

【００５５】１３０はエラーフラッグを（上下に１ブロ
ック、左右に１ブロック）遅延する第２２の遅延回路、
１３１〜１３４は所定の論理演算を行う第１〜第４の論
理演算回路、１３５は２つの画像信号の平均値を算出す
る平均値演算回路、１３６は画像信号を（４ライン＋１
画素）遅延する第１８の遅延回路である。また、ＳＷ１
〜ＳＷ１１はそれぞれ２つの入力を選択して出力するた
めの第１〜第１１のスイッチである。

【００５６】次に、図３の構成における動作を説明す
る。復号された信号は、入力端子１０１より誤り訂正回
路（ＥＣＣ回路）１０２に入力され、符号誤りの訂正が
行われてフレームメモリ１０３に入力される。

【００５７】この際、ＥＣＣ回路１０２で訂正できなか
った画像データはフレームメモリ１０３には書き込まれ
ず、空データとなるとともに、前記空データのアドレス
を示す画素ブロック毎のエラーフラグがフラグメモリ１
０４に入力される。

【００５８】１０５は動き判定回路であり、ＥＣＣ回路
１０２の出力とフレームメモリ１０３の出力との差をと
り、前記差分データを画素ブロック毎に積算した後、前
記積算データと予め所定値との比較が行われる。動き判
定回路１０５は、前述の比較の結果、前述の積算データ
が所定値よりも小さい場合には前記画素ブロックについ
ては動き無しと判定して，ハイレベル“１”を出力す
る。

【００５９】また、前述の積算データが所定値よりも大
きい場合には、前記画素ブロックは動き有りと判定して
ローレベル“０”を出力するようになっており、これら
動き判定回路１０５の出力を以下動きデータと称する。

【００６０】１０６〜１０９はそれぞれ第１〜第４の遅
延回路である。第１〜第４の遅延回路１０６〜１０９か
らは、動き判定回路１０５とともに前述の動きデータが
出力されていて、動き判定回路１０５は第１０の遅延回
路１１０が出力するブロックの動きデータを出力し、第
１の遅延回路１０６は第１４の遅延回路１１１が出力す
るブロックの動きデータを出力する。

【００６１】また、第２の遅延回路１０７は第１１の遅
延回路１１２、第１２の遅延回路１１３、第１５の遅延
回路１１４、および第１６の遅延回路１１５が出力する
ブロックの動きデータを出力し、第３の遅延回路１０８
は第１７の遅延回路１１６が出力するブロックの動きデ
ータを出力し、第４の遅延回路１０９は第１３の遅延回
路１１７が出力するブロックの動きデータを出力するよ
うにそれぞれの遅延時間が設定されている。

【００６２】フレームメモリ１０３の出力は、第５の遅
延回路１１８を経て第６の遅延回路１１９および第８の
遅延回路１２０に入力される。第６の遅延回路１１９の
遅延時間は、第６の遅延回路１１９の出力が第１１の遅
延回路１１２の出力のちょうど１フレーム前のデータと
なるよう設定されている。

【００６３】第８の遅延回路１２０の遅延時間は、第８
の遅延回路１２０の出力が第１５の遅延回路１１４の出
力のちょうど１フレーム前のデータとなるように設定さ
れている。第６の遅延回路１１９の出力は、第７の遅延
回路１２１へ入力される。第７の遅延回路１２１の遅延
時間は、第７の遅延回路１２１の出力が第１２の遅延回
路１１３の出力のちょうど１フレーム前のデータとなる
ように設定されている。

【００６４】また、第８の遅延回路１２０の出力は、第
９の遅延回路１２２へ入力される。第９の遅延回路１２
２の遅延時間は、第９の遅延回路１２２の出力が第１６
の遅延回路１１５の出力のちょうど１フレーム前のデー
タとなるように設定されている。

【００６５】１２３は第１の補間演算回路である。この
第１の補間演算回路１２３には、第１０の遅延回路１１
０および第４のスイッチＳＷ４の出力が入力されてい
て、第１の補間演算回路１２３はこれらの入力からフィ
ールド内補間データを算出するようになっている。

【００６６】１２４は第２の補間演算回路である。この
第２の補間演算回路１２４には、第１３の遅延回路１１
７および第２のスイッチＳＷ２の出力が入力されてい
て、第２の補間演算回路１２４はこれらの入力からフィ
ールド内補間データを算出するようになっている。

【００６７】１２５は第３の補間演算回路である。この
第３の補間演算回路１２５には、第１４の遅延回路１１
１および第８のスイッチＳＷ８の出力が入力されてい
て、第３の補間演算回路１２５はこれらの入力からフィ
ールド内補間データを算出するようになっている。

【００６８】１２６は第４の補間演算回路である。この
第４の補間演算回路１２６には、第１７の遅延回路１１
６および第６のスイッチＳＷ６の出力が入力されてい
て、第４の補間演算回路１２６はこれらの入力からフィ
ールド内補間データを算出するようになっている。

【００６９】第１のスイッチＳＷ１のａ端子には第１の
補間演算回路１２３の出力が、ｂ端子に第６の遅延回路
１１９の出力がそれぞれ入力されていて、第１のスイッ
チＳＷ１は動き判定回路１０５が出力する動きデータが
“０”の場合にはａ端子に接続されていて、フィールド
内補間データである第１の補間演算回路の出力を、動き
判定回路１０５が出力する動きデータが“１”の場合に
はｂ端子に接続されてフレーム間補間データである第６
の遅延回路の出力を導出するようになっている。

【００７０】第３のスイッチＳＷ３のｅ端子には、第２
の補間演算回路１２４の出力が、ｆ端子には第７の遅延
回路１２１の出力がそれぞれ入力されていて、第３のス
イッチＳＷ３は第４の遅延回路１０９が出力する動きデ
ータが“０”の場合にはｅ端子に接続されてフィールド
内補間データである第２の補間演算回路の出力を導出す
る。

【００７１】また、第遅延回路１０９が出力する動きデ
ータ“１”の場合にはｆ端子に接続されて、フレーム間
補間データである第１３の遅延回路の出力を導出するよ
うになっている。

【００７２】第５のスイッチＳＷ５のｉ端子には、第８
の遅延回路１２０の出力が入力され、ｊ端子に第３の補
間演算回路１２５の出力が入力されていて、第５のスイ
ッチＳＷ５は第１の遅延回路１０６が出力する動きデー
タが“０”の場合にはｊ端子に接続されてフィールド内
補間データである第３の補間演算回路の出力を導出す
る。また、第１の遅延回路１０６が出力する動きデータ
“１”の場合にはｉ端子に接続されてフレーム間補間デ
ータである第８の遅延回路の出力を導出するようになっ
ている。

【００７３】第７のスイッチＳＷ７のｍ端子には、第４
の補間演算回路１２６の出力がされ、ｎ端子には第９の
遅延回路１２２の出力が入力されていて、第７のスイッ
チＳＷ７は第３の遅延回路１０８が出力する動きデータ
“０”の場合にはｍ端子に接続され、フィールド内補間
データである第４の補間演算回路の出力を導出する。ま
た、第３の遅延回路１０８が出力する動きデータ“１”
の場合には、ｎ端子に接続されてフレーム間補間データ
である第９の遅延回路の出力を導出するようになってい
る。

【００７４】１２７〜１３０は、第１９〜第２２の遅延
回路である。これらの第１９〜第２２の遅延回路から
は、フラグメモリ１０４とともにエラーフラグが出力さ
れている。フラグメモリ１０４は、第１０の遅延回路１
１０が出力するブロックのエラーフラグを出力するよう
になっている。

【００７５】第１９の遅延回路１２７は、第１４の遅延
回路１１１が出力するブロックのエラーフラグを出力す
るようになっている。第２０の遅延回路１２８は第１１
の遅延回路１１２、第１２の遅延回路１１３、第１５の
遅延回路１１４、第１６の遅延回路１１５が出力するブ
ロックのエラーフラグを出力するようになっている。

【００７６】第２１の遅延回路１２９は第１３の遅延回
路１１７が出力するブロックのエラーフラグを出力する
ように、第２２の遅延回路１３０は第１７の遅延回路１
１６が出力するブロックのエラーフラグを出力するよう
に、それぞれの遅延時間が設定されている。

【００７７】１３１は第１の論理演算回路である。この
第１の論理演算回路１３１の出力は、フラグメモリ１０
４と第２２の遅延回路１３０とのエラーフラグ出力が
“０”で、第２０の遅延回路１２８のエラーフラグ出力
が“１”のときにのみ“１”となるようになっている。

【００７８】１３２は第２の論理演算回路である。この
第２の論理演算回路１３２は、第１９の遅延回路１２７
と第２１の遅延回路１２９とのエラーフラグ出力が
“０”で、第２０の遅延回路１２８のエラーフラグ出力
が“１”のときのみ、出力が“１”となるようになって
いる。

【００７９】第１の論理演算回路１３１と第２の論理演
算回路１３２との出力はそれぞれ、第３の論理演算回路
１３３に入力されている。第３の論理演算回路１３３
は、第３の論理演算回路１３３に入力される第１の論理
演算回路１３１の出力と第２の論理演算回路１３２の出
力とのどちらかが“１”のときに出力が“１”となる論
理和演算を行うようになっている。

【００８０】また、第１の論理演算回路１３１と第２の
論理演算回路１３２との出力は、それぞれ第４の論理演
算回路１３４にも入力されている。第４の論理演算回路
１３４は、第４の論理演算回路１３４に入力される第１
の論理演算回路１３１の出力と第２の論理演算回路１３
２の出力との両方とも“１”のときに出力が“１”とな
る論理積演算を行うようになっている。

【００８１】第２のスイッチＳＷ２および第４のスイッ
チＳＷ４は，第１の論理演算回路１３１の出力によって
制御されている。第１の論理演算回路１３１の出力が
“１”のとき、第２のスイッチＳＷ２はｃ端子に接続さ
れ、第２のスイッチＳＷ２は補間データである第１のス
イッチＳＷ１の出力を導出する。

【００８２】また、第１の論理演算回路１３１の出力が
“０”のとき、第２のスイッチＳＷ２はｄ端子に接続さ
れ、第２のスイッチＳＷ２は未処理のデータである第１
１の遅延回路１１２の出力を導出する。

【００８３】同様に、第１の論理演算回路１３１の出力
が“１”のとき第４のスイッチＳＷ４はｇ端子に接続さ
れ、第４のスイッチＳＷ４は補間データである第３のス
イッチＳＷ３の出力を導出し、第１の論理演算回路１３
１の出力が“０”のとき第４のスイッチＳＷ４はｈ端子
に接続され、第４のスイッチＳＷ４は未処理のデータで
ある第１２の遅延回路１１３の出力を導出するようにな
っている。

【００８４】第６のスイッチＳＷ６および第８のスイッ
チＳＷ８は、第２の論理演算回路１３２の出力によって
制御されている。そして、第２の論理演算回路１３２の
出力が“１”のときに、第６のスイッチＳＷ６はｋ端子
に接続され、第６のスイッチＳＷ６は補間データである
第５のスイッチＳＷ５の出力を導出する。また、第２の
論理演算回路１３２の出力が“０”のとき、第６のスイ
ッチＳＷ６はｌ端子に接続され、第６のスイッチＳＷ６
は未処理のデータである第１５の遅延回路１１４の出力
を導出する。

【００８５】同様に、第２の論理演算回路１３２の出力
が“１”のとき第８のスイッチＳＷ８はｏ端子に接続さ
れ、第８のスイッチＳＷ８は補間データである第７のス
イッチＳＷ７の出力を導出し、第２の論理演算回路１３
２の出力が“０”のとき第８のスイッチＳＷ８はｐ端子
に接続され、第８のスイッチＳＷ８は未処理のデータで
ある第１６の遅延回路１１５の出力を導出するようにな
っている。

【００８６】第９のスイッチＳＷ９のｑ端子には第４の
スイッチＳＷ４の出力が供給され、ｒ端子には第８のス
イッチＳＷ８の出力が供給されている。第９のスイッチ
ＳＷ９は第２の論理演算回路１３２の出力によって制御
される。そして、第２の論理演算回路１３２の出力が
“１”のときに、第９のスイッチＳＷ９はｒ端子に接続
され、第９のスイッチＳＷ９は横方向の補間データであ
る第８のスイッチＳＷ８の出力を導出する。

【００８７】また、第２の論理演算回路１３２の出力が
“０”のときは、第９のスイッチＳＷ９はｑ端子に接続
され、第９のスイッチＳＷ９は縦方向の補間データであ
る第４のスイッチＳＷ４の出力を導出するようになって
いる。

【００８８】次いで、１３５は平均値演算回路であり、
この平均値演算回路１３５は、第４のスイッチＳＷ４お
よび第８のスイッチＳＷ８の出力が入力されている。平
均値演算回路１３５は、横方向の補間データである第８
のスイッチＳＷ８の出力と縦方向の補間データである第
４のスイッチＳＷ４の出力との平均値を算出するように
なっている。

【００８９】第１０のスイッチＳＷ１０のｓ端子には、
第９のスイッチＳＷ９の出力が供給され、ｔ端子には平
均値演算回路１３５の出力が供給されている。第１０の
スイッチＳＷ１０は、第４の論理演算回路１３４の出力
によって制御されていて、第４の論理演算回路１３４の
出力が“０”のときｓ端子に接続され、第４のスイッチ
ＳＷ４から第８のスイッチＳＷ８のどちらかの出力であ
る第９のスイッチＳＷ９の出力を導出する。

【００９０】また、第４の論理演算回路１３４の出力が
“１”のときには、第１０のスイッチＳＷ１０はｔ端子
に接続され、第４のスイッチＳＷ４の出力と第８のスイ
ッチＳＷ８の出力との平均値である平均値演算回路１３
５の出力を導出するようになっている。

【００９１】１３６は第１８の遅延回路であり、ここに
はＥＣＣ回路１０２の出力が入力されている。第１８の
遅延回路１３６は、第１８の遅延回路の出力と第１２の
遅延回路１１３および第１６の遅延回路１１５の出力と
のタイミングが合致するように、遅延時間が設定されて
いる。

【００９２】第１８の遅延回路１３６の出力は、第１１
のスイッチＳＷ１１のｕ端子に入力される。また、第１
１のスイッチＳＷ１１のｖ端子には第１０のスイッチＳ
Ｗ１０の出力が入力されている。

【００９３】第１１のスイッチＳＷ１１は、第３の論理
演算回路１３３の出力によって制御されていて、第３の
論理演算回路１３３の出力が“０”のときには、第１１
のスイッチＳＷ１１はｕ端子に接続され、未処理のデー
タである第１８の遅延回路１３６の出力を導出する。

【００９４】また、第３の論理演算回路１３３の出力が
“１”のときには、第１１のスイッチＳＷ１１はｖ端子
に接続され、補間データである第１０のスイッチＳＷ１
０の出力を導出するようになっている。第１１のスイッ
チＳＷ１１の出力は、出力端子１３７を通して外部に出
力される。

【００９５】次に、図４および図５を用いて動作を説明
する。図４は画面上の画素を示し、図５は画面上の画素
ブロックを示している。図４の画素と図５の画素ブロッ
クは対応関係にあり、例えば図５におけるブロックＢi,
j は、図４におけるＰi,j 、Ｐi+1,j 、Ｐi+2,j 、Ｐi+
3,j 、Ｐi,j+1、Ｐi+1,j+1 、Ｐi+2,j+1 、Ｐi+3,j+1
、Ｐi,j+2 、Ｐi+1,j+2 、Ｐi+2,j+2 、Ｐi+3,j+2 、
Ｐi,j+3 、Ｐi+1,j+3 、Ｐi+2,j+3 、Ｐi+3,j+3 の４×
４の画素から構成されている。

【００９６】今、ＥＣＣ回路１０２からＰi+4,j+7 の画
素データが出力されているとすると、第１０の遅延回路
１１０からはＰi,j+4 の画素データが、第１１の遅延回
路１１２からはＰi,j+2 の画素データが、第１２の遅延
回路１１３からはＰi,j の画素データが、第１３の遅延
回路１１７からはＰi,j-1 の画素データがそれぞれ出力
されている。

【００９７】また、第１４の遅延回路１１１からはＰi+
4,j の画素データが、第１５の遅延回路１１４からはＰ
i+2,j の画素データが、第１６の遅延回路からはＰi,j
の画素データが、第１７の遅延回路からはＰi-1,j の画
素データがそれぞれ出力されている。

【００９８】さらに、第５の遅延回路からは１フレーム
前のＰi,j+4 の画素データが、第６の遅延回路１１９か
らは１フレーム前のＰi,j+2 の画素データが、第７の遅
延回路１２１からは１フレーム前のＰi,j の画素データ
が、第８の遅延回路１２０からは１フレーム前のＰi+2,
j の画素データが、第９の遅延回路１２２からは１フレ
ーム前のＰi,j の画素データがそれぞれ出力されてい
る。

【００９９】動きデータに関しては、動き判定回路１０
５からはブロックＢi,j-1 の動きデータが第１の遅延回
路１０６からはブロックＢi-1,j の動きデータが、第２
の遅延回路１０７からはブロックＢi,j の動きデータ
が、第３の遅延回路１０８からはブロックＢi+1,j の動
きデータが、第４の遅延回路１０９からはブロックＢi,
j+1 の動きデータがそれぞれ出力されている。

【０１００】エラーフラグに関しては、フラグメモリ１
０４からはブロックＢi,j-1 のエラーフラグが、第１９
の遅延回路１２７からはブロックＢi-1,j のエラーフラ
グが、第２０の遅延回路１２８からはブロックＢi,j の
エラーフラグが、第２１の遅延回路からはブロックＢi+
1,j のエラーフラグが、第２２の遅延回路１３０からは
ブロックＢi,j+1 のエラーフラグがそれぞれ出力されて
いる。

【０１０１】第１の補間演算回路１２３にはＰi,j+4 と
Ｐi,j の画素データが入力されていて、Ｐi,j+2 の補間
データが算出される。

【０１０２】第２の補間演算回路１２４にはＰi,j-1 と
Ｐi,j+2 の画素データが入力されていて、Ｐi,j の画素
データが算出される。

【０１０３】第３の補間演算回路１２５にはＰi+4,j と
Ｐi,j の画素データが入力されていて、Ｐi+2,j の画素
データが算出されている。

【０１０４】第４の補間演算回路１２６にはＰi-1,j と
Ｐi+2,j の画素データが入力されていて、Ｐi,j の画素
データが算出されている。

【０１０５】第１のスイッチＳＷ１は、ブロックＢi,j+
1 の動きデータ“１”のとき１フレーム前のＰi,j+2 の
画素データ（フレーム間補間データ）を出力し、動きデ
ータ“０”のとき第１補間回路１２３の出力するＰi,j+
2 のフィールド内補間データを出力する。

【０１０６】第１の論理演算回路１３１は，ブロックＢ
i,j-1 とブロックＢi,j+1 のエラーフラグが“０”で、
ブロックＢi,j のエラーフラグが“１”のときのみ出力
が“１”となる。

【０１０７】第２のスイッチＳＷ２は、第１の論理演算
回路１３１の出力が“１”のときは、補間されブロック
Ｂi,j にエラーが有り、フィールド内補間に使用するブ
ロックＢi,j-1 とブロックＢi,j+1 とにエラーがないの
で、Ｐi,j+2 の補間データを出力する。

【０１０８】第３のスイッチＳＷ３は、ブロックＢi,j-
1 の動きデータ“１”のとき、１フレーム前のＰi,j の
画素データ（フレーム間補間データ）を出力し、動きデ
ータ“０”のとき第２補間回路１２４の出力するＰi,j
のフィールド内補間データを出力する。

【０１０９】第４のスイッチＳＷ４は、第２のスイッチ
ＳＷ２と同様に、第１の論理演算回路１３１の出力が
“１”のときは、補間されるブロックＢi,j にエラーが
有り、フィールド内補間に使用するブロックＢi,j-1 と
ブロックＢi,j+1 とにエラーがないので、Ｐi,j の補間
データを出力する。前記のごとく、第１の補間演算回路
１２３と第２の補間演算回路１２４によって、縦方向の
フィールド内補間が行われる。

【０１１０】第５のスイッチＳＷ５は、ブロックＢi+1,
j の動きデータ“１”のとき１フレーム前のＰi+2,j の
画素データ（フレーム間補間データ）を出力し、動きデ
ータ“０”のとき第３補間回路１２５の出力するＰi+2,
j のフィールド内補間データを出力する。

【０１１１】第２の論理演算回路１３２は、ブロックＢ
i-1,j とブロックＢi+1,j のエラーフラグが“０”でブ
ロックＢi,j のエラーフラグが“１”のときのみ出力が
“１”となる。

【０１１２】第６のスイッチＳＷ６は、第１の論理演算
回路１３１の出力が“１”のときは、補間されるブロッ
クＢi,j にエラーが有り、フィールド内補間に使用する
ブロックＢi-1,j とブロックＢi+1,j とにエラーがない
のでＰi+2,j の補間データを出力する。

【０１１３】第７のスイッチＳＷ７は、ブロックＢi-1,
j の動きデータ“１”のとき１フレーム前のＰi,j の画
素データ（フレーム間補間データ）を出力し、動きデー
タ“０”のとき、第４補間回路１２６の出力するＰi,j
のフィールド内補間データを出力する。

【０１１４】第８のスイッチＳＷ８は、第２のスイッチ
ＳＷ２と同様に第２の論理演算回路１３１の出力が
“１”のときは、補間されるブロックＢi,j にエラーが
有り、フィールド内補間に使用するブロックＢi-1,j と
ブロックＢi+1,j とにエラーがないので、Ｐi,j の補間
データを出力する。前記のごとく、第３の補間演算回路
１２５と第４の補間演算回路１２６によって、横方向の
フィールド内補間が行われる。

【０１１５】このとき、第４のスイッチＳＷ４と第８の
スイッチＳＷ８の出力にはＰi,j の補間データが出力さ
れている。第４のスイッチＳＷ４の出力には縦方向の補
間データが、第８のスイッチＳＷ８の出力には横方向の
補間データが出力されている。これらの補間データは、
第９のスイッチＳＷ９によって切り換えられて出力され
る。

【０１１６】第９のスイッチＳＷ９は、通常は縦方向の
補間データが出力されるようになっていて、第２の論理
演算回路１３２の出力が“１”になると、横方向の補間
データが出力される。一方、平均値演算回路１３５から
は、縦方向の補間データと横方向の補間データとの平均
値が出力されている。

【０１１７】第１０のスイッチＳＷ１０は、第４の論理
回路１３４の出力によって制御され、縦方向補間データ
と横方向補間データとの両方を得ることができる場合に
のみ、平均値演算回路１３５の出力を導出するようにな
っている。

【０１１８】そして、前記第９のスイッチＳＷ９、第１
０のスイッチＳＷ１０および平均値演算回路１３５によ
り縦方向補間データを得ることができる場合には、縦方
向補間データを出力し、横方向補間データを得ることが
できる場合には横方向補間データを出力し、両方得るこ
とができる場合には平均値を第１１のスイッチＳＷ１１
のｖ端子に出力する。このとき、第１８の遅延回路１３
６からは処理されていないＰi,j の画素データが出力さ
れていて、第１１のスイッチＳＷ１１のｕ端子に入力さ
れている。

【０１１９】第１１のスイッチＳＷ１１は、第３の論理
回路１３３によって制御され、ブロックＢi,j にエラー
があって縦方向補間データと横方向補間データとのどち
らかが得ることができる場合に、外部へ補間データを出
力するようになっている。

【０１２０】前記のごとく構成することにより良好な補
間を施すことができる。さらに、本実施例においては、
フィールド内補間の際に、縦方向の補間と横方向の補間
とを用いて切り換えて出力しているので、隣接する複数
の画素ブロックの一部にエラーがあった場合にも補間を
施すことができる効果がある。

【０１２１】なお、本実施例においては４×４の画素ブ
ロックを用いて説明しているが、８×８、４×８、８×
３２、４×３２など他の構成の画素ブロックでもよい。
また、縦方向の補間データと横方向の補間データとの両
方を得ることができる場合の処理は、本実施例では平均
値を出力するようにしているがどちらかを優先的に出力
させる構成でもよい。

【０１２２】

【発明の効果】本発明は前述したように、本発明によれ
ば、補間するブロックの画素範囲が大きく、補間される
ブロック内に補間に用いるデータとの相関が小さい部分
があったとしても、相関の小さいデータによりブロック
全体に補間が行われてしまうことがない。したがって、
補間される画像の画質が劣化することがないので、補間
される画素ブロックが大きい場合でも良好な補間を施す
ことができ、補間画像の劣化を低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す補間装置の構成図であ
る。

【図２】本発明の実施例の動作を示す図である。

【図３】本発明の他の実施例を示す補間装置の構成図で
ある。

【図４】本発明の他の実施例の動作を示す図である。

【図５】本発明の他の実施例の動作を示す図である。

【図６】従来例を示す補間装置の構成図である。

【符号の説明】

２ 誤り訂正回路（ＥＣＣ回路） ３ フレームメモリ ４ フラグメモリ ５ 動き判定回路 ６、９ 動き判定結果の遅延回路 ７、８、１０、１３、１４、１８ 画素データの遅延回
路 １１、１２ 平均値演算回路 １５、１７ エラーフラグの遅延回路 １６ 論理演算回路 ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５ スイッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 画像信号を所定数の画素ごとにブロック
   化し符号化したデータをブロック単位で復号化し、画像
   信号を得る画像信号再生装置であって、 所定の方法により生成された補間データにより、復号化
   不能ブロックのデータを補間する補間手段と、 前記復号化不能のブロックの周囲ブロックそれぞれの動
   きを検出する動き検出手段とを具備し、 前記補間手段は、前記動き検出手段の出力に基いて、同
   一の前記復号化不能ブロック内のデータを、それぞれ独
   立に補間することを特徴とする画像信号再生装置。