JPH0629288A

JPH0629288A - 半導体装置及びその製造方法

Info

Publication number: JPH0629288A
Application number: JP18355492A
Authority: JP
Inventors: Kazuo Tanaka; 和雄田中
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-07-10
Filing date: 1992-07-10
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】半導体装置に於て、合わせ余裕を考慮すること
なく、シリコン基板と多結晶シリコンの接続を安定して
形成できると同時に、集積回路素子の集積度を向上させ
る。【構成】半導体装置に於て、ポリシリコンと半導体基板
とを電気的に絶縁する部分と電気的に接続させる部分を
配置して、しかもポリシリコンのパターンの終端部の一
部分が半導体基板上にある構造に於て、ポリシリコンと
半導体基板の接続領域には、ポリシリコンのエッチング
バリアとなる金属あるいは、シリサイド層を半導体基板
とポリシリコン層間に介在させるものである。【効果】素子の能動領域と多結晶シリコンとを接触させ
るための接続孔幅よりも多結晶シリコン層の線幅を細く
できるために、従来多結晶シリコン層のエッチング時に
生じていたシリコン基板のエグレを防止することができ
るようになった。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関するも
ので、特に配線技術、及び素子の微細化に関するもので
ある。

【０００２】

【従来の技術】従来の半導体装置の一部分を図４に示
す。図４（ｂ）は、半導体装置の平面図を示し、図４
（ａ）は、図４（ｂ）のＡ−Ａ’に於ける半導体装置の
断面図を示している。

【０００３】シリコン基板１００上能動領域の一部、例
えば高濃度不純物拡散層領域１１０と多結晶シリコン層
１０３とを、両者に介在する酸化シリコン膜層１１１の
一部分を開孔させて、電気的に接触させる場合について
説明する。

【０００４】この場合、フォトリソグラフィー技術を適
用させると、リソグラフィー装置の機械的な誤差、引き
続いて行なわれるエッチング時の寸法変換差などを含ん
だ、いわゆる合わせずれを考慮した余裕が必要となるた
めに、高濃度不純物拡散層１１０と多結晶シリコン層１
０３との接触を取るために酸化膜層１１１を開孔する領
域１０５は素子の能動領域１１０よりも小さい領域を開
孔する必要があった。この余裕は、０．８マイクロメー
トルの開孔ルールの素子では、０．５マイクロメートル
を必要としていた。さらに、その上の多結晶シリコン層
の線幅は、同じようにあわせずれを考慮して、開孔した
領域より広い線幅を取ることによって素子の能動領域と
多結晶シリコンとの接触を取っていた。この余裕は先ほ
どの場合と同様に、０．８マイクロメートルの開孔ルー
ルの素子では、開孔端から覆われる部分として、片側
０．５マイクロメートルを必要としていた。

【０００５】例えば、素子の能動領域と多結晶シリコン
とを接触させるための孔の領域よりも多結晶シリコン層
の線幅を細くなる様にフォトリソグラフィーによってパ
ターニングしたばあい、多結晶シリコン層のエッチング
時に、多結晶シリコンとシリコン基板上の能動領域は同
じシリコン元素であるために多結晶シリコン層をエッチ
ングすることによって同時に能動領域までエッチングさ
れ、接触不良となるのを防止するためである。

【０００６】

【発明が解決しようとする課題】前述の従来技術では、
素子の能動領域と多結晶シリコンとを接触させるための
孔の領域よりも多結晶シリコン層の線幅を広くしなけれ
ばならないため、多結晶シリコン層の線幅は、孔の領域
に対してアライメントずれを考慮して孔の両側で０．５
マイクロメートル程度太くする必要があり、多結晶シリ
コン層の線幅と線間幅、いわゆるライン＆スペースは、
この接続孔の部分で最小ライン＆スペースより太くしな
ければならずＬＳＩの微細化の障害となっていた。こ
の様子を図５に示した。図５では、第１多結晶シリコン
配線層から第５多結晶シリコン配線層があって、このう
ち第２多結晶シリコン配線層と第４多結晶シリコン配線
層を、シリコン基板上に設けられた高濃度不純物拡散層
領域１１０を介して接続させた場合を示している。最小
デザインルールとして多結晶シリコン配線幅は、０．８
ミクロン、配線間隔は０．８ミクロン、またシリコン基
板と多結晶シリコン層との接続孔１０５の直径は０．８
ミクロン、接続孔１０５の端部からの多結晶シリコンの
オーバーラップ量として０．５ミクロンを必要とすると
すると、図５に示した配線の場合、５本の配線幅の合計
は、９．２ミクロンになる。接続孔１０５がない配線領
域では、５本の配線幅の合計は７．２ミクロンであるこ
とから、接続孔を設けることは素子の微細化にとって大
きな傷害となっていた。

【０００７】そこで、本発明は、従来のこの様な問題点
を解決するもので、その目的とするところは、接触不
良、リーク電流などの特性不良となるなどの不具合点を
なくし、しかも接続孔の部分で多結晶シリコン幅を太ら
せることなく素子の微細化を図るものである。

【０００８】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と配線層とを層間絶縁膜の一部分を開孔させ
て、前記半導体基板と配線層とを接続させる場合におい
て、前記半導体基板上の前記層間絶縁膜の開孔面積は、
前記半導体基板と前記配線層とが接続している面積より
も大きいことを特徴とする。

【０００９】本発明の半導体装置は、周囲を絶縁物で囲
まれた半導体基板上の少なくとも一部には、金属を主成
分として含む層が形成されてなり、前記半導体と金属を
主成分として含む層と電気的な接触を取るための配線層
の端部の少なくとも一部分は、前記半導体と金属を主成
分として含む層上にあることを特徴とする。

【００１０】本発明の半導体装置は、周囲を絶縁物で囲
まれた半導体基板上の少なくとも一部には、半導体と金
属を主成分として含む層が形成されてなり、前記半導体
と金属を主成分として含む層と電気的な接触を取るため
の配線層の端部の少なくとも一部分は、前記金属を主成
分として含む層上にあることを特徴とする半導体装置。
本発明の半導体装置の製造方法方法、少なくとも、半
導体素子領域と、半導体素子分離領域を形成する工程
と、半導体素子領域の一部のシリコン表面を露出させる
工程と、少なくとも前記シリコンが露出した部分にのみ
金属層あるいはシリサイド層を形成させる工程と、シリ
コン層を堆積させる工程と、前記金属層あるいはシリサ
イド層上で前記シリコン層のすくなくとも一部を終端
させるエッチング工程とを含んでいることを特徴とす
る。

【００１１】本発明の半導体装置及びその製造方法は、
前記請求項１、請求項２、請求項３及び請求項４におい
て、主成分となる金属層あるいはシリサイドを形成する
金属として、モリブデン、タングステン、チタン、白
金、クロム、ニッケル、バナジウム、銅、金、鉛、パラ
ジウム、マンガン、鉄、コバルト、アルミニウムあるい
はこれらの金属を含む合金層であることを特徴とする。

【００１２】本発明の半導体装置及びその製造方法は、
前記請求項１、請求項２、請求項３及び請求項４におい
て、配線層を形成する材料層の主成分として、シリコン
のほかに、モリブデン、タングステン、チタン、白金、
クロム、ニッケル、バナジウム、銅、金、鉛、パラジウ
ム、マンガン、鉄、コバルト、アルミニウムあるいはこ
れらの金属を含む合金層であることを特徴とする。

【００１３】

【実施例】（実施例１）本発明の実施例を、以下に詳細
に説明する。図１は本発明の半導体装置の１例である。
図１（ｂ）は、本発明の半導体装置の平面図の一部を示
し、図１（ａ）は、図１（ｂ）のＡ−Ａ’に於ける本発
明の半導体装置の断面図を示している。半導体基板、例
えば燐が４．５×１０¹⁴［個／ｃｍ³］含まれているＮ
型シリコン単結晶基板１００上に、Ｎ型、もしくはＰ型
不純物を４．５×１０¹⁴［個／ｃｍ³］含む、素子の活
性領域１０１の４方が第１酸化シリコン膜１０２で囲ま
れている。この第１酸化シリコン膜は素子の活性領域と
素子の分離領域とを分けるものであるから、窒化シリコ
ン膜、ポリイミド樹脂、等の絶縁膜であれば酸化シリコ
ン膜に特定するものではない。また、素子の活性領域
は、シリコン基板上に露出している、例えば、ＭＩＳ形
半導体素子の、ソース、ドレイン領域、拡散抵抗領域、
あるいは、バイポーラトランジスタの、ベース、エミッ
タ、コレクタなどの領域に相当する。さらに、図１で
は、第１酸化シリコン膜の開孔部の端部と、素子の活性
領域の端部が一致して描かれているが、実際の素子の場
合は酸化膜層が複層構造になっている場合があるので、
必ずしも一致するとは限らない。この素子の活性領域の
開孔部１０５上にはたとえばチタンシリサイド層、タン
グステンシリサイド層、モリブデンシリサイド層、白金
シリサイド層、クロムサリサイドソウ、ニッケルサリサ
イド層、バナジスムサリサイド層、銅サリサイド層、金
サリサイド層、鉛サリサイド層、パラジウムサリサイド
層、マンガンサリサイド層、鉄サリサイド層、コバルト
サリサイド層１０１などが形成されている。さらに、シ
リサイド層２０１の代わりにモリブデン、タングステ
ン、チタン、白金、クロム、ニッケル、バナジウム、
銅、金、鉛、パラジウム、マンガン、鉄、コバルト、ア
ルミニウムあるいはこれらの金属を含む合金層であって
もその効果は同じである。この開孔部１０５を介して素
子の活性領域と多結晶シリコン層１０３とを電気的に接
触させる場合多結晶シリコン層１０３の端部の一部分
が、開孔部１０５領域の中に位置している。（図１
（ａ）、図１（ｂ））これは、多結晶シリコン層１０３
が開孔部１０５からずれても開孔部のシリコン基板表面
にはにはシリサイド層２０１があるため、多結晶シリコ
ンのエッチング時には、多結晶シリコン層１０３とシリ
サイド層２０１との間に５：１程度のエッチング選択比
が得られるため素子の能動領域のシリコン基板はエッチ
ングされない。このため、素子の活性領域をエッチング
によって失うことがなくなり、開孔部１０５で多結晶シ
リコン層の線幅を太くする必要がなくなる。

【００１４】（実施例２）本発明の半導体装置の製造方
法の実施例を、以下に詳細に説明する。

【００１５】半導体装置は、例えばＭＩＳトランジスタ
を形成する部分、抵抗体を形成する部分等実際に素子の
機能を果たすために必要な素子の活性領域と、これら活
性領域間の分離をする素子分離領域、そしてこれらを
電気的に接続する領域などが複雑に組み合わされて形成
されている。ここでは、半導体装置の中の、本願発明に
直接関係のある部分を特に図２に取り上げて説明する。

【００１６】図２（ａ、ｂ、ｃ）は、本発明の半導体装
置の製造方法の１例を主な工程毎に記した、半導体装置
の断面図である。以下主な工程を追いながら本発明の例
を具体的にしめす。

【００１７】半導体基板、例えばＮ型の不純物を１×１
０¹⁴［個／ｃｍ³］含んでいるシリコン単結晶基板１０
０上に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒＤ
ｅｐｏｓｉｔｉｏｎ）法を用いて、第１酸化シリコン膜
１０２を３００ｎｍ堆積させた。この時の堆積条件は、
Ｎ₂ＯとＳｉＨ₄ガスを用いて、３Ｔｏｒｒの圧力で、摂
氏８００度の雰囲気の中で熱分解させることによって堆
積させた。この第１酸化シリコン膜は素子の活性領域と
素子の分離領域とを分けるものであるから、窒化シリコ
ン膜、ポリイミド樹脂、等の絶縁膜であれば酸化シリコ
ン膜に限定するものではない。さらに、堆積方法として
はＣＶＤ法の他に、スパッタ法、酸化法、等を適用して
も同じ効果が得られる。さらに、ＬＯＣＯＳ（ＬＯＣａ
ｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法を
用いても効果は同じである。

【００１８】次に、素子の活性となる領域、たとえば、
ＭＩＳトランジスタのソース、ドレイン領域の一部、拡
散抵抗の領域、バイポーラトランジスタのエミッタ、コ
レクタ、ベースの各領域の一部などを、フォトリソグラ
フィーとエッチング技術を適用させて開孔させる。次
に、この開孔領域１０５に、例えばＰ型不純物として、
イオン化ボロンを３０ＫｅＶの加速電圧で１×１０
¹⁵［個／ｃｍ²］、イオン注入法でシリコン基板中に導
入させた。この工程は、後に配線層１０３とオーミック
な接合を得るために行なわれるもので、例えばショット
キー接合を形成させたい時には、不純物導入量、不純物
タイプも異なる。

【００１９】次に、この素子のシリコンが露出している
活性領域１０１上にはたとえばチタンシリサイド層、タ
ングステンシリサイド層、モリブデンシリサイド層、白
金シリサイド層２０１などを形成させる。シリサイドが
形成される領域は、具体的には、ＭＯＳトランジスタの
ソースドレイン領域、拡散抵抗領域、バイポーラトラン
ジスタのエミッタ、コレクタ、ベースの各領域の一部な
どである。この工程は、シリサイドを形成させたい部分
の酸化膜をウェットエッチング法で除去し、シリコン基
板表面を露出させる工程と、スッパッタ法を用いて例え
ば金属チタンを１００ｎｍ堆積させる工程と、摂氏７８
９度、窒素ガス雰囲気中で３０分間熱処理を行ない、シ
リコン表面に接している部分のみチタンシリサイドにす
る工程と、このチタンシリサイド層を残して、酸化膜上
に残っている金属チタンのみ、アンモニアと過酸化水素
を７：１の割合で混合した溶液中に約６分間浸透させる
ことによって除去する。この後、たとえば燐を１×１０
²⁰ｃｍー3以上含んだ多結晶シリコン、あるいは非晶質シ
リコン、などシリコン層１０３を、シリコン基板上に堆
積させる。この堆積は、シラン（ＳｉＨ４）を圧力１ｍ
Ｔｏｒｒ、６００度で熱分解させることによって堆積し
た。さらに、フォトリソグラフィー技術を適用させて、
半導体基板上にレジストパターンを形成した。この時の
フォトレジストパターンは、（図２（ｂ））のようにこ
の開孔部１０１をかいしてシリサイドが形成されている
素子の活性領域２０１と多結晶シリコン層１０３とを接
触させる場合多結晶シリコン層の端部の一部分が、第１
酸化シリコン膜の開孔部１０５領域の中に位置してい
る。この後、このフォトレジストパターンをマスクにし
て、多結晶シリコン層１０３をエッチングした。この時
のエッチング条件は、ＣＨ4、Ａｒガスを用いて、圧力
１５ｍＴｏｒｒ中で、１５０Ｗのエネルギーで、反応性
イオンエッチングを行なった。

【００２０】これは、多結晶シリコン層１０３が開孔部
１０５からずれても開孔部にはシリサイド層２０１があ
るため、多結晶シリコンのエッチング時には、多結晶シ
リコン層１０３とシリサイド層２０１との間に１０：１
程度のエッチング選択比が得られるため素子の能動領域
のシリコン基板はエッチングされない。このため、素子
の活性領域１０１をエッチングによって失うことがなく
なり、開孔部１０５で多結晶シリコン層の線幅を太くす
る必要がなくなった。

【００２１】（実施例３）本発明の第３の実施例を、以
下図３及び図５にもとづいて説明する。図５は従来技術
による配線レイアウトの例である。図３は本願発明を適
用させた配線レイアウトの例である。第２多結晶シリコ
ン配線と、第４多結晶シリコン配線を、シリコン基板１
００上に設けられた素子の活性領域１０１の一部分に形
成されたシリサイド層２０１と、第１酸化シリコン膜の
一部を開孔させた接続孔１０５を経由して接続する場合
を示す。従来技術の項で記したように、５本のポリシリ
コン配線層１２０から１２４は、それぞれ最小０．８ミ
クロンの配線幅と０．８ミクロンの配線間隔を保たなけ
ればならないことがデザインルールによって規定されて
いるものとする。さらに、従来技術では、先述したよう
に、接続孔では０．５ミクロンのポリシリコンの接続孔
のオーバーラップが必要である。本願発明の接続孔の形
成によれば、配線層とコンタクトのいわゆる合わせ余裕
を取る必要がなくなったため、図３及び図５に示した配
線の場合、従来技術による５本の配線層の総配線幅は、
９．２ミクロンである（図５）のに対して、本発明によ
る、５本の配線層の総配線幅は、７．２ミクロン（図
３）と大幅に配線幅を減少させることができた。

【００２２】

【発明の効果】以上のような本発明によれば、この半導
体装置及び半導体装置の製造方法を用いた１６メガビ
ットのマスクＲＯＭ（ＲｅａｄＯｎｌｙＭｅｎｏ
ｒｙ）では、チップ面積を従来品に較べ３０％縮小する
ことが出来た。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を示す平面図及
び断面図である。

【図２】本発明の半導体装置の製造方法の一実施例を示
す断面図である。

【図３】本発明の半導体装置の一実施例を示す平面図で
ある。

【図４】従来の半導体装置の一実施例を示す断面図及び
平面図である。

【図５】従来の半導体装置の一実施例を示す平面図であ
る。

【符号の説明】

１００・・・シリコン基板１０１・・・素子の活性領域１０２・・・第１酸化シリコン膜層１０３・・・多結晶シリコン層１０５・・・酸化シリコン膜層のシリコン基板への開
孔部１０６・・・フォトレジスト１１０・・・不純物拡散領域１１１・・・酸化シリコン膜層２０１・・・シリサイド層、金属層２０１・・・第２酸化シリコン層１２０・・・第１多結晶シリコン層１２１・・・第２多結晶シリコン層１２２・・・第３多結晶シリコン層１２３・・・第４多結晶シリコン層１２４・・・第５多結晶シリコン層１２５・・・第６多結晶シリコン層

Claims

【特許請求の範囲】

【請求項１】半導体装置において、半導体基板と配線
層とを層間絶縁膜の一部分を開孔させて、前記半導体基
板と配線層とを接続させる場合において、前記半導体基
板上の前記層間絶縁膜の開孔面積は、前記半導体基板と
前記配線層とが接続している面積よりも大きいことを特
徴とする半導体装置。
【請求項２】半導体装置において、周囲を絶縁物で囲
まれた半導体基板上の少なくとも一部には、金属を主成
分として含む層が形成されてなり、前記半導体と金属を
主成分として含む層と電気的な接触を取るための配線層
の端部の少なくとも一部分は、前記半導体と金属を主成
分として含む層上にあることを特徴とする半導体装置。
【請求項３】半導体装置において、周囲を絶縁物で囲
まれた半導体基板上の少なくとも一部には、半導体と金
属を主成分として含む層が形成されてなり、前記半導体
と金属を主成分として含む層と電気的な接触を取るため
の配線層の端部の少なくとも一部分は、前記金属を主成
分として含む層上にあることを特徴とする半導体装置。
【請求項４】半導体装置の製造方法において、少なく
とも、半導体素子領域と、半導体素子分離領域を形成す
る工程と、半導体素子領域の一部のシリコン表面を露出
させる工程と、少なくとも前記シリコンが露出した部分
にのみ金属層あるいはシリサイド層を形成させる工程
と、シリコン層を堆積させる工程と、前記金属層あるい
はシリサイド層上で前記シリコン層のすくなくとも一
部を終端させるエッチング工程とを含んでいることを特
徴とする半導体装置の製造方法。
【請求項５】前記請求項１、請求項２、請求項３及び
請求項４において、主成分となる金属層あるいはシリサ
イドを形成する金属として、モリブデン、タングステ
ン、チタン、白金、クロム、ニッケル、バナジウム、
銅、金、鉛、パラジウム、マンガン、鉄、コバルト、ア
ルミニウムあるいはこれらの金属を含む合金層であるこ
とを特徴とする請求項１、請求項２、請求項３及び請求
項４記載の半導体装置及びその製造方法。
【請求項６】前記請求項１、請求項２及び請求項３に
おいて、配線層を形成する材料層の主成分として、シリ
コンのほかに、モリブデン、タングステン、チタン、白
金、クロム、ニッケル、バナジウム、銅、金、鉛、パラ
ジウム、マンガン、鉄、コバルト、アルミニウムあるい
はこれらの金属を含む合金層であることを特徴とする請
求項１、請求項２、請求項３及び請求項４記載の半導体
装置及びその製造方法。