JPH06295233A - プログラム可能な論理装置および再プログラム可能な論理において論理機能を実現する方法 - Google Patents

プログラム可能な論理装置および再プログラム可能な論理において論理機能を実現する方法

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JPH06295233A
JPH06295233A JP5293061A JP29306193A JPH06295233A JP H06295233 A JPH06295233 A JP H06295233A JP 5293061 A JP5293061 A JP 5293061A JP 29306193 A JP29306193 A JP 29306193A JP H06295233 A JPH06295233 A JP H06295233A
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Abstract

(57)【要約】 【目的】 プログラム可能な論理装置を提供する。 【構成】 この装置は少なくとも１つの積の和信号（１
１３）および制御項（１１５）を発生するための再プロ
グラム可能な論理を含む。この装置はさらに積の和処理
回路（２０１）を含む。積の和処理回路は、隣接再プロ
グラム可能な論理からの桁上げ入力信号（２０３）が不
能化されると制御項および積の和項の論理ＸＯＲを生成
し、桁上げ入力ビットが能動化されると、桁上げ入力ビ
ット、積の和の項および制御項の和を生成するよう適応
される。信号記憶手段（１１８）は積の和処理回路の出
力に結合される。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明はプログラム可能な論理の分野
およびそのその装置に関する。より特定的には、ある実
施例において、この発明は算術機能を実現するのに特に
役立つ改良されたプログラム可能な論理装置を関連の演
算方法とともに提供する。
【０００２】プログラム可能な論理装置（ＰＬＤ）は当
業者にとって周知である。そのようなプログラム可能な
論理装置は普通ＰＡＬ（プログラマブルアレイロジッ
ク）、ＰＬＡ（プログラマブルロジックアレイ）、ＦＰ
ＬＡ（フィールドプログラマブルロジックアレイ）、Ｐ
ＬＤ（プログラマブル論理装置）、ＥＰＬＤ（消去可能
なプログラマブル論理装置）、ＥＥＰＬＤ、ＬＣＡ（ロ
ジックセルアレイ）、ＦＰＧＡ（フィールドプログラマ
ブルゲートアレイ）などと称される。そのような装置
は、特定の用途のための標準のすぐ手に入る装置をプロ
グラムするのが望ましい幅広い用途に使用される。その
ような装置は、たとえば、登録商標アルテラ（Altera）
によって製造される周知の商標 Classic EPLD および登
録商標 MAX 5000 EPLDを含む。
【０００３】これらの装置は実質的な成功を収めたが、
そのような装置はある制限もまた受ける。たとえば、そ
のような装置が加算機能を実行するようプログラムされ
ると、そのような装置は所望されるほど効率的ではな
い、なぜならそのような装置で桁上げ演算が実現される
とき、過度な資源を必要とするからである。特に、ＥＰ
ＬＤにおいて加算機能の実現に従って、単一のマクロセ
ルが加算の各ビットごとに使用され、桁上げ発生のため
に追加のマクロセルが３つのビットごとに必要とされ
る。さらに、たとえばラングドン（Langdon ）コンピュ
ータデザイン（Computer Design ）１９８２年、頁４９
４に説明されるように「ビット発生」信号および「ビッ
ト伝播」信号を与える加算機能の実現に「エクスパン
ダ」が使用される。これらの資源の使用は、多くの機能
を実行する装置の容量を減ずるだけでなく装置の動作の
速度を遅くする。
【０００４】上記から、改良されたプログラム可能な論
理装置が所望されるということがわかる。
【０００５】
【発明の概要】改良されたプログラム可能な論理装置が
この発明によって提供される。この装置はたとえば加算
のような機能を含む多様な論理機能を効率よく実行する
ようたやすくプログラムされ得る。
【０００６】この発明は好ましい実施例において、加算
器を含む処理回路を有するプログラム可能な論理装置に
おいて従来のＸＯＲゲートの代わりとなるものを提供す
る。加算器への桁上げ入力ビットが不能化されると、加
算器はプログラム可能な論理からの２つの入力の論理Ｘ
ＯＲを生成する。しかしながら、桁上げ入力ビットが能
動化されると、加算器は最下位ビットと最上位ビットと
を生成し、ここで最上位ビットは桁上げ入力として隣接
の論理に利用可能にされ、最下位ビットは入力としてた
とえばｄ型フリップフロップのような信号記憶回路に与
えられる。
【０００７】この発明の一局面に従って、この装置は少
なくとも１つの積の和の項および制御項を発生するため
の再プログラム可能な論理を含むプログラム可能な論理
装置を提供する。この回路はさらに積の和処理回路を含
み、この積の和処理回路は、隣接の再プログラム可能な
論理からの桁上げ入力ビットが不能化されると、制御項
と積の和の項との論理ＸＯＲを生成し、桁上げ入力ビッ
トが能動化されると桁上げ入力ビット、積の和の項およ
び制御項の和を生成するよう適合される。この装置はさ
らに積の和処理回路の出力に結合される信号記憶手段を
含む。
【０００８】この発明の本質および利点のさらなる理解
は、この明細書の残りの部分および添付の図面を参照し
てよりよく理解されるであろう。
【０００９】
【詳細な説明】プログラム可能な論理装置は当業者にと
って周知である。そのような装置はこの発明の譲受人に
譲渡され、あらゆる目的のためにここに引用によって援
用される米国特許第４，６１７，４７９号に説明される
ように、プログラム可能な入力を備える積項またはＡＮ
Ｄゲートのアレイを提供する。
【００１０】図１はそのようなプログラム可能な論理装
置の「マクロセル」１００または論理ブロックを表わ
す。そこに示されるように、装置は１以上の複数の専用
入力線１０２、プログラム可能なマクロセル相互接続線
１０４、および／またはエクスパンダ積項１０６の１つ
以上から入力を受取る。たとえばＥＰＲＯＭトランジス
タのようなプログラム可能な装置１０９を使用して、そ
れらの入力線の各々はＡＮＤアレイ１０８に選択的に接
続可能である。単に１つのトランジスタのみが簡略化の
ために示されているが、ＥＰＲＯＭトランジスタは各Ａ
ＮＤゲートに入る線および各入力線の論理積に与えられ
るということが認識されるであろう。各入力および信号
はインバータ１１０を介して信号の真および補数の両方
として利用可能である。専用入力線は、たとえばチップ
入力パッドのような外部源から入力を受取る。プログラ
ム可能な相互接続信号はアレイにおいてマクロセルの各
々の出力によって発生された信号である。エクスパンダ
積項は積エクスパンダを介してアレイにおいてマクロセ
ルの間に共有される項であり、装置が効率よく複雑な論
理機能を高度に実現するのを可能にする。
【００１１】ＡＮＤアレイの出力で発生される種々の
「積」項のいくつかは、ＯＲゲート１１２に入力され、
その出力で積の和の項または信号１１３を発生する。積
の和（ＳＯＰ）の項は、追加の積の和または信号１１５
とともにＸＯＲゲート１１４に入力される。積項１１５
はプログラム可能な入力をまた有するＡＮＤゲート１１
６によって発生され、ここで反転項と称される。ＡＮＤ
ゲート１１６の出力に基づいてこのＸＯＲゲートは（活
性時に）ＳＯＰ項を反転し（不活性時に）反転させない
よう作用する。
【００１２】ＸＯＲゲート１１４の出力は、レジスタ１
１８に入力される。レジスタ１１８はＳＲＡＭビット、
ＥＰＲＯＭトランジスタまたは他のメモリ（図示され
ず）を介してたとえばＤ型、Ｔ型、ＪＫ型、またはＳＲ
型フリップフロップとして作用するようプログラムされ
得る。このフリップフロップにはＡＮＤゲート１２０お
よび１４０をそれぞれ介してプリセット入力およびクリ
ア入力が与えられ、またプログラム可能な入力が与えら
れる。フリップフロップ１１８に入力されるクロックは
グローバルクロック（同期）または（ＡＮＤゲート１２
０からのプログラム可能な入力をも備える）非同期アレ
イクロックのいずれかから選択される。クロックの選択
は例えばＳＲＡＭビットまたはＥＰＲＯＭトランジスタ
のようなプログラム可能な装置１２４からのプログラム
可能な選択入力を有するマルチプレクサ１２２を使用し
て行なわれる。
【００１３】フリップフロップの出力およびフリップフ
ロップへの入力はマルチプレクサ１２６へ入力される。
マルチプレクサ１２６はたとえばＳＲＡＭビットまたは
ＥＰＲＯＭセルのようなプログラム可能な装置１２８に
おいて記憶される値に基づいてレジスタ入力およびレジ
スタ出力の間で選択される。マルチプレクサ１２６から
の出力は入力／出力制御ブロックに出力され、マクロセ
ルとしての入力および入力／出力フィードバックループ
に与えられる。出力イネーブルはプログラム可能な入力
をもまた有するＡＮＤゲート１４２からの出力に基づい
てトライステート可能な出力ドライバ（図示されず）を
能動化する機能を行なう。
【００１４】上に例示された論理装置は大抵の用途にお
いて効率よく動作するが、装置の性能がたとえば２進加
算器におけるように向上され得る場合がある。したがっ
て、この発明はここに図２に示されるようにプログラム
可能な論理装置のＸＯＲゲートに代わるプログラム可能
なマルチプレクサ回路２０１を使用する。
【００１５】上の実施例におけるように、この発明は一
実施例に従ったプログラム可能な入力を有するＡＮＤゲ
ートのアレイを使用することを提供する。この発明はプ
ログラム可能なＥＰＲＯＭまたはＥＥＰＲＯＭ入力を備
えるＡＮＤゲートのアレイを用いるプログラム可能な論
理に関してここに例示するが、他の型のプログラム可能
な論理がいくつかの実施例において使用されてもよいと
いうことが認識されるであろう。たとえば、プログラム
可能な論理は、ある実施例において、種々の入力に基づ
いてアドレスされるＳＲＡＭビットのアレイであっても
よい。
【００１６】この発明の一局面に従って、ＸＯＲゲート
１１４は他のマクロセルからの桁上げ入力ビットを組入
れるために適当な論理２０１と取換えられる。一特定な
実施例に従って、桁上げ入力ビットまたは信号２０３が
たとえばマルチプレクサ２０２を介して「不能化され
る」と、論理は標準ＸＯＲゲートと同じ反転選択機能を
与える。このマルチプレクサは接地入力を選択すること
によってＣＩＮビットを不能化する。マルチプレクサ２
０２は一方入力を接地に接続され、他方入力は他のマク
ロセルからの桁上げ入力ビット（ＣＩＮ）に接続され
る。マルチプレクサ２０２からの出力はＳＲＡＭ、ＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、または他のメモリ２０４に基づ
いて入力から選択される。マルチプレクサ２０２からの
出力ＣＩは桁上げビットが不能化されると接地される。
また、桁上げビットがマルチプレクサを介して選択され
ると、ＣＩは桁上げビットＣＩＮの値を取る。
【００１７】加算器２０６は、ＡＮＤゲート１１６から
の積項および積の和の項と同様にマルチプレクサ２０２
から選択された値を入力する。加算器からの信号２０５
または最下位ビット（Ｄ）は先の実施例においてＸＯＲ
ゲートからの出力と同じ方法でフリップフロップ１１８
に入力される。さらに、最上位ビットまたは信号２０７
は次のマクロセルに桁上げビット（ＣＯ）として出力さ
れる。
【００１８】この発明の好ましい実施例に従って、第２
のマルチプレクサ２０８は桁上げ入力ビットまたは信号
２０９として隣接のマクロセル１００に出力するために
桁上げ入力ビットＣＩＮおよび加算器２０６からの桁上
げ出力ビットＣＯの間で選択する。この選択はＳＲＡ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、または他のメモリ２１
０の内容に基づいて行なわれる。この態様で、図２に示
されるマクロセルに対する桁上げ入力ビット２０３はさ
らなる処理なく隣接のマクロセルにこのマクロセルを介
して通過されてもよい。これはたとえば設計に適合させ
る際に柔軟性の利点を与える、なぜならＰＬＤにおい
て、加算器の隣接のビットはすぐ隣に位置される必要は
ないからである。
【００１９】この発明の一局面に従った加算器のための
真理値表が表１に示される。
【００２０】
【表１】
【００２１】上の真理値表から明らかなように、（ＣＩ
Ｎがマルチプレクサによって不能化される）縮退の場
合、Ｄの値は先の実施例のＸＯＲゲートの値と同じであ
る。つまり、ＣＩＮがマルチプレクサ２０２によって不
能化されると、Ｄの値はＡＮＤゲート１１６およびＯＲ
ゲート１１２からの、それぞれ入力１１５および１１３
を備えるＸＯＲゲートの出力の値を追跡する。しかしな
がら、たとえば加算器の役割としてのマクロセル機能を
有することをユーザが所望すると、隣接マクロセルから
の桁上げ入力ビットは、マルチプレクサ２０２のための
選択ビット２０４によって能動化される。さらに、次の
マクロセルにおい加算器２０６からの桁上げ出力ビット
を使用することが所望されると、選択ビット２１０は桁
上げ出力ビットＣＯＵＴの選択のために適切に設定され
る。ここに示される加算器／マルチプレクサ技術の組入
れは、効率のよい加算器の実現を含むいくらかの利点を
有する。これは加算の実現においてより少ないマクロセ
ルを使用することが可能であるために生ずる。
【００２２】別の実施例において、マルチプレクサ２０
２が（臨時選択ビットとともに）Ｖｃｃに結合される随
意の追加の入力２１１を与えられる。したがって、マル
チプレクサ２０２は接地、ＶｃｃおよびＣＩＮの間で選
択が可能である。そのような追加の入力が与えられると
き、桁上げ論理は減算器の実現のために使用されてもよ
い。
【００２３】減算器は以下のように動作する。一般的
に、２つの入力ＡおよびＢの間の差は以下のように規定
される。
【００２４】差＝Ａ−Ｂ＝Ａ＋（−Ｂ） ２の補数表示法では、 −Ｂ＝（ＮＯＴ Ｂ）＋１ Ａ＋（−Ｂ）＝Ａ＋（ＮＯＴ Ｂ）＋１＝差 となる。したがって、減算を実行するために、Ａは積項
１１５を駆動し、Ｂ項は反転され、和の項１１３を駆動
する。マルチプレクサ２０２を用いて、第１のビットの
桁上げ入力を１に設定することによって、その結果に
「１」が加算される。したがって、この発明はたやすく
減算の実行のために変形され得る。
【００２５】この発明の他の実施例は図３に例示される
が、マクロセル１００への入力として５つの積の項３０
１ないし３０５を有する。積の項３０１ないし３０５の
各々はプログラム可能なスイッチ３１１ないし３１５の
それぞれ１つに結合される。静的アーキテクチャビット
が各プログラム可能なスイッチ３１１ないし３１５に対
応する。その静的アーキテクチャビットの状態に基づい
て、プログラム可能なスイッチ３１１ないし３１５の各
々はその３つの入力のうち２つを出力として選択する。
静的アーキテクチャビットはたとえばフローティングゲ
ートメモリセルにおける電荷を記憶することまたはヒュ
ーズを飛ばすことによって従来実現され得た。
【００２６】例としてプログラム可能なスイッチ３１１
を使用して、もしその静的アーキテクチャビットがハイ
であるならば、積項３０１は出力３２１に表れ、静的ロ
ーが出力３３１に表れる。もしその静的アーキテクチャ
ビットがローであるならば、静的ハイが出力３２１に表
れ、積項３０１が出力３３１に表れる。プログラム可能
なスイッチ３１２および３１４は同じ態様で機能する。
プログラム可能なスイッチ３１３および３１５に関して
は、静的ロー出力が静的ハイ出力に代わる、なぜならこ
れらのスイッチはＶｃｃに接続される入力の代わりに接
地に接続される第２の入力を有するからである。
【００２７】各積の項３０１ないし３０５はレジスタ手
段３５０内で別の目的地へのまたはＯＲゲート３４６へ
のいずれかの入力として作用するプログラム可能なスイ
ッチ３１１ないし３１５によって構成され得る。積項３
０１および３０２の別の目的地は加算器２０６への入力
である。積項３０１の別の目的地はまたインバータ３４
１を介した外部出力３５１を含む。積の項３０３ないし
３０５の別の目的値はレジスタ３８０への二次入力であ
る。
【００２８】ＯＲゲート３４６は入力３３１ないし３３
５をプログラム可能なスイッチ３１１ないし３１５から
および入力を入力３３７から受取る。入力３３７は第１
の隣接マクロセル１００Ａから受取られた入力を表わ
す。第１の隣接マクロセル１００Ａはマクロセル１００
と同じであってもよいし同じでなくてもよいが、積項の
和をとるためのＯＲゲート３４６Ａを含まなければなら
ない。
【００２９】入力３３１ないし３３５は、各々プログラ
ム可能なスイッチ３１１ないし３１５を制御する静的ア
ーキテクチャビットの状態に依存して積項または静的ロ
ー信号のいずれかを与える。このように、ＯＲゲート３
４６は、積項の選択されたグループにＯＲ機能を行な
い、かつ出力としてこれらの積項の和を与える。
【００３０】マルチプレクサ３５６は外部出力３５７と
して役立つＯＲゲート３４６の出力または静的ローのい
ずれかを選択するための機構を提供する。出力３５７は
入力３３７がＯＲゲート３４６Ａに入力されるのと同じ
態様で第２の隣接のマクロセル１００ＢのＯＲゲート３
４６Ｂに入力される。マクロセル１００Ｂはマクロセル
１００と同じであってもよいし同じでなくてもよいが、
入力積項の和をとるためのＯＲゲート３４６を含まなけ
ればならない。外部出力３５７として役立つようにＯＲ
ゲート３４６の出力を選択することによって、任意に広
いＯＲ機能が一連の隣接マクロセルにわたって実行され
得る。一連のマクロセルにわたるＯＲゲートの結合プロ
セスはいもづる構成（daisy chaining）として知られて
いる。例示的実施例において、ＯＲゲート３４６は６つ
の入力を有しているので、２つの隣接マクロセルをいも
づる構成にすることによって１１の入力ＯＲ機能が実行
され得る。
【００３１】静的アーキテクチャビットの状態に依存し
て積項が別の目的地に向けられるプロセスは積項操縦と
呼ばれる。マクロセルは普通積の和アーキテクチャを実
行するために使用されるので、多数の積項の和を得るた
めにＯＲゲートをいもづる構成にすることがしばしば望
まれる。時々マクロセルにおけるすべての積項がＯＲ機
能に使用されるわけではない。使用されていない積項を
ＸＯＲゲート３６２への入力へまたはレジスタ３８０へ
の二次的入力へ操縦することによって、これらの未使用
の積項は役に立つ論理を実施し得る。
【００３２】加算器２０６およびレジスタ３８０に関連
の論理は、ＣＩＮがマルチプレクサ２０２によって不能
化されると、ＯＲゲート３４６の出力を外部出力３９６
に向けるのに使用されるであろう。また、マルチプレク
サ２０２が能動化されＣＩＮを伝送すると、装置は加算
器として作用し得る。この特別な実施例において、マル
チプレクサ２０２がＶｃｃ、ＣＩＮおよび接地の間で選
択させることによってより高い柔軟性が与えられる。
【００３３】マクロセルが隣接のマクロセルのＯＲゲー
トから入力を受取ると、それは、そのＯＲゲートに向け
られた積項を使用する。隣接のマクロセルからの積項を
使用することは隣接積項盗用と称される。マクロセル積
項のいくらかをＯＲゲートにかつ残りの積項をレジスタ
論理に割り当てることは積項配分と称され得る。
【００３４】出力３５７を介して隣接のマクロセルにい
もづる構成にされていないときは、ＯＲゲート３４６の
出力３４８はマルチプレクサ３５４への入力として役立
つ。マルチプレクサ３５４の出力は加算器２０６への入
力として役立つ。静的アーキテクチャビットは、マルチ
プレクサ３５４がＯＲゲート３４６の出力またはプログ
ラム可能なスイッチ３１２の出力のいずれをその出力と
して選択するかを判断する。プログラム可能なスイッチ
３１２の出力は、プログラム可能なスイッチ３１２に対
応する静的アーキテクチャの状態に依存して静的ハイ信
号または積項３０２のいずれかである。したがって、２
つの静的アーキテクチャビットの状態に依存してマルチ
プレクサ３５４の出力は静的ハイ、積項３０２またはＯ
Ｒゲート３４６の出力である。別の実施例において各々
は別々に制御され得るが、この実施例において、マルチ
プレクサ３５２、マルチプレクサ３５４、およびマルチ
プレクサ３５６はすべて単一の静的アーキテクチャビッ
トによって制御されている。３つのエレメントを１ビッ
トで制御することによって、積項３０２はマルチプレク
サ３５２を介してまたはマルチプレクサ３５４を介して
送られ得るが、両方を介することはない。同様に、ＯＲ
ゲート３４６の出力はマルチプレクサ３５４またはマル
チプレクサ３５６を介して送られ得るが両方を介するこ
とはない。
【００３５】マルチプレクサ３５２はスイッチ３１２の
出力３２２またはスイッチ３１１の出力３２１の間で選
択する。したがって、マルチプレクサ３５２の出力３５
３は積項３０１、積項３０２または静的ハイである。出
力３２１は外部出力信号３５１を駆動するインバータ３
４１への入力としても役立つ。
【００３６】加算器２０６はマルチプレクサ３５４およ
びマルチプレクサ３６０からの入力を受取る。マルチプ
レクサ３６０は２つの静的アーキテクチャビットの状態
に基づいて４つの入力の１つをその出力として選択す
る。マルチプレクサ３６０はレジスタ３８０の出力３８
１、レジスタ３８０の出力の逆、静的ローおよびマルチ
プレクサ３５２からの出力３５３（これは積項３０１、
積項３０２または静的ハイ）から選択する。積項３０
２、静的ハイまたはＯＲゲート３４６の出力はマルチプ
レクサ３５４を介して加算器２０６へ入力される。加算
器２０６への入力を適切に選択することによって、レジ
スタ３８０はＣＩＮが不能化されるとＤまたはＴ入力へ
の反転制御を有するＤまたはＴフリップフロップを実現
するためにレジスタ３８０は使用され得る。
【００３７】加算器２０６の出力２０５はレジスタ３８
０のＤ入力およびマルチプレクサ３９４への入力を与え
る。レジスタ３８０の出力はマルチプレクサ３９４に第
２の入力を与える。静的アーキテクチャビットの状態は
マルチプレクサ３９４がどちらの入力を外部出力３９６
として選ぶかを決定する。
【００３８】レジスタ３８０はＣＬＯＣＫ、ＥＮＡＢＬ
Ｅ、ＰＲＥＳＥＴおよび非同期ＣＬＥＡＲ入力を受取
る。ＮＯＲゲート３６８はレジスタ３８０にＣＬＥＡＲ
入力３６９を与える。ＮＯＲゲート３６８への第１の入
力はプログラム可能なスイッチ３１３の出力３２３から
得られ、それは積項３０３または静的ローを入力として
与える。ＡＮＤゲート３６４はＮＯＲゲート３６８へ他
の入力を与える。グローバルＣＬＥＡＲ信号、ＧＣＬＲ
は、装置内のあらゆるマクロセルとともに使用するため
にＡＮＤゲート３６４への第１の入力を与える。グロー
バルＣＬＥＡＲ機能はＡＮＤゲート３６４へ第２の入力
３６５を与える静的アーキテクチャビットＳＢによって
プログラム的に不能化され得る。
【００３９】プログラム可能なスイッチ３１５によって
選択されかつインバータ３９０によって反転された積項
３０５はＰＲＥＳＥＴ入力３９１をレジスタ３８０に与
える。したがって、ＰＲＥＳＥＴ入力３９１はプログラ
ム可能なスイッチ３１５を制御する静的アーキテクチャ
ビットを介してプログラム的に不能化にされ得る。
【００４０】マルチプレクサ３７２およびマルチプレク
サ３７４は本実施例では単一の静的アーキテクチャビッ
トによって完全に制御され、レジスタ３８０にそれぞれ
ＣＬＯＣＫおよびＥＮＡＢＬＥ入力３７３および３７５
を与える。ＣＬＯＣＫ入力は装置内ですべてのマクロセ
ルに共通のグローバルクロック信号ＳＣＬＫ３７６また
は出力３２４上のプログラム可能なスイッチ３１４を介
する積項３０４からのいずれかから得られる。積項３０
４はマルチプレクサ３７４に入力されるが、本実施例に
おいてはマルチプレクサ３７２および３７４を制御する
静的アーキテクチャビットの状態に依存して積項３０４
がマルチプレクサ３７２および３７４のうちの１つのみ
を通過されるように接続される。マルチプレクサ３７４
への第２の入力は静的ハイである。したがって、積項３
０４はマルチプレクサ３７２を介するＣＬＯＣＫ信号ま
たはグローバルクロック信号ＳＣＬＫ３７６とともにマ
ルチプレクサ３７４を介して同期クロックＥＮＡＢＬＥ
信号としてのいずれかで役立つ。したがって、本実施例
において、積項３０４はマルチプレクサ３７４を介して
ＥＮＡＢＬＥとして役立つ静的ハイとともにマルチプレ
クサ３７２を介するクロック信号、またはマルチプレク
サ３７４を介する同期クロックＥＮＡＢＬＥとして作用
する積項３０４とともにＣＬＯＣＫとして役立つグロー
バルクロック信号ＳＣＬＫ３７６のいずれかを与える。
【００４１】図４はこの発明に従って実現された加算器
のスピードを典型的なプログラム可能な装置のスピード
と比較する。この発明に従った装置は特に入力として多
数のビットが加算器に与えられるとかなり速い。たとえ
ば、１６ビット加算器（ＥＰＭ７０９６ＱＣ１００−
２）が９０ナノ秒の伝播時間である。この発明によっ
て、伝播時間は約３５ナノ秒になるであろう。
【００４２】上記の説明は例示的なもので制限的なもの
ではない。この発明の多くの変形がこの開示を再考する
と当業者にとって明らかとなるであろう。単に例として
この発明はたとえばＥＥＰＲＯＭ−またはＳＲＡＭ−を
ベースとするプログラム可能な論理などの種々のタイプ
のプログラム可能な論理とともに用途を見い出す。この
発明の範囲はしたがって上の説明を参照して決定される
のではなく、代わりに同等の全範囲とともに前掲の特許
請求の範囲を参照して決定されるべきである。
【図面の簡単な説明】
【図１】先行技術のプログラム可能な論理装置の例示図
である。
【図２】この発明に従ったプログラム可能な論理装置に
おいて桁上げ出力／入力信号の使用および形成のための
回路の図である。
【図３】この発明の実現を異なったプログラム可能な論
理装置において例示した図である。
【図４】この発明のシミュレーションと実際のデータと
を比較して加算器速度対加算器のサイズを例示する図で
ある。
【符号の説明】
１１６ ＡＮＤゲート １１８ フリップフロップ １２０ ＡＮＤゲート １２２ マルチプレクサ １２４ プログラム可能な装置 １２６ マルチプレクサ １４０ ＡＮＤゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月６日
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの積の和の項および制御
    項を発生するための再プログラム可能な論理と、 積の和処理回路とを含み、前記積の和処理回路は、隣接
    の再プログラム可能な論理からの桁上げ入力ビットが不
    能化されると前記制御項および前記積の和の項の論理Ｘ
    ＯＲを発生し、前記桁上げ入力ビットが能動化されると
    前記桁上げ入力ビット、前記積の和の項、および前記制
    御項の和を発生し、さらに前記積の和処理回路の出力に
    結合される信号記憶手段を含む、プログラム可能な論理
    装置。
  2. 【請求項２】 前記再プログラム可能な論理は複数の入
    力線に選択的に結合される複数のＡＮＤゲートを含む、
    請求項１に記載のプログラム可能な論理装置。
  3. 【請求項３】 前記再プログラム可能な論理は複数のＳ
    ＲＡＭビットを含み、前記積の和の項は前記ＳＲＡＭビ
    ットの１つに記憶された値の選択によって発生される、
    請求項１に記載のプログラム可能な論理装置。
  4. 【請求項４】 前記積の和処理回路はさらに隣接の積の
    和処理回路に結合される桁上げ出力ビットを発生するた
    めに適用される、請求項１に記載のプログラム可能な論
    理装置。
  5. 【請求項５】 前記桁上げ出力ビットおよび前記桁上げ
    入力ビットに結合されるマルチプレクサをさらに含み、
    前記マルチプレクサは隣接の積の和処理回路への入力の
    ために前記桁上げ入力ビットおよび前記桁上げ出力ビッ
    トの出力の間で選択を行なう、請求項４に記載のプログ
    ラム可能な論理装置。
  6. 【請求項６】 前記桁上げ入力ビットは前記積の和処理
    装置において使用するために接地および前記桁上げ入力
    ビットの入力の間から選択するマルチプレクサによって
    能動化または不能化される、請求項１に記載のプログラ
    ム可能な論理装置。
  7. 【請求項７】 前記信号記憶回路はｄ型フリップフロッ
    プとして構成可能である、請求項１に記載のプログラム
    可能な論理装置。
  8. 【請求項８】 前記信号記憶回路は前記論理装置におい
    て記憶される構成制御情報に依存してｄ型フリップフロ
    ップ、ｔ型フリップフロップ、ｊｋ型フリップフロップ
    またはｓｒ型フリップフロップとして構成可能である、
    請求項１に記載のプログラム可能な論理装置。
  9. 【請求項９】 前記再プログラム可能な論理は前記複数
    のスイッチの出力の論理和をとるためのＯＲゲートと、 第１の隣接のプログラム可能な論理におけるＯＲゲート
    の出力に結合される前記ＯＲゲートへの入力と、 第２の隣接プログラム可能な論理におけるＯＲゲートの
    入力に選択的に結合される前記ＯＲゲートの出力とをさ
    らに含む、請求項１に記載のプログラム可能な論理装
    置。
  10. 【請求項１０】 前記マルチプレクサは前記桁上げ入力
    ビットの入力、接地および論理レベル１の間で選択を行
    ない、それによって前記プログラム可能な論理は減算機
    能も実現し得る、請求項６に記載のプログラム可能な論
    理装置。
  11. 【請求項１１】 前記制御項は選択されたプログラム可
    能な論理入力の論理ＡＮＤである、請求項１に記載のプ
    ログラム可能な論理装置。
  12. 【請求項１２】 論理入力に結合されるＡＮＤゲートの
    アレイと、 選択されたＡＮＤゲートの出力の論理ＯＲを発生するた
    めのＯＲゲートと、 前記ＡＮＤゲートの１つの出力と前記ＯＲゲートの出力
    を加算するための加算器とを含み、前記加算器への桁上
    げ入力はマルチプレクサの出力に結合され、前記マルチ
    プレクサは少なくとも接地および隣接の加算器からの桁
    上げ出力の間で選択を行ない、さらに前記加算器の出力
    を記憶するためのフリップフロップと、 前記加算器の前記出力と前記フリップフロップの出力と
    の間で選択を行なう出力選択マルチプレクサと、 第２の隣接加算器への出力のために前記隣接の加算器の
    前記桁上げ出力と前記加算器の桁上げ出力の出力との間
    で選択を行なう桁上げ出力マルチプレクサとを含むプロ
    グラム可能な論理装置。
  13. 【請求項１３】 論理アレイにおいて再プログラム可能
    な論理における論理機能を実現するための方法であっ
    て、 積の和の項と制御項とを発生するステップと、 前記論理アレイへの桁上げ入力ビットが不能化されると
    前記積の和の項と前記制御項との論理ＸＯＲを発生する
    ステップと、 前記桁上げ入力ビットが能動化されると前記桁上げ入力
    ビット、前記積の和の項の和を発生するステップとを含
    む、方法。
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