JPH06295268A

JPH06295268A - バスインタフェース回路

Info

Publication number: JPH06295268A
Application number: JP5080803A
Authority: JP
Inventors: Makoto Okazaki; 眞岡崎; Masao Asai; 将夫浅井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-04-07
Filing date: 1993-04-07
Publication date: 1994-10-21

Abstract

(57)【要約】【目的】マルチプロセッサシステムに用いられるタイ
ムスプリットバス方式により制御されるバスインタフェ
ース回路に関し、システムバスクロックに障害が発生し
ても監視タイマのオーバーフロー時にはローカルバス側
に障害検知信号を返送できローカルバス側のＣＰＵサー
ビスを中断させないようにする。【構成】システムバスクロックの停止を検出するシス
テムバスクロック断検出回路と、該システムバスクロッ
クの停止検出時に監視タイマがオーバーフローした時に
も障害通知を行うようにする障害検出回路とを設けたも
の。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバスインタフェース回路
に関し、特にマルチプロセッサシステムに用いられるタ
イムスプリットバス方式により制御されるバスインタフ
ェース回路に関するものである。

【０００２】図５はプロセッサの処理速度を早めるため
に並行処理を行うことができるマルチプロセッサシステ
ムのブロック図を示しており、マルチプロセッサシステ
ムはシステムバス１８を介して複数のＣＰＵボード
（盤）１９−１〜１９−Ｎ及びＣＭボード２０、Ｉ／Ｏ
ボード２１等が接続されたシステムで、システムバス１
８を介して各機能のデータ転送が行われる。

【０００３】このようなマルチプロセッサシステムには
バス制御方式としてインタロックバス方式とタイムスプ
リットバス方式とが考えられている。

【０００４】まず前者のインタロックバス方式を図６及
び図７により説明する。図６において、１９はＣＰＵボ
ード、２０はＣＭボード、２１はＩ／Ｏボードを示す。
ＣＰＵボード１９はＭＰＵ１９ａ及びバスインタフェー
ス回路（ＢｉＣと略称することがある）１９ｂより構成
され、更に該バスインタフェース回路１９ｂは送信バッ
ファ１９ｂ−１及び受信バッファ１９ｂ−２等より構成
されている。

【０００５】また、バスインタフェース回路１９ｂには
ライトコマンドを行った後、一定時間以上応答がなかっ
た場合にローカルプロトコルの異常を検知するためのロ
ーカルプロトコル監視タイマ（図示せず）が設けられて
いる。

【０００６】また、ＣＭボード２０及びＩ／Ｏボード２
１においてもそれぞれバスインタフェース回路２０ａ，
２１ａを介してＣＭ回路２０ｂ，Ｉ／Ｏ回路２１ｂと接
続されている。

【０００７】ＭＰＵ１９ａからコマンドが入力されると
送信バッファ１９ｂ−１を介してコマンド（ＢＳ：バス
スタート信号）がＣＭボード２０に供給される。ＣＭボ
ード２０はコマンドを受けると応答確認信号（ＤＣ：デ
ータコンプリート＝転送完了）をＣＰＵボード１９に対
して送信する。

【０００８】図７はこのインタロック方式の動作タイミ
ングチャートを示しており、まず、ＣＰＵボード１９内
のＭＰＵ１９ａでライト（書込）バススタート信号ＢＳ
１が発生すると、保留時間短縮のためＭＰＵ１９ａに対
して転送完了信号ＤＣ１が送信される（つきはなしライ
ト制御）。

【０００９】バススタート信号ＢＳ１はバスインタフェ
ース回路１９ｂよりシステムバス２２を介してＣＭボー
ド２０に供給される。ＣＭボード２０はバススタート信
号ＢＳ１に応答してバスインタフェース回路１９ｂに対
して転送完了信号ＤＣ１を送出する。このとき、システ
ムバス２２はバススタート信号ＢＳ１が送信されてから
転送完了信号ＤＣ１を受けるまで保留状態となる。

【００１０】また、リード（読出）バススタート信号Ｂ
Ｓ３の場合はＣＭボード２０からの転送完了信号ＤＣ３
を受けるまでＣＰＵボード１９内のローカルバスは保留
状態になっている。

【００１１】尚、インタロックバス方式のシステムでは
バスインタフェース回路にシステムをスタック（停止）
させないため設けられたローカルプロトコル監視タイマ
がオーバーフローしたとき全バスインタフェース回路を
リセットする。

【００１２】このとき、インタロックバス方式１９ａは
つきはなしライト制御を行ったとしてもシステムバス上
の動作としては１対１のバスインタフェース回路間のア
クセスであり、他のバスインタフェース回路は動作して
いないため、ローカルバスプロトコル監視タイマにオー
バーフローが生じたとき全バスインタフェース回路をリ
セットしても処理上あまり問題はなかった。

【００１３】次に、タイムスプリットバス方式について
図８及び図９により説明する。但し、その構成について
は図６と同様であるためその説明は省略する。

【００１４】スプリットバス方式では例えばＣＰＵボー
ド１９からＣＭボード２０へのバススタート信号ＢＳ４
と、Ｉ／Ｏボード２１からＣＰＵボード１９へのバスス
タート信号ＢＳ５とが時分割的に処理され、バスインタ
フェース回路がＮ対Ｎでライト／リードコマンドを処理
する。

【００１５】従って、図９に示すようにＣＰＵボード１
９からライトバススタート信号ＢＳ４が送出された直
後、Ｉ／Ｏボード２１からリードバススタート信号ＢＳ
５が送出された場合、システムバス２２はライトバスス
タート信号ＢＳ４がＣＰＵボード１９からＣＭボード２
０に送られる間だけリードバススタート信号ＢＳ５に対
して保留状態（その１）となり、その後すぐにＣＰＵボ
ード１９に対してリードバススタート信号ＢＳ５が送ら
れる。

【００１６】ここで、スプリットバス方式ではインタロ
ック方式と同様にバッファリングのオーバーヘッドの増
加によるアクセス遅延時間の増加を短縮するため、いわ
ゆるつきはなしライト制御が行われる。

【００１７】しかしながら、従来のスプリットバス方式
のシステムでは一種の並行処理であるためにインタロッ
クバス方式よりスループットは改善することは出来る
が、システムバスを時分割使用するため、ある一時点で
は１対１のバスインタフェース回路間のアクセスであっ
ても監視タイマオーバーフロー処理における時間で考え
るとＮ対Ｎのバスインタフェース回路間のアクセスとな
っている。

【００１８】このため、タイマオーバーフローが発生し
たバスインタフェース回路では送信バッファにコマンド
をキューしたまま、同時にＩ／Ｏボード等の他のバスイ
ンタフェース回路からのコマンドを受信している可能性
があり、この時にタイマオーバーフロー発生により全バ
スインタフェース回路をリセットしてしまうと他のバス
インタフェース回路から受信しているコマンドまでもリ
セットしてしまうことになる。

【００１９】このように、近年、バス結合マルチプロセ
ッサシステムにおいてはシステムバスのスループットを
改善するため、インタロックバス方式から時分割タイム
スプリットバス方式に移行して来ているが、タイムスプ
リットバス方式では一箇所でのタイマオーバーフロー発
生がシステム全体に影響を与えてしまうという欠点の補
完が必要である。

【００２０】

【従来の技術】上記の点に鑑み、タイムスプリットバス
方式を用いた場合でも障害発生時に障害処理範囲を必要
最小限に留めることが出来るバスインタフェース回路を
提供することを目的として本出願人は特願平４−００７
７９４号において図１０に概念的に示すバスインタフェ
ース回路を提案している。

【００２１】同図中、１はバスインタフェース回路を示
し、このバスインタフェース回路１はシステムバス２と
ローカルバス３との間に設けられ、システムバス２とロ
ーカルバス３とを結合する。

【００２２】バスインタフェース回路１は送信バッファ
４、受信バッファ５、送信バッファ４用の受信制御回路
６、送信バッファ４用の送信制御回路７、受信バッファ
５用の受信制御回路８、受信バッファ５用の送信制御回
路９、パスプロトコル監視回路１０、タイマ１１、クリ
ア回路１２、バス要求禁止回路１３、及びクリア完了検
出回路１４で構成されている。

【００２３】送信バッファ４はローカルバス３とシステ
ムバス４とに接続され、ローカルバス３からのデータ等
を記憶する。受信バッファ５は送信バッファ４と同様に
ローカルバス３とシステムバス２との間に接続され、シ
ステムバス２からのデータ等を記憶する。

【００２４】送信バッファ４用の受信制御回路６はロー
カルバス３等と接続され、ローカルバス３からのデータ
等に応じて送信バッファ４のローカルバス３からのデー
タ等の受信を制御する。送信バッファ４用の送信制御回
路７はシステムバス２等と接続され、送信バッファ４か
らシステムバス２へのデータ等の通信を制御する。

【００２５】受信バッファ５用の受信制御回路８はシス
テムバス２等と接続され、システムバス２からのデータ
等に応じてシステムバス２からのデータの受信バッファ
５への受信を制御する。受信バッファ５用の送信制御回
路９はローカルバス３等と接続され、ローカルバス３か
らのデータ等に応じて受信バッファ５のデータのローカ
ルバス５への送信を制御する。

【００２６】バスプロトコル監視回路１０はローカルバ
ス３と接続され、ローカルバス３におけるバスプロトコ
ルを監視し、コマンド及びそのコマンドに対するアンサ
ーを検知しコマンドタイマ１１に対してバススタート信
号ＢＳを出力し、アンサー受信時にストップ信号を出力
する。タイマ１１はバスプロトコル監視回路１０からの
スタート信号に応じてタイマを動作させる。

【００２７】クリア回路１２はタイマ１１と接続され、
タイマ１１がオーバーフローした時にクリア信号を送信
バッファ４、受信制御回路６、送信制御回路７、バス要
求禁止回路１３、及びクリア完了検出回路１４に対して
出力する。

【００２８】バス要求禁止回路１３はクリア回路１２及
び送信制御回路７と接続されていて、送信制御回路７か
らのシステムバスを要求するＲＱ信号をクリア信号によ
り禁止する。

【００２９】また、クリア完了検出回路１４は送信バッ
ファ４のクリアが完了したことを検出してバスエラー信
号ＢＥＲＲ（障害通知信号）を発生するものである。

【００３０】図１１は図１０の従来例を更に具体的に示
したもので、まず、送信バッファ４は４面のＦＩＦＯメ
モリにより構成されいている。また、受信制御回路６は
受信禁止用のゲート６ａ、ローカルバス受信制御部６
ｂ、入力アドレスレジスタ６ｃより構成されている。ゲ
ート６ａはローカルバス３及びクリア回路１２と接続さ
れており、クリア回路１２からのクリア信号ＣＬＲによ
りローカルバス３からのデータ受信を禁止している。ロ
ーカルバス受信制御部６ｂはゲート６ａの出力信号に応
じて送信バッファ４に接続された入力アドレスレジスタ
６ｃの出力アドレスを＋１だけインクリメントする。

【００３１】送信制御回路７はリトライ禁止用のゲート
７ａ、ゲート７ｂ、送信制御部７ｃ、送信バッファクリ
ア用のゲート７ｄ、出力アドレスレジスタ７ｅ、比較器
７ｆより構成されている。

【００３２】ゲート７ａにはクリア回路１２からクリア
信号ＣＬＲが入力されると共に送信制御部７ｃからリト
ライ要求信号ＲＴＹが入力されており、クリア信号ＣＬ
Ｒによりリトライ要求信号ＲＴＹを禁止する。ゲート７
ａの出力信号はゲート７ｂに入力され、ゲート７ｂはゲ
ート７ａからの出力信号の他に、バス要求禁止用のゲー
ト１３よりＲＱ信号が入力される。

【００３３】送信制御部７ｃはゲート７ｂの出力に応じ
てリトライ要求信号ＲＴＹ及び送信制御信号を生成す
る。送信制御信号はゲート７ｄに入力される。ゲート７
ｄは他にクリア回路１２よりクリア信号ＣＬＲが入力さ
れ、クリア信号ＣＬＲ又は送信制御信号を出力アドレス
レジスタ７ｅに供給する。出力アドレスレジスタ７ｅは
ゲート７ｄの出力に応じて出力アドレスを＋１だけイン
クリメントする。

【００３４】比較器７ｆには受信制御回路６の入力アド
レスレジスタ６ｃの出力アドレスが入力されると共に出
力アドレスレジスタ７ｅの出力アドレスが入力され、出
力アドレスレジスタ７ｆの出力アドレスＡが入力アドレ
スレジスタ６ｃの出力アドレスＢより小さい時にはバス
要求禁止用のゲート１３にＲＱ₀信号を供給し、Ａ＝Ｂ
の時にはクリア回路１２に対してＥＱ信号を供給する。

【００３５】また、タイマ１１はタイマ回路１１ａ、タ
イマ初期化回路１１ｂより構成されている。ローカルバ
スプロトコル監視回路１０から入力されるスタート信号
ＳＴＴ、ストップ信号ＳＴＰに応じてタイマ回路６ａは
動作する。

【００３６】タイマ回路６ａはオーバーフローするとＯ
ＶＥ信号をクリア回路１２に対して出力する。クリア回
路１２はＳＲ・Ｆ／Ｆ（フリップフロップ）１２ａ及び
ゲート１２ｂより構成されている。

【００３７】ＯＶＥ信号はＳＲ・Ｆ／Ｆ１２ａのセット
端子に入力され、リセット端子には比較器７ｆよりＥＱ
信号が入力される。ゲート１２ｂにはＳＲ・Ｆ／Ｆ１２
ａのＱ出力が入力されると共にＥＱ信号が反転して入力
され、Ａ＝Ｂとなった時にはクリア信号ＣＬＲは出力さ
れない構成となっている。クリア回路１２はオーバーフ
ローが発生すると、これをＳＲ・Ｆ／Ｆ１２ａに保持
し、送信バッファ４がクリアされ、Ａ＝ＢとなりＥＱ＝
１となった時にＳＲ・Ｆ／Ｆ１２ａをリセットする。

【００３８】更に、クリア信号ＣＬＲはクリア完了検出
回路１４に送られるが、このクリア完了検出回路１４は
Ｆ／Ｆ１４ａとゲート１４ｂとで構成されている。

【００３９】次にこの従来例の動作について説明する。
尚、受信制御回路８及び送信制御回路９は受信バッファ
５に対する制御回路であるが、上記の回路構成とは独立
して動作するので説明は省略する。

【００４０】まず、ローカルバス３からのコマンド発生
時に、バスプロトコル監視回路１０はこれを検知し、タ
イマ１１を動作させる。この時、ローカルバス３から送
信されたコマンドに対してアンサーが一定時間以上ない
場合、タイマ１１がオーバーフローする。クリア回路１
２はタイマ１１のオーバーフロー信号ＯＶＥを検知し、
クリア信号ＣＬＲを“１”にして出力する。

【００４１】クリア回路１２から出力されるクリア信号
ＣＬＲは受信制御回路６に入力され、ローカルバス３か
らのコマンドの受信を禁止し送信バッファ４へ新たなコ
マンドを書き込まないようする。

【００４２】これは、ローカルバス３のスタック防止の
ための異常はタイマがオーバーフローすると、終了信号
が戻ってこないがプロトコル監視回路１０には終了信号
を発生させる回路がインプリメントされていて、バスマ
スタに対して終了を通知するため、ローカルバス３の占
有状態が解かれ、新たなアクセスが発生する可能性があ
り、送信バッファ４へ新たなコマンドが書込まれてしま
う虞れがあるからである。尚、この時、ローカルバス受
信制御回路の起動がローカルバス信号のうちの特定の信
号（例えばバススタート信号）にのみ依存していれば、
その信号だけをクリア信号ＣＬＲでゲートすればよい。

【００４３】また、クリア信号ＣＬＲは送信制御回路７
に供給されリトライ要求信号ＲＴＹをゲート７ａにより
禁止し、送信制御部７ｃへのリトライ要求信号ＲＴＹの
供給を禁止し、新たなリトライアクセスの起動を防止し
ている。

【００４４】更に、クリア信号ＣＬＲは送信バッファク
リア用のゲート７ｄを介して、出力アドレスレジスタ７
ｅを起動し、出力アドレスレジスタ７ｅを強制的に＋１
だけインクリメントする。

【００４５】ここで、送信バッファ４は送信コマンドの
書込を入力アドレスの加算（＋１だけインクリメント）
することにより行い、送信コマンドの処理は出力アドレ
スの加算（＋１）で行っており、両アドレスを比較器７
ｆにより比較して、入力アドレス（バッファ４の面数番
号）が出力アドレスより大きいとき（Ａ＜Ｂ）、バスを
要求しＲＱ₀信号を出力する。また、入力アドレスと出
力アドレスとが等しくなると（Ａ＝Ｂ）、送信バッファ
４は空となる。

【００４６】従って、出力アドレスレジスタ７ｅを強制
的に＋１だけインクリメントして行くことによって入力
アドレスＢと出力アドレスＡとが等しくなり、送信バッ
ファ４をクリアする。但し、この『クリア』は送信バッ
ファ４を“０”にリセットするのではなく、入力アドレ
スＢと出力アドレスＡとが等しくなった時点でデータ書
込を停止させることによりその後に送信バッファ４に書
込を行うときにＦＩＦＯメモリとして自動的に元のデー
タが押し出されて消去されることを実質的に意味してい
る。

【００４７】尚、送信バッファ４をクリアする途中、つ
きはなしライトコマンド等が送信バッファ４に登録され
ている可能性がある。つきはなしライトコマンドよりシ
ステムバスを要求する信号（ＲＱ₀信号）が出力されて
しまう。このＲＱ₀信号がクリア中に出力されると許可
信号が返送されてきてバスにじょう乱を与えてしまうた
め、クリア信号ＣＬＲを用いてゲート１３によりＲＱ信
号を禁止する。

【００４８】送信バッファ４が空になり入力アドレスと
出力アドレスとが一致する（Ａ＝Ｂ）とクリア回路１２
がリセットされ、クリア信号ＣＬＲは出力されなくなり
正常な動作に復帰する。

【００４９】次に、この正常に動作している場合につい
て説明すると、正常動作時はタイマ１１からはＯＶＥ信
号は出力されず、従って、クリア回路１２よりクリア信
号ＣＬＲが出力されることはない。

【００５０】このため、ローカルバス３からの信号はゲ
ート６ａを介してローカルバス受信制御部６ｂに供給さ
れ、入力アドレスレジスタ６ｃの出力となる入力アドレ
スを加算（＋１だけインクリメント）する。送信バッフ
ァ４はこれに応じてローカルバス３からのコマンドを登
録していく。

【００５１】また、送信制御回路７においては、システ
ムバス２からの信号に応じてシステムバス送信制御部７
ｃが制御され、送信コマンド処理時には出力アドレスが
加算される。

【００５２】また、リトライ要求時にはリトライ要求信
号ＲＴＹがゲート７ａ，７ｂを介してシステムバス送信
制御部７ｃに入力され、リトライが行われる。

【００５３】更に、入力アドレスが出力アドレスより大
きくなった場合にはバス要求信号ＲＱがゲート１３７ｂ
を介してシステムバス送信制御部７ｃに入力されバス要
求動作が行われる。

【００５４】また、クリア信号ＣＬＲはクリア完了検出
回路１４を経てバスエラー信号ＢＥＲＲ、即ち障害検知
信号としてローカルバス３に接続されたＭＰＵ（図示せ
ず）に送られるが、これは、クリア信号ＣＬＲがアサー
トされているクリア動作中（送信バッファ４をクリア完
了する前）にバスエラー信号ＢＥＲＲを返送してしまう
と、クリア完了前に送信バッファ４に書き込まれた次の
転送データが消えてしまうので、タイマオーバーフロー
が発生した場合はクリアを完了するまで待つためであ
る。

【００５５】

【発明が解決しようとする課題】このように、バス結合
マルチプロセッサにおいて、システムバス２のスループ
ット改善のためにタイムスプリット方式のバスが用いら
れるようになって来ているが、プロセッサの高速化に伴
いローカルバス３のクロックは高速化しており、ローカ
ルバス３とシステムバス２を接続するバスインタフェー
ス回路においてはローカルバス制御のクロック系とシス
テムバス制御のクロック系とを分離し、別々のクロック
で制御することによりシステムバス２のクロックは変更
せずにローカルバス３のクロックを変更できるように対
応している。

【００５６】このため、上記のプロトコル監視回路１０
と監視タイマ１１はローカルバスクロックにより制御さ
れており、監視タイマ１１のオーバーフローが発生した
時にはシステムバス制御が動作中の場合が考えられるた
め、送信バッファ４のデータをクリアする時はシステム
バス制御と同期を取る必要がある。

【００５７】即ち、システムバスクロックの供給が障害
等により止まった時にシステムバス経由の転送を行おう
とした場合、タイマオーバーフローが発生するが、シス
テムバス制御回路（クリア回路１２）は動作出来ないた
め、ローカルバス制御回路（プロトコル監視回路１０と
監視タイマ１１）との同期が取れなくなり、送信バッフ
ァ４をクリア出来ずにスタック（停止）する。従ってロ
ーカルバス３へバスエラー信号（障害通知信号）ＢＥＲ
Ｒを返送しないため、ローカルバス３に接続されている
ＭＰＵ（図示せず）の処理が停止し、サービスは中断さ
れてしまうという問題があった。

【００５８】交換機等のシステムの場合、二重化されて
おり、現用系で障害が発生した場合は、すぐに予備系へ
処理が引き継がれて、サービスの中断をしないように構
成されているが、バスエラー信号が返送されないと系切
替えせずにスタックするため、処理が中断してしまう。

【００５９】また、予めクロック断検出回路を設けてＭ
ＰＵに割込を発生させる方式もあるが、ローカルバス転
送中にクロック断した場合はスタックしてしまう。

【００６０】従って本発明は、システムバスクロックに
障害が発生しても監視タイマのオーバーフロー時にはロ
ーカルバス側に障害検知信号を返送できローカルバス側
のＣＰＵサービスを中断させないようにするバスインタ
フェース回路を実現することを目的とする。

【００６１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明に係るバスインタフェース回路は、図１０に
示したように、ローカルバス３とタイムスプリット方式
のシステムバス２とのデータ転送を送信バッファ４又は
受信バッファ５を介して行い、該ローカルバス３でのバ
スプロトコルの状態をローカルバスクロックで動作する
バスプロトコル監視回路１０で監視し、該バスプロトコ
ルの状態に応じて監視タイマ１１を該ローカルバスクロ
ックで動作させ、該監視タイマ１１がオーバーフローし
たとき該送信バッファ４に格納されているデータのみを
システムバスクロックで動作するクリア回路１２により
クリアすると共にクリア完了検出回路１４を介して該ロ
ーカルバス３に接続されたプロセッサに障害通知を行う
ことを前提としている。

【００６２】このような図１０に示した構成に加えて本
発明では、図１に原理的に示すように更に、該システム
バスクロックの停止を検出するシステムバスクロック断
検出回路１５と、該システムバスクロックの停止検出時
に該監視タイマ１１がオーバーフローした時、該障害通
知を行うようにする障害検出回路１６を設けている。

【００６３】また、上記の障害検出回路１６は、該シス
テムバスクロックの停止検出時に該監視タイマ１１がオ
ーバーフローした時、該プロセッサに割込信号を与える
ことができる。

【００６４】更に、上記の障害検出回路１６が、該シス
テムバスクロックの停止検出時に該監視タイマ１１がオ
ーバーフローした時、クロック断を表示するためのレジ
スタを含むことができる。

【００６５】更に、図１０にも示したように、上記クリ
ア回路１２により送信バッファ４内のデータがクリアさ
れている間はシステムバス２へのバスの要求を禁止する
バス要求禁止手段１３を備えている。

【００６６】更に、上記クリア回路１２により送信バッ
ファ４内のデータがクリアされている間は前記システム
バス２に対して新たなデータ転送を禁止する送信制御回
路７を備えている。

【００６７】更に、上記クリア回路１２により送信バッ
ファ４内のデータがクリアされている間は前記送信バッ
ファ４への新たな書込を禁止する受信制御回路６を備え
ている。

【００６８】

【作用】図１において、まずクロック断検出回路１５は
絶えずシステムバス２用のクロックが正常であるか否か
を監視しており、またバスプロトコル監視回路１０がロ
ーカルバス３のプロトコルの異常／正常を監視してい
る。

【００６９】今、該クロックが正常であるがローカルバ
ス３のプロトコルが異常であることを検出したときに
は、その異常継続時間を監視タイマ１１において監視
し、監視タイマ１１がオーバーフローしたときにはクリ
ア回路１２により送信バッファ４中のデータだけが消去
され受信バッファ４中のデータはそのまま残される。

【００７０】従って従来例で述べた如く既に受信してい
るコマンドはそのまま生かすことができ、システムバス
２に接続された他のバスインタフェース回路に対する障
害の波及を最小限に留めることが出来る。

【００７１】一方、クロック断検出回路１５がクロック
断を検出したときにはこれを示す信号ＣＫＥを障害検出
回路１６に与える。このときにはクリア回路１２は動作
していないのでクリア信号ＣＬＲは発生されず、従って
従来例と同様に送信バッファ４はクリアされない。

【００７２】このクロック断検出信号ＣＫＥを受けた障
害検出回路１６はクリア完了検出回路１４からクリア信
号ＣＬＲを受けなくてもローカルバス３のプロセッサ
（図示せず）へシステムバスエラーを示す障害通知信号
ＢＥＲＲを返送する。

【００７３】これにより、システムバス２のクロックに
障害が起きてタイマオーバーフローが発生したときに
は、ローカルバス３側のプロセッサはサービスを継続す
ることが可能となる。

【００７４】

【実施例】以下、本発明に係るバスインタフェース回路
の実施例を図２〜図４に沿って説明する。尚、図中、従
来例と同一符号は同一又は相当部分を示しており、その
説明は省略する。

【００７５】第１の実施例：図２この実施例では、障害検出回路１６は、タイマ回路１１
ａから出力されるオーバーフロー信号ＯＶＥとクロック
断検出回路１５から出力されるクロック断検出信号ＣＫ
Ｅとを入力するＡＮＤゲート１６ａと、このＡＮＤゲー
ト１６ａの出力信号とクリア完了検出回路１４から出力
されるクリア信号ＣＬＲとを入力するＯＲゲート１６ｂ
とで構成されている。

【００７６】このような第１の実施例の動作において
は、ローカルバス３用のプロトコル監視回路１０はロー
カルバス３のプロトコルを監視し、該プロトコルが異常
な場合には監視タイマ１１を起動する。監視タイマ１１
のタイマ回路１１ａは起動指示から一定時間内に停止指
示が来ないとオーバーフロー信号ＯＶＥを発生する。

【００７７】このオーバーフロー信号ＯＶＥが発生した
時に、システムバス３が正常でクロック断でない場合
は、従来例と同様に、クリア回路１２から出力されるク
リア信号ＣＬＲにより送信バッファ４がクリア開始され
ると共に、クリア完了検出回路１４によりローカルバス
３のプロセッサへバスエラー信号ＢＥＲＲを返送する。

【００７８】一方、オーバーフロー信号ＯＶＥが発生し
た時に、システムバスクロック断の場合はクロック断検
出信号ＣＫＥが“１”となり、クロック断検出信号ＣＫ
Ｅと上記のオーバーフロー信号ＯＶＥとによりＡＮＤゲ
ート１６ａの出力信号は“１”となりＯＲゲート１６ｂ
を通り、クリア完了信号ＣＬＲＥを待たずにバスエラー
信号ＢＥＲＲを障害通知信号としてローカルバス３のプ
ロセッサ（図示せず）に返送する。

【００７９】第２の実施例：図３この実施例では、障害検出回路１６として図２と同じＡ
ＮＤゲート１６ａ及びＯＲゲート１６ｂを含むと共に、
ＡＮＤゲート１６ａの出力信号をセット入力信号とし、
そのＱ出力信号をローカルバス３のプロセッサの処理禁
止（割込）信号ＩＮＴとして与えるＳＲ・Ｆ／Ｆ１６ｃ
を更に含んでいる。

【００８０】この実施例の動作においては、タイマオー
バーフロー信号ＯＶＥが監視タイマ１１から発生され且
つクロック断検出回路１５がクロック断を示すクロック
断検出信号ＣＫＥを発生した場合は上記の如くバスエラ
ー信号ＢＥＲＲを返送すると共に割込信号ＩＮＴをアサ
ートしてローカルバス３のプロセッサに与えている。

【００８１】これによりバスエラー信号ＢＥＲＲを受信
したプロセッサはこれだけではローカルバス２のプロト
コル異常かシステムバス３に障害が発生したかが分から
ないので、この割込信号ＩＮＴによりすぐにクロック断
によるタイマオーバーフロー信号ＯＶＥが発生したこと
を知ることが出来、次の処理に移ることができる。

【００８２】第３の実施例：図４この実施例の場合には、障害検出回路１６として、図３
の実施例のＳＲ・Ｆ／Ｆの代わりにレジスタ１６ｄを備
えており、タイマオーバーフロー信号ＯＶＥが発生され
且つシステムバスクロック断の場合は、このレジスタ１
６ｄに予め用意した障害内容コード（１０００）を記録
し、バスエラー信号ＢＥＲＲを返送することにより、バ
スエラー検出後にローカルバス３の側のプロセッサがロ
ーカルバス３を介してレジスタ１６ｄの内容を読むだけ
でクロック断によるタイマオーバーフロー信号ＯＶＥが
発生したことを知ることが出来る。

【００８３】

【発明の効果】以上説明したように、本発明に係るバス
インタフェース回路によれば、システムバスクロックの
停止を検出するシステムバスクロック断検出回路と、該
システムバスクロックの停止検出時に監視タイマがオー
バーフローした時にも障害通知を行うようにする障害検
出回路とを設けたので、システムバスクロックが止まっ
た場合に、ローカルバスでタイマオーバーフロー信号が
発生した場合でもローカルバスのプロセッサへ障害通知
信号を返送することが出来る。

【００８４】従って、ローカルバスにシステムバス以外
の通信ルートがある場合は、他ＣＰＵボードへ障害を通
知して他ＣＰＵが処理を引き継ぐことが出来るためサー
ビスの中断は発生しなくなる。

【００８５】尚、この場合、受信バッファ内のデータは
そのまま保持され、送信バッファ内の信号のみが消去さ
れるため、受信バッファが既に受信しているデータにつ
いては障害処理を行わずに済む。

【図面の簡単な説明】

【図１】本発明に係るバスインタフェース回路の原理構
成ブロック図である。

【図２】本発明に係るバスインタフェース回路の第１実
施例のブロック図である。

【図３】本発明に係るバスインタフェース回路の第２実
施例のブロック図である。

【図４】本発明に係るバスインタフェース回路の第３実
施例のブロック図である。

【図５】一般的なマルチプロセッサシステムのブロック
図である。

【図６】インタロックバス方式を説明するためのブロッ
ク図である。

【図７】インタロックバス方式の動作を説明するための
タイミングチャート図である。

【図８】スプリットバス方式を説明するためのブロック
図である。

【図９】スプリットバス方式の動作を説明するためのタ
イミングチャート図である。

【図１０】従来例の構成を原理的に示したブロック図で
ある。

【図１１】従来例の構成をより具体的に示したブロック
図である。

【符号の説明】

１バスインタフェース回路２システムバス３ローカルバス４送信バッファ５受信バッファ６受信制御回路７送信制御回路１０バスプロトコル監視回路１１監視タイマ１２クリア回路１３バス要求禁止回路１４クリア完了検出回路１５システムバスクロック断検出回路１６障害検出回路図中、同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】ローカルバス（３）とタイムスプリット
方式のシステムバス（２）とのデータ転送を送信バッフ
ァ（４）又は受信バッファ（５）を介して行い、該ロー
カルバス（３）でのバスプロトコルの状態をローカルバ
スクロックで動作するバスプロトコル監視回路（１０）
で監視し、該バスプロトコルの状態に応じて監視タイマ
（１１）を該ローカルバスクロックで動作させ、該監視
タイマ（１１）がオーバーフローしたとき該送信バッフ
ァ（４）に格納されているデータのみをシステムバスク
ロックで動作するクリア回路（１２）によりクリアする
と共にクリア完了検出回路（１４）を介して該ローカル
バス（３）に接続されたプロセッサに障害通知を行うバ
スインタフェース回路において、該システムバスクロックの停止を検出するシステムバス
クロック断検出回路（１５）と、該システムバスクロックの停止検出時に該監視タイマ
（１１）がオーバーフローした時にも該障害通知を行う
ようにする障害検出回路（１６）を備えたことを特徴と
するバスインタフェース回路。
【請求項２】該障害検出回路（１６）が、該システム
バスクロックの停止検出時に該監視タイマ（１１）がオ
ーバーフローした時、該プロセッサへの割込信号を発生
することを特徴とした請求項１に記載のバスインタフェ
ース回路。
【請求項３】該障害検出回路（１６）が、該システム
バスクロックの停止検出時に該監視タイマ（１１）がオ
ーバーフローした時、クロック断を表示するためのレジ
スタを含んでいることを特徴とした請求項１に記載のバ
スインタフェース回路。
【請求項４】前記クリア回路（１２）により送信バッ
ファ（４）内のデータがクリアされている間は前記シス
テムバス（２）へのバスの要求を禁止するバス要求禁止
回路（１３）を更に備えたことを特徴とする請求項１乃
至３のいずれかに記載のバスインタフェース回路。
【請求項５】前記クリア回路（１２）により送信バッ
ファ（４）内のデータがクリアされている間は前記シス
テムバス（２）に対して新たなデータ転送を禁止する送
信制御回路（７）を更に備えたことを特徴とする請求項
１乃至４のいずれかに記載のバスインタフェース回路。
【請求項６】前記クリア回路（１２）により送信バッ
ファ（４）内のデータがクリアされている間は前記送信
バッファ（４）への新たな書込を禁止する受信制御回路
（６）を更に備えたことを特徴とする請求項１乃至５の
いずれかに記載のバスインタフェース回路。