JPH06295283A - 計算機システム - Google Patents

Abstract

(57)【要約】 【目的】 高位バスから低位バスへ連続した書込サイク
ルを実行する場合に高位バス側のバスマスタ装置が次の
処理に迅速に移行するようにする。 【構成】 高位バス１７と低位バス１８の間に配置され
たバスアダプタ装置２１には、高位バス１７に接続され
た高位バススレーブ回路２２と低位バス１８に接続され
た低位バスマスタ回路２３が配置されており、これらの
間にはＦＩＦＯメモリ２４とアンパック・レジスタ２５
が接続されている。書き込みのための情報がＦＩＦＯメ
モリ２４に格納されると、低位バスマスタ回路２３が低
位バス１８に順次データを独自に転送する。このため、
ＦＩＦＯメモリ２４に情報が格納された時点で高位バス
１７側のマスタ装置は拘束を解かれることになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータバス幅の異なった
２つのバスと、これらを接続してデータの転送を行わせ
るバスアダプタ装置とを有する計算機システムに係わ
り、特に高位バス側から低位バス側にデータを書き込む
際に効率的な書込作業を可能にする計算機システムに関
する。

【０００２】

【従来の技術】膨大なデータを短時間で処理するため
に、計算機システムの処理速度の向上が強く望まれてい
る。このような要請に応ずるために、計算機システムを
構成するＣＰＵ（中央処理装置）や主メモリ装置等の回
路装置のデータ入出力幅としてのいわゆるデータバス幅
が広くなっており、データの転送速度の高速化も著しく
なっている。一例を挙げると、ある計算機システムでは
ＣＰＵが６４ビットのデータ幅を有しており、データ転
送のサイクル時間は１５ｎｓ（ナノ秒）となっている。

【０００３】このように計算機システムの性能が向上し
ているが、一方でこれら新しい計算機システムに従来の
装置を接続して活用できるという互換性維持も、ハード
ウェア設計資産の有効活用の上から強く要請されてい
る。例えば前記したような高速の計算機システムに、デ
ータバス幅が８ビットあるいは１６ビットで、サイクル
時間が２００ｎｓといった低速なスレーブ装置を接続す
る必要が生じる。

【０００４】図７は従来提案された計算機システムを表
わしたものである。バス１１には、ＣＰＵ１２、主メモ
リ装置１３ならびに入出力制御装置１４が接続されてい
る。低速のスレーブ装置１５₁ 、１５₂ 、……は、デー
タバス幅の差異を吸収するためのスアダプタ装置１
６₁ 、１６₂ 、……を介してバス１１と接続されてい
る。

【０００５】このような計算機システムでは、低速のス
レーブ装置１５₁ 、１５₂ 、……の数だけバスアダプタ
装置１６₁ 、１６₂ 、……が必要となる。したがって、
システムを構成するハードウェア量が増大するといった
問題がある。そこで、高位バスと低位バスに分けてマス
タ装置等の接続を行った計算機システムが提案されてい
る。

【０００６】図８は、高位バスと低位バスが混用された
従来の計算機システムの一例を表わしたものである。こ
こで高位バス１７とはデータバス幅が比較的広く、デー
タの転送速度も比較的高速なバスであり、低位バス１８
とはデータバス幅が比較的狭く、データの転送速度も比
較的低速なバスである。この例では、高位バス１７にＣ
ＰＵ１２、主メモリ装置１３ならびに入出力制御装置１
４が接続されており、低位バス１８には幾つかのスレー
ブ装置１５₁ 、１５₂ ……が接続されている。また、こ
れら高位バス１７と低位バス１８の間にはバスアダプタ
装置１６が接続されている。

【０００７】このような計算機システムで、バスアダプ
タ装置１６は高位バス１７と低位バス１８の間のデータ
バス幅の差異を吸収する必要がある。そこで、バスアダ
プタ装置１６内には、データの分解と組み立てを行う機
構が組み込まれている。例えば特開昭６１−１５１７６
９号公報には、高位バス１が１６ビットのデータバス幅
で、低位バス１８が８ビットのデータバス幅の場合の機
構が開示されている。また、特開平１−１６１５６１号
公報には高位バス１７と低位バス１８のデータ転送サイ
ズの比がｍ対１の場合の機構が開示されている。ここで
符号“ｍ”は２以上の正の整数である。

【０００８】これらの従来技術では、アクセス対象を表
わしたアドレス情報をバスアダプタ装置内に１つラッチ
しておき、低位バス側で実行される複数回のバスサイク
ル（後の例ではｍ回のバスサイクル）に応じて下位のア
ドレスの更新を順に行うようにしている。先に示した従
来技術では、ＣＰＵの書き込み操作時にデータをバスア
ダプタ装置内にラッチすることで、このＣＰＵを下位ア
ドレスの更新作業に先駆けて先行開放を行うことができ
ることが示されている。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術によれば、バスアダプタ内に保持すること
のできるバスサイクルは、高位バス側での１サイクル分
のみとなっている。したがって、前記した先行開放につ
いても、これができるのはＣＰＵの１バスサイクルに対
してのみであり、引き続く書込サイクルまでも有効とさ
れるものではない。

【００１０】特開平１−１６１４６３号公報ではこのよ
うな問題点の解決を図っている。この提案では、複数の
チャネル装置それぞれに独立したデータバッファを設け
るようにしている。したがって、複数の低位バス装置の
それぞれに対してデータバッファが設けられることにな
り、異なった低位バス装置に対して書込サイクルが実行
されるような場合には、バスアダプタ内に実質的に複数
サイクル分のアドレスを格納することができる。

【００１１】しかしながら、この提案でも同一の低位バ
ス装置に対してたまたま連続した書込サイクルが実行さ
れるような場合には、対応するデータバッファが高位バ
ス側での１サイクル分であることに変わりがない。した
がって、同一低位バス装置に対する連続した書込サイク
ルに対しては問題点を解決することができない。更に、
この提案ではチャネル装置ごとに独立したデータバッフ
ァを用意する必要がある。このため、ハードウェア量が
増大するという問題点もあった。

【００１２】そこで本発明の目的は、高位バスから低位
バスへ連続した書込サイクルを実行する場合であって
も、高位バス側のバスマスタ装置が次の処理に迅速に移
行することができるバスアダプタ装置を備えた計算機シ
ステムを提供することにある。

【００１３】本発明の他の目的は、低位バス側の異なる
スレーブ装置に対する書き込みをバスアダプタ装置内に
単一のバッファを設けることで可能にする計算機システ
ムを提供することにある。

【００１４】本発明の更に他の目的は、低位バス側の異
なるスレーブ装置に対する書き込みをバスアダプタ装置
内の単一のバッファを用いて行なう際に低位バス上のス
レーブ装置からのデータの読み出しを支障なく行うこと
のできる計算機システムを提供することにある。

【００１５】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）第１の単位量でデータの転送を行う高位バス
と、（ロ）第１の単位量よりも小さな第２の単位量でデ
ータの転送を行う低位バスと、（ハ）これらのバスを接
続し、高位バス上のマスタ装置から低位バス上のスレー
ブ装置にデータを書き込むときこれに必要な情報を一時
的に格納する格納手段と、この格納手段に前記した情報
を格納した時点でマスタ装置に対してスレーブ装置にデ
ータの書き込みが完了したことを示すアクノリッジ信号
を擬似的に送出するアクノリッジ信号送出手段と、格納
手段に格納された第１の単位量のデータを第２の単位量
のデータに組み換えるデータ組替え手段と、組み換えら
れたデータを低位バス上の前記したスレーブ装置に転送
する転送手段とを備えたバスアダプタ装置とを計算機シ
ステムに具備させる。

【００１６】すなわち請求項１記載の発明では、例えば
３２ビット単位でデータの転送を行う高位バスと８ビッ
ト単位でデータの転送を行う低位バスを接続するバスア
ダプタ装置に、高位バス上のマスタ装置から低位バス上
のスレーブ装置にデータを書き込むときこれに必要な情
報を一時的に格納する格納手段を用意し、これに取敢え
ず必要な情報を格納し、低位バスに対するデータの書き
込みを待つことなくアクノリッジ信号送出手段によって
アクノリッジ信号を擬似的に該当するマスタ装置に送出
するようにしている。これにより、マスタ装置はデータ
の書き込みを完了することなく拘束から解かれ、次の処
理に迅速に移行することができることになる。

【００１７】請求項２記載の発明では、（イ）第１の単
位量でデータの転送を行う高位バスと、（ロ）第１の単
位量よりも小さな第２の単位量でデータの転送を行う低
位バスと、（ハ）これらのバスを接続し、高位バス上の
マスタ装置から低位バス上のスレーブ装置にデータを書
き込むときその転送データの内容や宛先、転送データの
サイズからなる格納情報を低位バスにアクセスする順序
で一時的に格納する格納手段と、この格納手段に格納情
報を格納した時点で前記したマスタ装置に対してスレー
ブ装置にデータの書き込みが完了したことを示すアクノ
リッジ信号を擬似的に送出するアクノリッジ信号送出手
段と、格納手段に格納された第１の単位量のデータを第
２の単位量のデータに組み換えるデータ組替え手段と、
組み換えられたデータを格納手段に格納された順番で低
位バス上のそれぞれの宛先のスレーブ装置にサイズ情報
で示された値に応じた回数で転送する転送手段とを備え
たバスアダプタ装置とを計算機システムに具備させる。

【００１８】すなわち請求項２記載の発明では、例えば
３２ビット単位でデータの転送を行う高位バスと８ビッ
ト単位でデータの転送を行う低位バスを接続するバスア
ダプタ装置に、高位バス上のマスタ装置から低位バス上
のスレーブ装置にデータを書き込むときこれに必要な転
送データの内容や宛先、転送データのサイズからなる格
納情報を低位バスにアクセスする順序で一時的に格納す
るＦＩＦＯメモリ等の格納手段を用意し、これに取敢え
ず格納情報を順に格納させる。そして、低位バスに対す
るデータの書き込みを待つことなくこれらの格納時にア
クノリッジ信号送出手段によってアクノリッジ信号を擬
似的に該当するマスタ装置に送出する一方、格納手段に
格納された第１の単位量のデータを第２の単位量のデー
タに組み換え、これらを低位バス上のそれぞれの宛先の
スレーブ装置に転送することにしている。これにより、
異なったスレーブ装置に対するデータの書込処理を単一
のバッファで実現させることを可能にしている。

【００１９】なお、請求項２記載の発明では、高位バス
から低位バスに転送するデータのサイズ情報が格納情報
の一部として格納手段に格納される。これを用いてバス
アダプタ装置はサイズ情報で示された回数に分けて例え
ば８ビット単位のデータを該当するスレーブ装置に転送
することになる。

【００２０】請求項３記載の発明では、（イ）第１の単
位量でデータの転送を行う高位バスと、（ロ）第１の単
位量よりも小さな第２の単位量でデータの転送を行う低
位バスと、（ハ）これらのバスを接続し、高位バス上の
マスタ装置から低位バス上のスレーブ装置にデータを書
き込むときこれに必要な情報を一時的に格納する格納手
段と、この格納手段に前記した情報を格納した時点でマ
スタ装置に対してスレーブ装置にデータの書き込みが完
了したことを示すアクノリッジ信号を擬似的に送出する
アクノリッジ信号送出手段と、格納手段に格納された第
１の単位量のデータを第２の単位量のデータに組み換え
るデータ組替え手段と、組み換えられたデータを低位バ
ス上のスレーブ装置に転送する転送手段と、格納手段に
前記した情報が格納されているか否かを判別する格納有
無判別手段と、高位バス上のマスタ装置が低位バス上の
スレーブ装置からデータを読み出すとき格納有無判別手
段が格納無しの判別を行うまでこれを待機させる読出待
機手段とを備えたバスアダプタ装置とを計算機システム
に具備させる。

【００２１】すなわち請求項３記載の発明では、例えば
３２ビット単位でデータの転送を行う高位バスと８ビッ
ト単位でデータの転送を行う低位バスを接続するバスア
ダプタ装置に、高位バス上のマスタ装置から低位バス上
のスレーブ装置にデータを書き込むときこれに必要な情
報を一時的に格納する格納手段を用意し、これに取敢え
ず必要な情報を格納し、低位バスに対するデータの書き
込みを待つことなくアクノリッジ信号送出手段によって
アクノリッジ信号を擬似的に該当するマスタ装置に送出
するようにしている。また、格納手段に前記した情報が
格納されているか否かを判別する格納有無判別手段を用
意しておき、これに前記した情報が格納されていないと
きに限って高位バスからのデータの読み出しの要求に応
ずることにして、スレーブ装置に書き込まれていない情
報が読み出される事態の発生を防止してデータの読み出
しを支障なく行えるようにしている。

【００２２】

【実施例】以下実施例につき本発明を詳細に説明する。

【００２３】図１は本発明の一実施例における計算機シ
ステムの概要を表わしたものである。本実施例の計算機
システムは、高位バス１７と低位バス１８ならびにこれ
らを接続するバスアダプタ装置２１とで構成されてい
る。本実施例で高位バス１７のデータバス幅は３２ビッ
トであり、低位バス１８のデータバス幅は８ビットとな
っている。

【００２４】バスアダプタ装置２１には、高位バス１７
と接続されそのスレーブ装置として機能する高位バスス
レーブ回路２２と、低位バス１８と接続されそのマスタ
装置として機能する低位バスマスタ回路２３が配置され
ている。高位バススレーブ回路２２は高位バス１７側の
図示しないＣＰＵやＤＭＡ（ダイレクト・メモリ・アク
セス）装置に代表されるマスタ装置からアクセスを受け
付けるようになっている。低位バスマスタ回路２３は、
低位バス１８側に配置された各種スレーブ装置に対して
所定の回数だけ書込あるいは読出サイクルを起動するよ
うになっている。

【００２５】バスアダプタ装置２１の図で左半分が高位
バス１７から低位バス１８への書込サイクル時に機能す
る回路部分であり、ここにはＦＩＦＯ（先入れ先出し）
メモリ２４とアンパック・レジスタ２５とが配置されて
いる。また、バスアダプタ装置２１の図で右半分が低位
バス１８を高位バス１７から読み出すサイクルのときに
機能する回路部分であり、ここにはデータ・ラッチ回路
２６とパック・レジスタ２７とが配置されている。以
下、高位バス１７から低位バス１８への書込サイクルと
読出サイクルとに分けて説明を行う。

【００２６】高位バスから低位バスへの書込サイクル

【００２７】高位バススレーブ回路２２は、高位バス１
７のスレーブ装置として機能し、この高位バス１７上の
マスタ装置からの書込要求を受け付ける。受け付けた要
求のアドレス情報と、転送データのサイズ情報ならびに
転送データは、ＦＩＦＯメモリ２４の最後尾に格納され
る。この格納を終えると、現実にこれらを低位バス１８
に転送することなく高位バススレーブ回路２２は高位バ
ス１７に転送の完了を示す転送完了応答を返す。これに
より、高位バス１７上の前記したＣＰＵ等の該当するマ
スタ装置はウエイト状態から開放され、次の処理に進む
ことができる。

【００２８】これ以後の低位バス１８への書込処理は、
バスアダプタ装置２１が高位バス１７側とは非同期に実
行する。まず、低位バスマスタ回路２３はＦＩＦＯメモ
リ２４の先頭に格納されている時間的に最も古い格納項
目としてのアドレス情報、転送データのサイズ情報およ
び転送データを取り出す。そして、アドレス情報につい
ては、必要ならばその上位ビットをデコードして、低位
バス１８の該当するスレーブ装置を選択するためのスレ
ーブ選択信号を生成する。下位ビットについては、その
まま低位バスマスタ回路２３を介して低位バス１８側に
出力する。

【００２９】ＦＩＦＯメモリ２４から読み出した転送デ
ータは、アンパック・レジスタ２５に入力され、ここで
分解されて８ビットごとに低位バスマスタ回路２３に送
られる。低位バスマスタ回路２３は、ＦＩＦＯメモリ２
４から転送データのサイズ情報を受けており、これに示
される回数だけ低位バス１８上で書込サイクルを起動す
る。そして、アンパック・レジスタ２５から排出される
８ビットずつのデータを低位バス１８上に順に送り出す
ことによってＦＩＦＯメモリ２４内の転送データをすべ
て送り出す。

【００３０】このようにしてＦＩＦＯメモリ２４の１つ
のエントリについての低位バス１８に対する書込操作が
終了すると、次のエントリにシフトされて、次の格納情
報についての書込サイクルが起動される。このようにし
て、ＦＩＦＯメモリ２４内の格納情報がすべて空になる
まで低位バスマスタ回路２３は動作する。

【００３１】高位バスから低位バスへの読出サイクル

【００３２】次に、高位バス１７側から低位バス１８に
対して読出要求が行われた場合の動作を説明する。読出
要求を受けた高位バススレーブ回路２２は、高位バス１
７側のマスタ装置をウエイト状態で拘束し、アドレス情
報および転送データのサイズ情報４１を送って低位バス
マスタ回路２３を起動する。低位バスマスタ回路２３
は、アドレス情報によって指定されたスレーブ装置に対
して下位アドレスを順に更新しながら転送データのサイ
ズ情報で示される回数だけ読出サイクルを起動する。こ
れによって低位バス１８上の該当するスレーブ装置から
データの読み出しが８ビットずつ順に行われることにな
る。

【００３３】パック・レジスタ２７は、読み出されたこ
れらのデータを整列させる。そしてこれらを順にデータ
・ラッチ回路２６に保持させる。要求されているサイズ
のデータがデータ・ラッチ回路２６にすべて揃ったら、
高位バススレーブ回路２２はその整列データを受け取っ
て高位バス１７上に送り出すと共に、転送完了応答信号
を出力する。拘束されていたマスタ装置はデータを受け
取ると共に、この転送完了応答信号によって拘束を開放
される。

【００３４】次に、本実施例の計算機システムで特徴的
な回路としてのＦＩＦＯメモリ２４とその制御について
更に詳しく説明する。なお、低位バス１８側での下位ア
ドレスの更新操作や、アンパック・レジスタ２５による
データのアンパック操作、ならびにパック・レジスタ２
７によるデータのパック操作については、例えば特開平
１−１６１５６１号公報にも記載があるようにそれらの
技術が特に目新しいものではないので、説明を省略す
る。

【００３５】図２はバスアダプタ装置の要部を具体的に
表わしたものである。ＦＩＦＯメモリ２４は２０ビット
構成のアドレス情報５１と、２ビット構成のサイズ情報
５２と、３２ビット構成の転送データ５３を１エントリ
の格納情報として出力するようになっている。このうち
アドレス情報５１の上位４ビットはアドレスデコーダ５
５に入力され、ここで解読されてスレーブ選択信号５６
₀ 〜５６₁₅のいずれかが選択されて低位バス１８上に出
力されるようになっている。ここでスレーブ選択信号５
６₀ 〜５６₁₅は、低位バス１８に接続された図示しない
スレーブ装置に１本ずつ接続されており、出力されたス
レーブ選択信号５６ｘに対応するスレーブの選択が行わ
れるようになっている。

【００３６】アドレス情報５１の残りの１６ビットは、
アドレスカウンタ５７に供給されるようになっている。
アドレスカウンタ５７は第１の制御回路５８からロード
信号５９とクロック信号６１の供給を受けるようになっ
ている。そして、ロード信号５９によってアドレス情報
５１の下位ビットをロードすると共に、クロック信号６
１でこれを“１”ずつインクリメントするようになって
いる。

【００３７】サイズ情報５２はダウンカウンタ６３に供
給される。第１の制御回路５８はダウンカウンタ６３に
ロード信号６４とクロック信号６５を入力するようにな
っている。このうちのロード信号６４によってサイズ情
報５２がダウンカウンタ６３にロードされる。そして、
クロック信号６５によってその内容が“１”ずつデクリ
メントされる。この結果としてカウント値がアンダーフ
ローすると、アンダーフロー信号６６が第１の制御回路
５８に供給されるようになっている。

【００３８】第１の制御回路５８は低位バスサイクルを
規定回数実行した後、シフト信号６９をＦＩＦＯメモリ
２４に対して出力し、ポインタを１つだけ進めさせるよ
うになっている。ＦＩＦＯメモリ２４は、格納情報のす
べてを送るとエンプティ信号６８を第１の制御回路５８
に送出するようになっている。転送データ５３は最大３
２ビットまで８ビット単位でパラレルに出力される。

【００３９】アンパック・レジスタ２５は、８ビットず
つデータを入力し次段にシフトさせる４段のシフトレジ
スタ７１₁ 〜７１₄ を直列接続した構成となっている。
これらのシフトレジスタ７１₁ 〜７１₄ には、第１の制
御回路５８からロード信号７２とクロック信号７３が供
給されるようになっている。また、イネーブル信号７４
は、最終段の第４のシフトレジスタ７１₄ から出力され
る８ビット単位の転送データ７６の出力を行うための出
力バッファ７７に供給されるようになっている。

【００４０】なお、第１の制御回路５８は低位バス１８
に対してそのバスサイクルを起動するために、アドレス
ストローブ（ＡＳ）信号７８およびリード（Ｒｅａｄ）
信号７９を供給し、低位バス１８からはアクノリッジ信
号（ＡＣＫ）８１を受け取るようになっている。

【００４１】図３は、第１の制御回路の制御の様子を表
わしたものである。第１の制御回路５８はＦＩＦＯメモ
リ２４がエンプティであるかどうかを監視している（ス
テップＳ１０１）。これはエンプティ信号６８の信号状
態で判別することができる。ＦＩＦＯメモリ２４がエン
プティでなくなったら（Ｎ）、アドレスカウンタ５７に
ロード信号５９を送ってアドレス情報５１の下位１６ビ
ットをこれにロードさせる。また、同様にロード信号６
４、７２をダウンカウンタ６３とシフトレジスタ７１₁
〜７１₄ に送ってサイズ情報５２と３２ビットの転送デ
ータ５３をそれぞれロードさせる（ステップＳ１０
２）。

【００４２】このようにして格納情報のロードが行われ
たら、クロック信号６５によってダウンカウンタ６３の
セットされているカウント値が“１”だけデクリメント
される（ステップＳ１０３）。そして、アドレスストロ
ーブ（ＡＳ）信号７８、リード（Ｒｅａｄ）信号７９な
らびにイネーブル（Ｅｎａｂｌｅ）信号７４の論理レベ
ルをそれぞれＬ（ロー）レベルに設定して、書込サイク
ルを起動させる（ステップＳ１０４）。そして、アクノ
リッジ（ＡＣＫ）信号８１がＬレベルになるのを待機し
（ステップＳ１０５）、なったら低位バス１８に転送デ
ータ７６の書き込みが行われたことが確認されたので、
アドレスストローブ（ＡＳ）信号７８とイネーブル（Ｅ
ｎａｂｌｅ）信号７４をＨ（ハイ）レベルに変化させて
書込サイクルを終結させる（ステップＳ１０６）。

【００４３】この後、クロック信号６５によってダウン
カウンタ６３のセットされているカウント値が“１”だ
け更にデクリメントされる（ステップＳ１０７）。この
結果として、アンダーフロー信号６６が出なければ（ス
テップＳ１０８；Ｎ）、アンパック・レジスタ２５にセ
ットされた転送データ５３がまだ全部転送されていなな
い。

【００４４】そこで、アドレスカウンタ５７を“１”だ
けインクリメントすると共に、アンパック・レジスタ２
５内のシフトレジスタ７１₁ 〜７１₄ にクロック信号７
３を８個送出して次の転送データを第４のシフトレジス
タ７１₄ にセットさせる（ステップＳ１０９）。この例
では、最初の８ビットの転送データ７６を転送した後な
ので、最初に第３のシフトレジスタ７１₃ に格納された
内容が第４のシフトレジスタ７１₄ に格納されることに
なる。

【００４５】この状態で制御は再びステップＳ１０４に
戻り、書込サイクルが起動される。そして、２回目の８
ビットの転送データ７６が低位バス１８上に転送される
ことになる。以後同様にして最大３２ビットまで８ビッ
トずつ転送データ７６が低位バス１８上に送り出され
る。

【００４６】ダウンカウンタ６３のセットされているカ
ウント値が“１”だけデクリメントされた結果としてア
ンダーフロー（値が“−１”）になったら（ステップＳ
１０８；Ｙ）、１エントリの格納情報のすべてが転送さ
れたことになる。そこでシフト信号６９がＦＩＦＯメモ
リ２４に送出され、ポインタを１つだけ進めさせて次の
転送データ５３の転送に備えることになる（リター
ン）。

【００４７】ところで、図２に示したようにエンプティ
信号６８は高位バススレーブ回路２２にも供給されるよ
うになっている。高位バススレーブ回路２２はこのエン
プティ信号６８がＦＩＦＯメモリ２４のエンプティ
（空）を示すまで高位バス１７上の読出要求を受け付け
ないようになっている。これは、読み出そうとしている
アドレスのデータがバスアダプタ装置２１内のＦＩＦＯ
メモリ２４内にまだ存在する場合に発生する矛盾を解決
するためである。

【００４８】図４は、高位バスから低位バスを読み出す
場合の高位バススレーブ回路の制御の様子を表わしたも
のである。高位バススレーブ回路２２は高位バス１７の
アドレスストローブ（ＡＳ）信号がＬレベルになるのを
監視している（ステップＳ２０１）。Ｌレベルになった
ら（Ｙ）、そのとき低位バス１８がリード（Ｒｅａｄ）
アクセスであるかどうかをチェックする（ステップＳ２
０２）。そうであれば（Ｙ）、アイドル状態を脱してＦ
ＩＦＯメモリ２４がエンプティになるのを待機する（ス
テップＳ２０３）。これは前記した理由からである。

【００４９】ＦＩＦＯメモリ２４がエンプティになった
ら（Ｙ）、低位バスマスタ回路２３にアドレス情報およ
び転送データのサイズ情報４１を送出する（ステップＳ
２０４）。これにより、低位バスマスタ回路２３内の図
示しない第２の制御回路内のアドレスデコーダからスレ
ーブ選択信号５６₀ 〜５６₁₅のうちの該当するものが出
力され、また、リード信号７９がＨレベルに、アドレス
ストローブ信号７８がＬレベルに設定される。

【００５０】この状態で第２の制御回路は低位バス１８
からアクノリッジ（ＡＣＫ）信号８１が送られてくるの
を待機する（ステップＳ２０５）。アクノリッジ信号８
１が送られてきたら読み出されたデータが低位バス１８
上に存在するので、パック・レジスタ２７を介して、こ
れをデータ・ラッチ回路２６にラッチさせる（ステップ
Ｓ２０６）。そして、低位バス１８のアドレスストロー
ブ信号７８をＨレベルに設定して読み出しのためのバス
サイクルを終結させる（ステップＳ２０７）。

【００５１】次に、高位バススレーブ回路２２はデータ
・ラッチ回路２６に読み込んだデータ数がサイズ情報に
示す８ビット単位のサイズに合致しているかどうかをチ
ェックする（ステップＳ２０８）。合致していなければ
（Ｎ）、更に８ビットのデータを読み出してデータ・ラ
ッチ回路２６に追加する必要がある。そこで、ステップ
Ｓ２０３に戻ってこの操作を必要な回数だけ繰り返す。

【００５２】ステップＳ２０８で読み込んだデータ数が
サイズ情報に示す８ビット単位のサイズに合致したら
（Ｙ）、高位バス１７上にデータ・ラッチ回路２６にラ
ッチされているデータを送出すると共に、高位バス１７
のマスタ装置に対してデータの読み出しが行われた旨の
応答を行って（ステップＳ２０９）、制御を終了させる
（エンド）。

【００５３】図５は本実施例における高位バスと低位バ
スの動作を比較したものである。同図（ａ）〜（ｅ）は
高位バス１７側を表わしたものであり、このうち同図
（ａ）はクロック信号（ＣＬＫ）を、同図（ｂ）はアド
レスストローブ信号（ＡＳ）を、同図（ｃ）はアドレス
情報（Adr ）を、同図（ｄ）はデータ信号（Data）を、
同図（ｅ）はアクノリッジ信号（ＡＣＫ）をそれぞれ表
わしている。時刻ｔ₁ から第１のアドレス情報Ａ₁ と第
１のデータＤ₁ が高位バス１７上に現われ、これらがＦ
ＩＦＯメモリ２４（図１）に格納されると、高位バスス
レーブ回路２２は高位バス１７にアクノリッジ信号を返
送する。この時刻ｔ₂ から高位バス１７側のマスタ装置
は拘束から開放されて次の処理（Ａ₂ ，Ｄ₂ 以降）に移
行することが可能になる。

【００５４】同図（ｆ）〜（ｉ）は低位バス１８側の動
作を表わしたものであり、同図（ｆ）はアドレス情報
（Adr ）を、同図（ｇ）はアドレスストローブ信号（Ａ
Ｓ）を、同図（ｈ）はデータ信号（Data）を、同図
（ｉ）はアクノリッジ信号（ＡＣＫ）をそれぞれ表わし
ている。

【００５５】高位バス１７側がＦＩＦＯメモリ２４に転
送データ等の情報を格納した後、まず最初の８ビットの
アドレス情報Ａ₁₊₀ とデータＢ₁₊₀ が低位バス１８に転
送され、アドレスストローブ信号がＬレベルにセットさ
れる。この状態で低位バス１８から書込完了を示すアク
ノリッジ信号が送られてきた段階で次の２番目の８ビッ
トのアドレス情報Ａ₁₊₁ とデータＢ₁₊₁ が低位バス１８
に転送される。以下同様にして最大で３２ビットの転送
データが最大で４回に分けて低位バス１８上に転送され
ることになる。

【００５６】前記したように時刻ｔ₂ 以降は、これらア
ドレス情報Ａ₁₊₀ 〜Ａ₁₊₃ ならびにデータＢ₁₊₀ 〜Ｂ
₁₊₃ の転送制御にかかわらず、高位バス１７上のマスタ
は他の作業を行うことができる。なお、この図でハッチ
ングはデータのアクセス上、特に意味を持たない部分を
示したものであり、これは次の図６についても同様であ
る。

【００５７】図６は、本実施例の計算機システムと比較
するために従来における高位バスと低位バスの動作を比
較したものである。同図（ａ）〜（ｉ）はそれぞれ図５
の図（ａ）〜（ｉ）とそれぞれ対応している。従来にお
いては、時刻ｔ₁ から第１のアドレス情報Ａ₁ と第１の
データＤ₁ が高位バス１７上に現われるが、これらは低
位バス１８上の該当するスレーブ装置にすべて書き込ま
れ、時刻ｔ₃ にアクノリッジ信号が返送されてくるまで
高位バス１７上の該当するマスタ装置は拘束状態を開放
されない。

【００５８】すなわち、同図（ｆ）に示すように最初の
８ビットのアドレス情報Ａ₁₊₀ とデータＢ₁₊₀ が低位バ
ス１８に転送され、アドレスストローブ信号がＬレベル
にセットされた後、低位バス１８から書込完了を示すア
クノリッジ信号が送られてきた段階で次の２番目の８ビ
ットのアドレス情報Ａ₁₊₁ とデータＢ₁₊₁ が低位バス１
８に転送される。

【００５９】以下同様にして最大で３２ビットの転送デ
ータが最大で４回に分けて低位バス１８上に転送され、
低位バス１８上におけるデータ転送がすべて終了した状
態で同図（ｅ）に示すアクノリッジ信号が高位バス１７
上に送出され、該当するマスタ装置がこれを認識した時
点で拘束が開放されることになる。したがって、この拘
束時間Ｔ₂ は、図５に示した拘束時間Ｔ₁ に比べて遙か
に長くなるのが通常である。

【００６０】以上の説明では、高位バス１７上のマスタ
装置が１つのスレーブ装置に１回分の書込データを転送
する場合について説明したが、同一のマスタ装置が複数
の異なったスレーブ装置に書込データを順に連続して転
送する場合もある。図５ではこのよう状態を示してお
り、時刻ｔ₄ からは第２のアドレス情報Ａ₂ と第２のデ
ータＤ₂ が高位バス１７上に現われ、同様にバスアダプ
タ装置２１からのアクノリッジ信号によってこの２番目
の書き込みのための制御を終了させる。そして、時刻ｔ
₅ から第３のアドレス情報Ａ₃ と第３のデータＤ₃ が高
位バス１７上に現われることになる。以下同様である。

【００６１】同一のマスタ装置によるこれらの連続制御
を可能にしたのはアドレス情報Ａ₁等を順に格納してい
くＦＩＦＯメモリ２４によることは当然であり、これに
より同一のマスタ装置がより短時間で複数のデータを低
位バス１８側に転送することができることが了解され
る。もちろん、ＦＩＦＯメモリ２４には、同一のマスタ
装置ばかりでなく異なったマスタ装置がそれぞれの書込
アクセス用の情報を格納していけることは当然である。

【００６２】以上説明した実施例ではバスアダプタ装置
２１内に書き込みと読み出しに共用する高位バススレー
ブ回路２２と低位バスマスタ回路２３を配置したが、こ
れらがそれぞれの用途ごとに分離された回路構成となっ
ていてもよい。また、書き込み用のアドレス情報等を格
納するメモリはＦＩＦＯメモリに限る必要はなく、その
段数の範囲も複数段であれば特に限定されるものではな
いことは当然である。

【００６３】更に実施例ではＦＩＦＯメモリに先に入力
されたデータから先に読み出して低位バス上のスレーブ
装置に書き込みを行うことにしたが、同一のスレーブ装
置に対する転送データを一括して抽出して、これらを時
間的に先のものから順に転送するようにしてもよい。こ
れにより、低位バスをより効率的に使用することができ
る。

【００６４】また、実施例では高位バスから低位バスに
対してデータの読み出しを要求したときＦＩＦＯメモリ
内のデータがすべて転送されるのを待ってデータの読み
出しを行うことにしたが、同一スレーブ装置を宛先とす
る転送データがＦＩＦＯメモリ等の格納手段に格納され
ているかどうかを判別し、格納されていなければ格納手
段に他のスレーブ装置を宛先とする格納情報が格納され
ていてもデータの読み出しを実行させるようにしてもよ
い。

【００６５】

【発明の効果】以上説明したように請求項１記載の発明
によれば、高位バスと低位バスを接続するバスアダプタ
装置に、高位バス上のマスタ装置から低位バス上のスレ
ーブ装置にデータを書き込むときこれに必要な情報を一
時的に格納する格納手段を用意し、これに取敢えず必要
な情報を格納した時点で、低位バスに対するデータの書
き込みを待つことなくアクノリッジ信号送出手段によっ
てアクノリッジ信号を擬似的に該当するマスタ装置に送
出するようにした。このため、低位バスに対する調停時
間だけ待機することなく、マスタ装置はデータの書き込
みのための拘束を解かれ、他の作業を行うことができる
ので、計算機システムの効率的な運用を図ることができ
る。

【００６６】また、請求項２記載の発明によれば、高位
バスと低位バスを接続するバスアダプタ装置に、高位バ
ス上のマスタ装置から低位バス上のスレーブ装置にデー
タを書き込むときその転送データの内容や宛先、転送デ
ータのサイズからなる格納情報を低位バスにアクセスす
る順序で一時的に格納するＦＩＦＯメモリ等の格納手段
を用意した。このため、複数のスレーブ装置に対するデ
ータの転送を効率的に行うことができるばかりでなく、
低位バスにアクノリッジする順序で格納情報を格納し、
この順番でデータの転送を行うことにしているので、デ
ータの処理を時系列的に行うことができ、処理の正確化
を期することができる。

【００６７】また、請求項２記載の発明ではサイズ情報
を格納情報の一部として格納手段に格納することにした
ので、バスアダプタ装置側では高位バス側の第１の単位
量のデータを第２の単位量に分割した形でその全量を無
条件に転送する必要がなく、サイズ情報に応じた回数だ
け転送すればよい。したがって、低位バスに対するデー
タの転送に無駄を発生させることがない。

【００６８】更に請求項３記載の発明によれば、高位バ
スと低位バスを接続するバスアダプタ装置に、高位バス
上のマスタ装置から低位バス上のスレーブ装置にデータ
を書き込むときこれに必要な情報を一時的に格納する格
納手段を用意し、これに取敢えず必要な情報を格納する
だけでなく、格納手段が空になったかどうかを判別する
判別手段を用意し、空になった状態で高位バスから低位
バスへのデータの読み出しを許可することにしたので、
低位バス側のスレーブ装置で更新される以前の情報が読
み出される事態を防止することができる。

【図面の簡単な説明】

【図１】 本発明の一実施例における計算機システムの
概要を表わしたシステム構成図である。

【図２】 本実施例のバスアダプタ装置の要部を具体的
に表わしたブロック図である。

【図３】 本実施例における第１の制御回路の制御の様
子を表わした流れ図である。

【図４】 本実施例における高位バスから低位バスを読
み出す場合の高位バススレーブ回路の制御の様子を表わ
した流れ図である。

【図５】 本実施例における高位バスと低位バスの動作
を比較したタイミング図である。

【図６】 本実施例の計算機システムと比較するために
従来における高位バスと低位バスの動作を比較したタイ
ミング図である。

【図７】 １つのバスからなる従来提案された計算機シ
ステムを表わしたシステム構成図である。

【図８】 高位バスと低位バスが混用された従来の計算
機システムのシステム構成図である。

【符号の説明】

１２…ＣＰＵ、１３…主メモリ装置、１４…入出力制御
装置、１５₁ 、１５₂…スレーブ装置、１７…高位バ
ス、１８…低位バス、２１…バスアダプタ装置、２２…
高位バススレーブ回路、２３…低位バスマスタ回路、２
４…ＦＩＦＯメモリ、２５…アンパック・レジスタ、２
６…データ・ラッチ回路、２７…パック・レジスタ、５
５…アドレスデコーダ、５７…アドレスカウンタ、５８
…第１の制御回路、６３…ダウンカウンタ、７１₁ 〜７
１₄ …シフトレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の単位量でデータの転送を行う高位
   バスと、 前記第１の単位量よりも小さな第２の単位量でデータの
   転送を行う低位バスと、 これらのバスを接続し、高位バス上のマスタ装置から低
   位バス上のスレーブ装置にデータを書き込むときこれに
   必要な情報を一時的に格納する格納手段と、この格納手
   段に前記情報を格納した時点で前記マスタ装置に対して
   スレーブ装置にデータの書き込みが完了したことを示す
   アクノリッジ信号を擬似的に送出するアクノリッジ信号
   送出手段と、前記格納手段に格納された第１の単位量の
   データを第２の単位量のデータに組み換えるデータ組替
   え手段と、組み換えられたデータを低位バス上の前記ス
   レーブ装置に転送する転送手段とを備えたバスアダプタ
   装置とを具備することを特徴とする計算機システム。
2. 【請求項２】 第１の単位量でデータの転送を行う高位
   バスと、 前記第１の単位量よりも小さな第２の単位量でデータの
   転送を行う低位バスと、 これらのバスを接続し、高位バス上のマスタ装置から低
   位バス上のスレーブ装置にデータを書き込むときその転
   送データの内容や宛先、転送データのサイズからなる格
   納情報を低位バスにアクセスする順序で一時的に格納す
   る格納手段と、この格納手段に前記格納情報を格納した
   時点で前記マスタ装置に対してスレーブ装置にデータの
   書き込みが完了したことを示すアクノリッジ信号を擬似
   的に送出するアクノリッジ信号送出手段と、前記格納手
   段に格納された第１の単位量のデータを第２の単位量の
   データに組み換えるデータ組替え手段と、組み換えられ
   たデータを前記格納手段に格納された順番で低位バス上
   のそれぞれの宛先のスレーブ装置にサイズ情報で示され
   た値に応じた回数で転送する転送手段とを備えたバスア
   ダプタ装置とを具備することを特徴とする計算機システ
   ム。
3. 【請求項３】 第１の単位量でデータの転送を行う高位
   バスと、 前記第１の単位量よりも小さな第２の単位量でデータの
   転送を行う低位バスと、 これらのバスを接続し、高位バス上のマスタ装置から低
   位バス上のスレーブ装置にデータを書き込むときこれに
   必要な情報を一時的に格納する格納手段と、この格納手
   段に前記情報を格納した時点で前記マスタ装置に対して
   スレーブ装置にデータの書き込みが完了したことを示す
   アクノリッジ信号を擬似的に送出するアクノリッジ信号
   送出手段と、前記格納手段に格納された第１の単位量の
   データを第２の単位量のデータに組み換えるデータ組替
   え手段と、組み換えられたデータを低位バス上の前記ス
   レーブ装置に転送する転送手段と、前記格納手段に前記
   情報が格納されているか否かを判別する格納有無判別手
   段と、高位バス上のマスタ装置が低位バス上のスレーブ
   装置からデータを読み出すとき格納有無判別手段が格納
   無しの判別を行うまでこれを待機させる読出待機手段と
   を備えたバスアダプタ装置とを具備することを特徴とす
   る計算機システム。