JPH06295291A - マルチプロセッサ半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 チップ面積増大を抑え、複数ＣＰＵ間で協調
動作が可能なマルチプロセッサＣＰＵを提供する。 【構成】 複数のＣＰＵ１４，２２と、上記ＣＰＵの出
力側に接続され、接続されるＣＰＵの少なくとも一つに
おける制御プログラムの実行が異常になったことを検出
し異常信号を上記各ＣＰＵへ送出する検出手段１５，１
６，１７，１８，２３，２４と、を備えたことを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理装置（以
下、ＣＰＵと記す）を例えば２つ備えたマルチプロセッ
サ半導体集積回路装置に関する。

【０００２】

【従来の技術とその課題】従来、例えば２個のＣＰＵを
備えたワンチップ・マイクロコンピュータは、図４に示
すように、ＣＰＵ１及びＣＰＵ２のそれぞれについて別
個独立した回路構成であった。即ち、ＣＰＵ１の出力側
にはＣＰＵ１の制御プログラムが暴走した場合にＣＰＵ
１の制御プログラムの暴走制御を行うフェイルカウンタ
２を接続し、同様にＣＰＵ２の出力側にはＣＰＵ２の制
御プログラムが暴走した場合にＣＰＵ２の制御プログラ
ムの暴走制御を行うフェイルカウンタ５を接続した構成
であり、それぞれのＣＰＵにて独立して暴走時の制御が
行われていた。尚、各フェイルカウンタ２，５の出力側
は各ＣＰＵ１，４へフィードバックされる。

【０００３】このように２個のＣＰＵを備えた従来のワ
ンチップ・マイクロコンピュータにおいては、各ＣＰＵ
毎にフェイルカウンタを設けておりフェイルカウンタの
数が多くなることによるチップ面積の増大という問題点
があるとともに、一方のＣＰＵが暴走状態にあっても他
方のＣＰＵはそれを認識することができず、暴走状態に
あるＣＰＵの例えば代行を上記他方のＣＰＵが行えない
という、両ＣＰＵ間で協調した動作が行えないという問
題点もある。本発明はこのよな問題点を解決するために
なされたもので、チップ面積増大を抑え、複数ＣＰＵ間
で協調動作が可能なマルチプロセッサＣＰＵを提供する
ことを目的とする。

【０００４】

【課題を解決するための手段】本発明は、複数の中央演
算処理装置と、上記中央演算処理装置の出力側に接続さ
れ、接続される中央演算処理装置の少なくとも一つにお
ける制御プログラムの実行が異常になったことを検出し
異常信号を上記各中央演算処理装置へ送出する検出手段
と、を備えたことを特徴とする。

【０００５】

【作用】このように構成することで検出手段は、複数の
ＣＰＵに対して一つ設けることからチップ面積の増大を
抑えるように作用する。

【０００６】上記検出手段は、各中央演算処理装置の出
力側にそれぞれ接続され、各中央演算処理装置が正常動
作しているときには一定時間間隔にて所定信号を互いに
同期して送出する複数の第１の信号送出手段と、それぞ
れの上記第１の信号送出手段の出力側がすべて接続さ
れ、上記第１の信号送出手段のすべてから一定信号が供
給されたときのみクリア信号を送出する第２の信号送出
手段と、上記第２の信号送出手段の出力側に接続され、
上記各中央演算処理装置において制御プログラムが正常
に実行されていることで上記クリア信号が供給される場
合には計数動作による計数値をクリアし異常信号を送出
せず、一方上記中央演算処理装置の少なくとも一つにお
いて制御プログラムが異常に実行されていることで上記
クリア信号が供給されない場合には計数動作を続行し該
計数動作による計数値が設定計数値に到達した時点で異
常信号を上記各中央演算処理装置へ送出する第３の信号
送出手段と、を備え、上記第１の信号送出手段の出力側
と上記第２の信号送出手段の入力側との間に接続され、
上記第１の信号送出手段が送出する信号を格納しその格
納した信号を上記各中央演算処理装置へ送出する格納手
段を備えることもできる。

【０００７】このように構成することで第１の信号送出
手段は、ＣＰＵにおける制御プログラムの実行が正常で
ある場合と異常である場合とで格納手段へ送出する信号
を異ならせる。よって格納手段から各ＣＰＵへ格納信号
が送出されることで各ＣＰＵはいずれのＣＰＵにおいて
制御プログラムの実行が異常であるのかを認識すること
ができる。

【０００８】

【実施例】本発明のマルチプロセッサ半導体集積回路装
置における一実施例を図を参照し以下に説明する。図１
はＣＰＵを２つ備えた場合のマルチプロセッサ半導体集
積回路装置を示している。ＣＰＵ１４のＷＡＣＬＲ信号
出力端子は、第１の信号送出手段に相当する、カウンタ
１５の入力端子Ｄに接続され、又、ＣＰＵ１４のＣＫ信
号出力端子はカウンタ１５の入力端子ＣＫに接続され
る。同様に、ＣＰＵ２２のＷＢＣＬＲ信号出力端子は、
第１の信号送出手段に相当する、カウンタ２３の入力端
子Ｄに接続され、ＣＰＵ２２のＣＫ信号出力端子はカウ
ンタ２３の入力端子ＣＫに接続される。これらのカウン
タ１５及び２３は、ＣＰＵ１４，２２から供給されるク
ロック信号を計数し、該計数動作による計数値をＣＰＵ
１４，２２からＷＡＣＬＲ信号、ＷＢＣＬＲ信号が供給
された時点で上記計数値をクリアし、クリアすることで
例えばハイ（Ｈ）レベルの信号を送出する。尚、ＣＰＵ
１４，２２から送出されるクロック信号は互いに同期し
たものである。

【０００９】上記ＷＡＣＬＲ信号及びＷＢＣＬＲ信号
は、ＣＰＵ１４，２２において制御プログラムが例えば
１ｍｓｅｃ／１実行の割合で行われている場合（以下、
このような場合を“正常に動作”と呼ぶ）には、所定時
間間隔毎、例えば１ｍｓｅｃ毎に送出され、一方１実行
が上記１ｍｓｅｃにて終了しないような場合（以下、こ
のような場合を“異常な動作”あるいは“暴走”と呼
ぶ）には、送出されない。したがって、ＣＰＵ１４，２
２が正常に動作している場合には、カウンタ１５，２３
の出力端子Ｑからは所定時間間隔にてＨ、ロー（Ｌ）の
信号が送出されるが、ＣＰＵ１４もしくは２２又はＣＰ
Ｕ１４及び２２が異常に動作している場合には、カウン
タ１５，２３の出力端子ＱからはＨもしくはＬの信号が
送出され続ける。尚、カウンタ１５，２３の計数値は、
後述するＡＮＤ回路１７の出力信号により強制的にクリ
アされる。

【００１０】カウンタ１５の出力端子Ｑは、ラッチ１６
を介して第２の信号送出手段に相当する２入力のＡＮＤ
回路１７の一入力端子に接続され、カウンタ２３の出力
端子Ｑは、ラッチ２４を介して第２の信号送出手段に相
当する２入力のＡＮＤ回路１７の他の入力端子に接続さ
れる。したがって、ラッチ１６にはカウンタ１５が送出
した出力信号が格納され、ラッチ２４にはカウンタ２３
が送出した出力信号が格納される。ラッチ１６における
格納信号の出力端子はＣＰＵ１４のＷＡＳＴＡ入力端子
及びＣＰＵ２２のＷＡＳＴＡ入力端子に接続され、ラッ
チ２４における格納信号の出力端子はＣＰＵ１４のＷＢ
ＳＴＡ入力端子及びＣＰＵ２２のＷＢＳＴＡ入力端子に
接続される。

【００１１】上述したようにＣＰＵ１４，２２が送出す
るクロック信号は同期が取られていることから、ラッチ
１６，２４は、ＣＰＵ１４，２２が正常に動作している
場合には、ＣＰＵ１４，２２へ互いに同期した同じ信号
を送出することになるが、ＣＰＵ１４，２２が異常に動
作している場合にはラッチ１６，２４から各ＣＰＵへ送
出される信号レベルはそれぞれ異なることになる。又、
ラッチ１６，２４を設けその格納信号を各ＣＰＵへ供給
するようにしたことから、ＣＰＵ１４，２２のそれぞれ
はラッチ１６及びラッチ２４の両方の格納信号を認識す
ることができ、ＣＰＵ１４，２２は互いにいずれのＣＰ
Ｕにて異常動作をしているのかを認識することができ
る。

【００１２】ＡＮＤ回路１７には、上述したように、Ｃ
ＰＵ１４，２２が正常動作しているときにはラッチ１
６，２４のそれぞれから、同期しかつ同じレベルの信号
が供給されることから、ＡＮＤ回路１７はＣＰＵ１４，
２２が正常動作しているときのみＨレベルのクリア信号
を送出する。

【００１３】ＡＮＤ回路１７の出力側は、第３の信号送
出手段に相当するフェイルカウンタ１８の入力端子Ｄ１
に接続される。フェイルカウンタ１８は、図２に示す構
成からなる。即ち、フェイルカウンタ１８は、接続され
るタイマ回路３３から供給されるクロック信号の計数動
作を行い、該計数動作による計数値をＡＮＤ回路１７の
出力信号が供給されることでクリアする計数手段に相当
するカウンタ３０と、選択回路２５を介してＣＰＵ１
４，２２のいずれかにより計数値が設定可能である、設
定計数値格納手段に相当するコンペア３２と、上記カウ
ンタ３０及び上記コンペア３２の出力側が接続され、カ
ウンタ３０から供給される計数値とコンペア３２から供
給される設定計数値との比較を行い、カウンタ３０から
供給される計数値が上記設定計数値を越えたときには、
ＣＰＵ１４もしくは２２又はＣＰＵ１４及び２２が異常
動作していることを示す異常信号を送出するコンパレー
タ３１とを備えている。

【００１４】このようなフェイルカウンタ１８におい
て、上述したようにＡＮＤ回路１７はＣＰＵ１４，２２
がともに正常動作しているときのみ例えばＨレベルのク
リア信号を送出するので、カウンタ３０の計数値は所定
時間毎にクリアされカウンタ３０の計数値がコンペア３
２の設定計数値を越えフェイルカウンタ１８が異常信号
を送出することはない。一方、ＣＰＵ１４，２２が異常
動作しているときにはカウンタ３０の計数値がクリアさ
れないことから計数値はカウントアップされ、該計数値
が上記設定計数値を越える場合が生じる。したがってＣ
ＰＵ１４もしくは２２、又はＣＰＵ１４及び２２が異常
動作しているときにはフェイルカウンタ１８は異常信号
を送出する。

【００１５】尚、選択回路２５は図３に示す構成からな
り、ＣＰＵ１４にてコンペア３２へ設定計数値を設定す
る場合には、ＣＰＵ１４から例えばＨレベルのＣＰＡ信
号が送出され、ＣＰＵ２２からＬレベルのＣＰＢ信号が
送出されることでＡＮＤ回路３４からＨレベルの信号が
ＡＮＤ回路３５へ送出され、ＣＰＵ１４からＡＮＤ回路
３５へ供給されるＣＰＡＤＡＴＥ信号に対応してＡＮＤ
回路３５からコンペア３２へ信号が供給される。ＣＰＵ
２２にて設定計数値を設定する場合も上述した場合と同
様である。

【００１６】フェイルカウンタ１８の出力側は、ＣＰＵ
１４，２２への上記異常信号の供給をマスクするマスク
手段２６を介してＣＰＵ１４，２２のそれぞれに接続さ
れる。マスク手段２６は図示する回路構成からなる。即
ち、２入力のＡＮＤ回路１１の一入力端子にはフェイル
カウンタ１８から上記異常信号が供給され、ＡＮＤ回路
１１の他の入力端子にはラッチ１６に接続されるＣＰＵ
１４のＷＡＳＴＡ端子から信号が供給される。３入力の
ＡＮＤ回路１２の入力端子には、フェイルカウンタ１８
から上記異常信号が供給され、ＣＰＵ１４のＷＡＭＳＫ
信号出力端子からＷＡＭＳＫ信号が供給され、ＡＮＤ回
路１１の出力信号が反転して供給される。このようなＡ
ＮＤ回路１１，１２の出力側は、ＯＲ回路１３を介して
ＣＰＵ１４のＷＡＩＮＴ入力端子に接続される。

【００１７】同様に、ＣＰＵ２２について、２入力のＡ
ＮＤ回路１９の一入力端子にはフェイルカウンタ１８か
ら上記異常信号が供給され、ＡＮＤ回路１９の他の入力
端子にはラッチ２４に接続されるＣＰＵ２２のＷＢＳＴ
Ａ端子から信号が供給される。３入力のＡＮＤ回路２０
の入力端子には、フェイルカウンタ１８から上記異常信
号が供給され、ＣＰＵ２２のＷＢＭＳＫ信号出力端子か
らＷＢＭＳＫ信号が供給され、ＡＮＤ回路１９の出力信
号が反転して供給される。このようなＡＮＤ回路１９，
２０の出力側は、ＯＲ回路２１を介してＣＰＵ２２のＷ
ＢＩＮＴ入力端子に接続される。

【００１８】このように構成されるマスク手段２６は、
例えばＣＰＵ１４が絶対に異常動作しないような場合や
異常動作してもよいような場合等のとき、例えばＣＰＵ
１４からＷＡＭＳＫ信号を送出することでフェイルカウ
ンタ１８から上記異常信号が送出されてもＣＰＵ１４に
は上記異常信号が供給されないことになる。

【００１９】以上のように構成されるマルチプロセッサ
半導体集積回路装置における動作を以下に説明する。ま
ず、各ＣＰＵ１４，２２が正常に動作している場合を説
明する。ＣＰＵ１４及び２２は、例えばプログラムの１
実行を１ｍｓｅｃ以内に処理するものとする。例えばＣ
ＰＵ１４が上記１ｍｓｅｃ以内にてプログラムを処理し
ている場合には、カウンタ１５は約１ｍｓｅｃ毎にＣＰ
Ｕ１４から供給されるＷＡＣＬＲ信号にて定期的に計数
値をクリアし、カウンタ１５は計数値がクリアされたと
きに例えばＨレベルの信号を送出するので、カウンタ１
５はＨ，Ｌレベルの信号をラッチ１６を介してＡＮＤ回
路１７へ定期的に送出する。これらの動作はＣＰＵ２２
についても同じである。

【００２０】ＣＰＵ１４及び２２から送出されるクロッ
ク信号、並びにカウンタ１５及び２３から送出される信
号は同期が取られていることから、ＡＮＤ回路１７には
ラッチ１６，２４を介して定期的にＨレベルの信号が同
時に供給され、よってＡＮＤ回路１７は定期的にＨレベ
ルのクリア信号をフェイルカウンタ１８を構成するカウ
ンタ３０へ送出する。カウンタ３０は、上記クリア信号
の供給によりカウントアップしている計数値が定期的に
クリアされるので、コンパレータ３１においてカウンタ
３０から供給される計数値がコンペア３２から供給され
る設定計数値を越えることはなく、コンパレータ３１は
異常信号をＣＰＵ１４及び２２へ送出することはない。

【００２１】次に、ＣＰＵ１４，２２のどちらか一方、
あるいは両方が異常動作をしている場合について、ＣＰ
Ｕ１４が異常動作している場合を例として説明する。
又、フェイルカウンタ１８内のコンペア３２には例えば
５ｍｓｅｃの設定計数値のデータが格納されているとす
る。ＣＰＵ１４においてあるプログラム実行が上記５ｍ
ｓｅｃを越えて処理されている場合、処理が終了しない
ことからＣＰＵ１４からカウンタ１５へはＷＡＣＬＲ信
号が送出されず、カウンタ１５では計数動作による計数
値がカウントアップされ続ける。よってカウンタ１５は
例えばＬレベルの信号を送出し続けるので、ＡＮＤ回路
１７はＨレベルのクリア信号をフェイルカウンタ１８に
備わるカウンタ３０へ送出することはない。

【００２２】したがって、カウンタ３０では計数動作に
よる計数値がカウントアップされ続け、その値がコンパ
レータ３１へ供給される。よってコンパレータ３１は、
カウンタ３０から供給される計数値がコンペア３２から
供給されている“５ｍｓｅｃ”の値を越えた時点で異常
信号をＣＰＵ１４及び２２へ送出する。ここで、ＣＰＵ
１４等がＷＡＭＳＫ信号、ＷＢＭＳＫ信号をマスク手段
２６へ送出していない場合には上記異常信号がＣＰＵ１
４及び２２へ供給される。尚、ＷＡＭＳＫ等を送出して
いるＣＰＵに対しては上記異常信号はマスクされ供給さ
れない。

【００２３】又、ラッチ１６はカウンタ１５の出力信号
であるＬレベルの信号をＣＰＵ１４及び２２へ送出して
いるので、ＣＰＵ１４及び２２はともにＣＰＵ１４が異
常動作していることを認識することができる。したがっ
てＣＰＵ１４及び２２は、ＣＰＵ１４が異常動作してい
ることに対して、それぞれ適切な処置をとることができ
る。

【００２４】このように本実施例のマルチプロセッサ半
導体集積回路装置では、２つのＣＰＵ１４，２２に対し
て一つのフェイルカウンタ１８を設けたことより、チッ
プ面積の増大を抑えることができ、さらにラッチ１６，
２４を設けその格納信号をＣＰＵ１４，２２に供給する
ようにしたので、ＣＰＵ１４，２２は互いに異常動作し
ているＣＰＵを認識することができ、異常動作に対して
各ＣＰＵが協調性をもって適切に対応することができ
る。

【００２５】尚、上記動作説明はＣＰＵ１４が異常動作
した場合を例に取ったが、ＣＰＵ２２あるいはＣＰＵ１
４及び２２の両方が異常動作した場合についても同様に
本装置は動作する。

【００２６】又、上記実施例では、ＣＰＵは２つの場合
を示しているが、これに限るものではなく３つ以上設け
られる場合についても上記実施例と同様に回路構成がな
され、同様に動作させることができる。この場合の回路
構成例としては、ＣＰＵの出力側にカウンタ１５に示す
カウンタ、ラッチ１６に示すラッチが接続され、該ラッ
チの出力側はＡＮＤ回路１７へ接続される。又、ＣＰＵ
の入力側にはマスク手段を設けることができる。

【００２７】

【発明の効果】以上詳述したように本発明によれば、複
数のＣＰＵに対して一つの検出手段を設けるようにした
ことから、チップ面積の増大を抑えることができる。

【００２８】又、本発明は請求項３に示す構成を備え、
さらに請求項４に示す構成を備えることもでき、このよ
うな構成によれば、第１の信号送出手段は、ＣＰＵにお
ける制御プログラムの実行が正常である場合と異常であ
る場合とで格納手段へ送出する信号を異ならせ、よって
格納手段から各ＣＰＵへ格納信号が送出されることで各
ＣＰＵはいずれのＣＰＵにおいて制御プログラムの実行
が異常であるのかを認識することができる。

【図面の簡単な説明】

【図１】 本発明のマルチプロセッサ半導体集積回路装
置の一実施例における構成を示す回路図である。

【図２】 図１に示すフェイルカウンタの一構成例を示
すブロック図である。

【図３】 図１に示す選択回路の一構成例を示す論理回
路図である。

【図４】 従来のデュアルプロセッサの構成を示すブロ
ック図である。

【符号の説明】

１４…ＣＰＵ、１５…カウンタ、１６…ラッチ、１７…
ＡＮＤ回路、１８…フェイルカウンタ、２２…ＣＰＵ、
２３…カウンタ、２４…ラッチ、２５…選択回路、２６
…マスク手段、３０…カウンタ、３１…コンパレータ、
３２…コンペア。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の中央演算処理装置と、 上記中央演算処理装置の出力側に接続され、接続される
   中央演算処理装置の少なくとも一つにおける制御プログ
   ラムの実行が異常になったことを検出し異常信号を上記
   各中央演算処理装置へ送出する検出手段と、を備えたこ
   とを特徴とするマルチプロセッサ半導体集積回路装置。
2. 【請求項２】 上記検出手段の出力側と上記各中央演算
   処理装置の入力側との間に接続され、上記中央演算処理
   装置への上記異常信号の供給をマスクするマスク手段を
   備えた請求項１記載のマルチプロセッサ半導体集積回路
   装置。
3. 【請求項３】 上記検出手段は、 各中央演算処理装置の出力側にそれぞれ接続され、各中
   央演算処理装置が正常動作しているときには一定時間間
   隔にて所定信号を互いに同期して送出する複数の第１の
   信号送出手段と、 それぞれの上記第１の信号送出手段の出力側がすべて接
   続され、上記第１の信号送出手段のすべてから一定信号
   が供給されたときのみクリア信号を送出する第２の信号
   送出手段と、 上記第２の信号送出手段の出力側に接続され、上記各中
   央演算処理装置において制御プログラムが正常に実行さ
   れていることで上記クリア信号が供給される場合には計
   数動作による計数値をクリアし異常信号を送出せず、一
   方上記中央演算処理装置の少なくとも一つにおいて制御
   プログラムが異常に実行されていることで上記クリア信
   号が供給されない場合には計数動作を続行し該計数動作
   による計数値が設定計数値に到達した時点で異常信号を
   上記各中央演算処理装置へ送出する第３の信号送出手段
   と、を備えた請求項１又は２記載のマルチプロセッサ半
   導体集積回路装置。
4. 【請求項４】 上記第１の信号送出手段の出力側と上記
   第２の信号送出手段の入力側との間に接続され、上記第
   １の信号送出手段が送出する信号を格納しその格納した
   信号を上記各中央演算処理装置へ送出する格納手段を備
   えた、請求項３記載のマルチプロセッサ半導体集積回路
   装置。
5. 【請求項５】 上記第３の信号送出手段は、 上記第２の信号送出手段の出力側に接続され、上記第２
   の信号送出手段から上記クリア信号が供給されるまで計
   数動作を続行し、上記クリア信号が供給されることで上
   記計数動作による計数値をクリアする計数手段と、 上記各中央演算処理装置のいずれかの出力側に接続さ
   れ、上記いずれかの中央演算処理装置にて設定可能な設
   定計数値を格納する設定計数値格納手段と、 上記計数手段及び上記設定計数値格納手段の出力側に接
   続され、上記計数手段から供給される計数値と上記設定
   計数値格納手段から供給される設定計数値とを比較しこ
   れらが一致したときには上記異常信号を送出する比較手
   段と、を備えた請求項３記載のマルチプロセッサ半導体
   集積回路装置。