JPH0629549A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0629549A JPH0629549A JP4184890A JP18489092A JPH0629549A JP H0629549 A JPH0629549 A JP H0629549A JP 4184890 A JP4184890 A JP 4184890A JP 18489092 A JP18489092 A JP 18489092A JP H0629549 A JPH0629549 A JP H0629549A
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Abstract
(57)【要約】
【目的】 情報書き込み及び消去回数を従来より向上さ
せることができる構造を有する電界効果トランジスタを
提供すること。 【構成】 ｐ型シリコン基板４１にＳｉＯ2 膜４７とＰ
ｂ（Ｚｒ−Ｔｉ）Ｏ3 いわゆるＰＺＴの薄膜４９とをこ
の順に積層してゲート絶縁膜５１とする。このゲート絶
縁膜５１上にゲート電極（コントロールゲート）５３を
具える。シリコン基板４１の、ゲート絶縁膜を挟んだ一
方側にソース領域４３を他方側にドレイン領域４５を具
える。 【効果】 ＰＺＴの薄膜４９の分極を利用して電界効果
トランジスタをオン状態またはオフ状態に保持できるの
で、これらでメモリセルに必要な「１」状態または
「０」状態を形成できる。ゲート絶縁膜に電流を流さず
に済むので絶縁膜劣化を抑制できるから、情報書き込み
及び消去回数が向上する。
せることができる構造を有する電界効果トランジスタを
提供すること。 【構成】 ｐ型シリコン基板４１にＳｉＯ2 膜４７とＰ
ｂ（Ｚｒ−Ｔｉ）Ｏ3 いわゆるＰＺＴの薄膜４９とをこ
の順に積層してゲート絶縁膜５１とする。このゲート絶
縁膜５１上にゲート電極（コントロールゲート）５３を
具える。シリコン基板４１の、ゲート絶縁膜を挟んだ一
方側にソース領域４３を他方側にドレイン領域４５を具
える。 【効果】 ＰＺＴの薄膜４９の分極を利用して電界効果
トランジスタをオン状態またはオフ状態に保持できるの
で、これらでメモリセルに必要な「１」状態または
「０」状態を形成できる。ゲート絶縁膜に電流を流さず
に済むので絶縁膜劣化を抑制できるから、情報書き込み
及び消去回数が向上する。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリのセ
ル用トランジスタとして用いて好適な電界効果トランジ
スタに関するものである。
ル用トランジスタとして用いて好適な電界効果トランジ
スタに関するものである。
【０００２】
【従来の技術】不揮発性メモリのセル用トランジスタと
して、現在２つの構造の電界効果トランジスタ（以下、
「ＦＥＴ」ともいう。）が提案されている（例えば文献
Ｉ「Physics of Semiconductor Devices」，A Wiley-In
terscience Publication（１９８１）ｐ．４９６〜４９
７）。その一方は、いわゆるフローティングゲート型と
呼ばれるＦＥＴであり、他方は、ＭＩＯＳ（Metal-Insu
lator-Oxide-Semiconductor ）型と呼ばれるＦＥＴであ
る。これらの動作原理について上記文献Ｉに従って簡単
に説明する。図７（Ａ）及び（Ｂ）はその説明に供する
図であり、その図７（Ａ）はフローティング型のものの
構造を概略的に示した断面図、また、図７（Ｂ）はＭＩ
ＯＳ型のものの構造を概略的に示した断面図である。
して、現在２つの構造の電界効果トランジスタ（以下、
「ＦＥＴ」ともいう。）が提案されている（例えば文献
Ｉ「Physics of Semiconductor Devices」，A Wiley-In
terscience Publication（１９８１）ｐ．４９６〜４９
７）。その一方は、いわゆるフローティングゲート型と
呼ばれるＦＥＴであり、他方は、ＭＩＯＳ（Metal-Insu
lator-Oxide-Semiconductor ）型と呼ばれるＦＥＴであ
る。これらの動作原理について上記文献Ｉに従って簡単
に説明する。図７（Ａ）及び（Ｂ）はその説明に供する
図であり、その図７（Ａ）はフローティング型のものの
構造を概略的に示した断面図、また、図７（Ｂ）はＭＩ
ＯＳ型のものの構造を概略的に示した断面図である。
【０００３】フローティングゲート型のＦＥＴは、ソー
ス領域１１及びドレイン領域１３が形成されたシリコン
基板１５上に、ゲート絶縁膜としての第１絶縁膜１７、
フローティングゲート１９、第２絶縁膜２１及びゲート
電極としてのコントロールゲート２３をこの順に積層し
た構成とされていた。フローティングゲート１９は周囲
から電気的に絶縁されている。
ス領域１１及びドレイン領域１３が形成されたシリコン
基板１５上に、ゲート絶縁膜としての第１絶縁膜１７、
フローティングゲート１９、第２絶縁膜２１及びゲート
電極としてのコントロールゲート２３をこの順に積層し
た構成とされていた。フローティングゲート１９は周囲
から電気的に絶縁されている。
【０００４】このＦＥＴでは、フローティングゲート１
９に電荷が蓄積されているか否か、或いは蓄積された電
荷の符号が正か負か、或いは蓄積された電荷の大小で、
記憶状態「１」または「０」が形成される。フローティ
ングゲート１９への電荷の注入は、コントロールゲート
２３及び基板１５間に所定電圧を印加することで第１絶
縁膜１７及び第２絶縁膜２１に電界をかけ、これにより
コントロールゲート２３から基板１５へ電流を流すこと
により、行なえる。このとき、第１絶縁膜１７及び第２
絶縁膜２１に流れる電流は、これら絶縁膜にかかる電界
によりそれぞれＪ1 （ε1 ），Ｊ2 （ε2 ）と表わせ
る。ただし、Ｊ1 は第１絶縁膜１７を流れる電流、Ｊ2
は第２絶縁膜２１を流れる電流、ε1 は第１絶縁膜１７
にかかる電界、ε2 は第２絶縁膜２１にかかる電界であ
る。そしてこのように電流が流れるとき、フローティン
グゲート１９には、∫0 t ［Ｊ1 （ε1 ）−Ｊ
2 （ε2 ）］ｄｔで規定される電荷が蓄積される。な
お、∫0 t は積分範囲が０からｔの意である。またこの
電荷の蓄積を効率良く行なうためには、第１絶縁膜１７
及び第２絶縁膜２１を、同じ電界で流れる電流がそれぞ
れ大きく異なる材料で、構成するのが良い。
９に電荷が蓄積されているか否か、或いは蓄積された電
荷の符号が正か負か、或いは蓄積された電荷の大小で、
記憶状態「１」または「０」が形成される。フローティ
ングゲート１９への電荷の注入は、コントロールゲート
２３及び基板１５間に所定電圧を印加することで第１絶
縁膜１７及び第２絶縁膜２１に電界をかけ、これにより
コントロールゲート２３から基板１５へ電流を流すこと
により、行なえる。このとき、第１絶縁膜１７及び第２
絶縁膜２１に流れる電流は、これら絶縁膜にかかる電界
によりそれぞれＪ1 （ε1 ），Ｊ2 （ε2 ）と表わせ
る。ただし、Ｊ1 は第１絶縁膜１７を流れる電流、Ｊ2
は第２絶縁膜２１を流れる電流、ε1 は第１絶縁膜１７
にかかる電界、ε2 は第２絶縁膜２１にかかる電界であ
る。そしてこのように電流が流れるとき、フローティン
グゲート１９には、∫0 t ［Ｊ1 （ε1 ）−Ｊ
2 （ε2 ）］ｄｔで規定される電荷が蓄積される。な
お、∫0 t は積分範囲が０からｔの意である。またこの
電荷の蓄積を効率良く行なうためには、第１絶縁膜１７
及び第２絶縁膜２１を、同じ電界で流れる電流がそれぞ
れ大きく異なる材料で、構成するのが良い。
【０００５】なお、このＦＥＴにおいて、フローティン
グゲート１９へ電荷を注入する他の方法として、このＦ
ＥＴをオン状態としておき、ドレイン電流によって発生
したいわゆるチャネルホットエレクトロンをフローティ
ングゲート１９に引き込む方法も知られている。
グゲート１９へ電荷を注入する他の方法として、このＦ
ＥＴをオン状態としておき、ドレイン電流によって発生
したいわゆるチャネルホットエレクトロンをフローティ
ングゲート１９に引き込む方法も知られている。
【０００６】一方、ＭＩＯＳ型のＦＥＴは、ソース領域
３１及びドレイン領域３３が形成されたシリコン基板３
５上に、第１絶縁膜３７ａおよび第２絶縁膜３７ｂを積
層して構成したゲート絶縁膜３７と、コントロールゲー
ト３９とをこの順に具える構成とされていた。ただし、
第１絶縁膜３７ａは電子トラップ密度の小さな材料で構
成され、第２絶縁膜３７ｂは電子トラップ密度の大きな
材料で構成されていた。このＭＩＯＳ型のＦＥＴでは、
コントロールゲート３９及び基板３５間に所定極性で電
圧を印加し基板３３側からコントロールゲート３９側に
電子を注入するとこの電子が第２絶縁膜３７ｂにトラッ
プされる。第２絶縁膜３７ｂに電子がトラップされてい
るか否かにより、「０」または「１」を記憶することが
できた。
３１及びドレイン領域３３が形成されたシリコン基板３
５上に、第１絶縁膜３７ａおよび第２絶縁膜３７ｂを積
層して構成したゲート絶縁膜３７と、コントロールゲー
ト３９とをこの順に具える構成とされていた。ただし、
第１絶縁膜３７ａは電子トラップ密度の小さな材料で構
成され、第２絶縁膜３７ｂは電子トラップ密度の大きな
材料で構成されていた。このＭＩＯＳ型のＦＥＴでは、
コントロールゲート３９及び基板３５間に所定極性で電
圧を印加し基板３３側からコントロールゲート３９側に
電子を注入するとこの電子が第２絶縁膜３７ｂにトラッ
プされる。第２絶縁膜３７ｂに電子がトラップされてい
るか否かにより、「０」または「１」を記憶することが
できた。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来のメモリセル用のＦＥＴでは、情報の書き込み及び
消去を行なう際、フローティング型にあっては第１絶縁
膜１７に、また、ＭＩＯＳ型にあっては第１及び第２絶
縁膜３７ａ，３７ｂに、それぞれ電流を流す必要があ
る。これら絶縁膜には、弱い電界では微小電流しか流れ
ずこのため情報書き込み及び消去を実用的な時間で行な
えないのでこれを回避するために、高電界が印加され
る。しかしそうすると、絶縁膜の耐圧が劣化し絶縁破壊
に至り易くなるため情報書き込み及び消去回数がおのず
と制約される。したがって、メモリセル用のＦＥＴで
は、情報の書き込み及び除去回数をいかに高めるかが重
要な課題であった。
従来のメモリセル用のＦＥＴでは、情報の書き込み及び
消去を行なう際、フローティング型にあっては第１絶縁
膜１７に、また、ＭＩＯＳ型にあっては第１及び第２絶
縁膜３７ａ，３７ｂに、それぞれ電流を流す必要があ
る。これら絶縁膜には、弱い電界では微小電流しか流れ
ずこのため情報書き込み及び消去を実用的な時間で行な
えないのでこれを回避するために、高電界が印加され
る。しかしそうすると、絶縁膜の耐圧が劣化し絶縁破壊
に至り易くなるため情報書き込み及び消去回数がおのず
と制約される。したがって、メモリセル用のＦＥＴで
は、情報の書き込み及び除去回数をいかに高めるかが重
要な課題であった。
【０００８】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は情報書き込み及び消
去回数を従来より向上させることができる構造を有する
電界効果トランジスタを提供することにある。
のであり、従ってこの発明の目的は情報書き込み及び消
去回数を従来より向上させることができる構造を有する
電界効果トランジスタを提供することにある。
【０００９】
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、半導体基板上にゲート絶縁膜及
びゲート電極をこの順に具える電界効果トランジスタに
おいて、ゲート絶縁膜を、半導体基板側から順に設けた
強誘電体以外の絶縁膜と強誘電体薄膜との積層体で構成
したことを特徴とする。
め、この発明によれば、半導体基板上にゲート絶縁膜及
びゲート電極をこの順に具える電界効果トランジスタに
おいて、ゲート絶縁膜を、半導体基板側から順に設けた
強誘電体以外の絶縁膜と強誘電体薄膜との積層体で構成
したことを特徴とする。
【００１０】ここで、強誘電体薄膜の構成材料は種々の
強誘電体を用いることができる。例えば、ヘロブスカイ
ト系の例えばＰｂ（Ｚｒ−Ｔｉ）Ｏ3 いわゆるＰＺＴ、
ＢａＴｉＯ3 などを用いることができる。また、強誘電
体以外の絶縁膜としては例えばシリコン酸化膜、シリコ
ン窒化膜などを用いることができる。
強誘電体を用いることができる。例えば、ヘロブスカイ
ト系の例えばＰｂ（Ｚｒ−Ｔｉ）Ｏ3 いわゆるＰＺＴ、
ＢａＴｉＯ3 などを用いることができる。また、強誘電
体以外の絶縁膜としては例えばシリコン酸化膜、シリコ
ン窒化膜などを用いることができる。
【００１１】
【作用】この発明の構成によれば、ゲート絶縁膜のうち
の強誘電体以外の絶縁膜で構成された部分が従来のゲー
ト絶縁膜として機能し、強誘電体薄膜で構成された部分
が強誘電体薄膜キャパシタとして機能するＦＥＴが、得
られる。この強誘電体薄膜キャパシタでは、ゲート電極
に印加される電圧に応じ静電誘導が生じこの電圧に対応
する分極値を示す。また、強誘電体以外の絶縁膜で構成
された部分には上記分極値に対応する電圧がかかる。こ
れら分極値及び電圧はゲート電極をフローティングにす
ることにより保持される。また、強誘電体薄膜キャパシ
タでの上記分極値は、ゲート電極に印加する電圧を工夫
することにより、当該ＦＥＴをオン状態とさせ得る電圧
を与える分極値、或いは、当該ＦＥＴをオフ状態とさせ
得る電圧を与える分極値とできる。ＦＥＴのこのような
オン状態又はオフ状態はメモリセルでの記憶状態「１」
または「０」として利用できる。このように、この発明
のＦＥＴでは「０」及び「１」の記憶状態は、絶縁膜を
通して電荷注入を行なって形成されるのではなく静電誘
導を利用して形成される。このため、電流に起因する絶
縁膜劣化を防止できるので、情報書き込み回数の制限を
無くすことができ、また、書き込み時間の向上も期待で
きる。また、記憶の保持時間は強誘電体薄膜の特性のみ
により決定できる。
の強誘電体以外の絶縁膜で構成された部分が従来のゲー
ト絶縁膜として機能し、強誘電体薄膜で構成された部分
が強誘電体薄膜キャパシタとして機能するＦＥＴが、得
られる。この強誘電体薄膜キャパシタでは、ゲート電極
に印加される電圧に応じ静電誘導が生じこの電圧に対応
する分極値を示す。また、強誘電体以外の絶縁膜で構成
された部分には上記分極値に対応する電圧がかかる。こ
れら分極値及び電圧はゲート電極をフローティングにす
ることにより保持される。また、強誘電体薄膜キャパシ
タでの上記分極値は、ゲート電極に印加する電圧を工夫
することにより、当該ＦＥＴをオン状態とさせ得る電圧
を与える分極値、或いは、当該ＦＥＴをオフ状態とさせ
得る電圧を与える分極値とできる。ＦＥＴのこのような
オン状態又はオフ状態はメモリセルでの記憶状態「１」
または「０」として利用できる。このように、この発明
のＦＥＴでは「０」及び「１」の記憶状態は、絶縁膜を
通して電荷注入を行なって形成されるのではなく静電誘
導を利用して形成される。このため、電流に起因する絶
縁膜劣化を防止できるので、情報書き込み回数の制限を
無くすことができ、また、書き込み時間の向上も期待で
きる。また、記憶の保持時間は強誘電体薄膜の特性のみ
により決定できる。
【００１２】
【実施例】以下、図面を参照してこの発明の電界効果ト
ランジスタの実施例について説明する。しかしながら、
説明に用いる各図はこの発明を理解できる程度に、各構
成成分の形状、大きさおよび配置関係を概略的に示して
あるにすぎない。
ランジスタの実施例について説明する。しかしながら、
説明に用いる各図はこの発明を理解できる程度に、各構
成成分の形状、大きさおよび配置関係を概略的に示して
あるにすぎない。
【００１３】１．構造及びその製法説明 図１は実施例の電界効果トランジスタの構造を概略的に
示した断面図である。ここでは、Ｎチャネルの電界効果
トランジスタの例で説明する。
示した断面図である。ここでは、Ｎチャネルの電界効果
トランジスタの例で説明する。
【００１４】この電界効果トランジスタは、半導体基板
としてのｐ型シリコン基板４１にソース領域４３及びド
レイン領域４５を具え、さらにこのシリコン基板４１上
に、強誘電体以外の絶縁膜としてのＳｉＯ2 膜４７と強
誘電体薄膜としてのＰｂ（Ｚｒ−Ｔｉ）Ｏ3 いわゆるＰ
ＺＴの薄膜４９とをこの順に積層して構成したゲート絶
縁膜５１を具え、さらにこのゲート絶縁膜５１上にゲー
ト電極（コントロールゲート）５３を具える構成となっ
ている。なお、図１において５５は、閾値調整用イオン
注入領域である。
としてのｐ型シリコン基板４１にソース領域４３及びド
レイン領域４５を具え、さらにこのシリコン基板４１上
に、強誘電体以外の絶縁膜としてのＳｉＯ2 膜４７と強
誘電体薄膜としてのＰｂ（Ｚｒ−Ｔｉ）Ｏ3 いわゆるＰ
ＺＴの薄膜４９とをこの順に積層して構成したゲート絶
縁膜５１を具え、さらにこのゲート絶縁膜５１上にゲー
ト電極（コントロールゲート）５３を具える構成となっ
ている。なお、図１において５５は、閾値調整用イオン
注入領域である。
【００１５】このＦＥＴは例えば次のような手順で形成
できる。ｐ型シリコン基板４１に公知の方法により素子
間分離用絶縁膜（図示せず）を形成する。次に、このシ
リコン基板４１表面に例えば熱酸化法によりＳｉＯ2 膜
を形成する。次に、電界効果トランジスタの閾値調整の
ために、このシリコン基板４１に所定不純物をイオン注
入法により注入する。次に、このシリコン基板４１のＳ
ｉＯ2 膜上にＰＺＴの薄膜を形成する。このＰＺＴの薄
膜は、例えばスパッタ法、ＣＶＤ法、或いは、塗布溶液
を用いたスピンコート法などの好適な方法により形成で
きる。次に、ＰＺＴの薄膜の特性を向上させる目的でこ
の薄膜に対しアニール処理を施した後、この薄膜上にゲ
ート電極形成用薄膜を形成する。このゲート電極形成用
薄膜は、例えば、ｎ+ ポリシリコン、或いは、ｎ+ ポリ
シリコン及びこの上に形成されたＷシリサイド、或いは
タングステン（Ｗ）など公知の種々のもので構成でき
る。次に、通常のリソグラフィ技術及びエッチング技術
によりゲート電極形成用薄膜、ＰＺＴの薄膜及びＳｉＯ
2 膜をそれぞれゲート電極形状に加工する。これによ
り、基板４１上にゲート電極５１、ＰＺＴの薄膜４９及
びＳｉＯ2 膜４７が形成される。次に、ソース領域４３
及びドレイン領域４５を形成するために、ゲート電極５
３をマスクとしてシリコン基板４１にｎ型不純物をイオ
ン注入法により注入する。
できる。ｐ型シリコン基板４１に公知の方法により素子
間分離用絶縁膜（図示せず）を形成する。次に、このシ
リコン基板４１表面に例えば熱酸化法によりＳｉＯ2 膜
を形成する。次に、電界効果トランジスタの閾値調整の
ために、このシリコン基板４１に所定不純物をイオン注
入法により注入する。次に、このシリコン基板４１のＳ
ｉＯ2 膜上にＰＺＴの薄膜を形成する。このＰＺＴの薄
膜は、例えばスパッタ法、ＣＶＤ法、或いは、塗布溶液
を用いたスピンコート法などの好適な方法により形成で
きる。次に、ＰＺＴの薄膜の特性を向上させる目的でこ
の薄膜に対しアニール処理を施した後、この薄膜上にゲ
ート電極形成用薄膜を形成する。このゲート電極形成用
薄膜は、例えば、ｎ+ ポリシリコン、或いは、ｎ+ ポリ
シリコン及びこの上に形成されたＷシリサイド、或いは
タングステン（Ｗ）など公知の種々のもので構成でき
る。次に、通常のリソグラフィ技術及びエッチング技術
によりゲート電極形成用薄膜、ＰＺＴの薄膜及びＳｉＯ
2 膜をそれぞれゲート電極形状に加工する。これによ
り、基板４１上にゲート電極５１、ＰＺＴの薄膜４９及
びＳｉＯ2 膜４７が形成される。次に、ソース領域４３
及びドレイン領域４５を形成するために、ゲート電極５
３をマスクとしてシリコン基板４１にｎ型不純物をイオ
ン注入法により注入する。
【００１６】２．動作方法の説明 次に、この発明の理解を深めるために、実施例の電界効
果トランジスタを用い不揮発性メモリ装置を構成した場
合のその動作について説明する。図２は図１のＦＥＴを
用い構成した不揮発性メモリ装置の１つのメモリセル部
分の等価回路図である。この図２において、６１はコン
トロールゲートライン、６３はワードライン、６５はビ
ットラインである。
果トランジスタを用い不揮発性メモリ装置を構成した場
合のその動作について説明する。図２は図１のＦＥＴを
用い構成した不揮発性メモリ装置の１つのメモリセル部
分の等価回路図である。この図２において、６１はコン
トロールゲートライン、６３はワードライン、６５はビ
ットラインである。
【００１７】この不揮発性メモリ装置では、詳細は後述
するが、コントロールゲートライン６１に印加するパル
スとビットライン６３に印加するパルスとの組み合わせ
によりキヤパシタＣf の分極状態を違え、そして、これ
ら分極状態の違いによりＦＥＴをオン状態またはオフ状
態とし、これらオン状態又はオフ状態でメモリセルの
「０」状態又は「１」状態を形成できる。また、各セル
の記憶状態は、ワードライン６３及びビットライン６５
を走査してこれらライン６３，６５間の導通状態即ちＦ
ＥＴのオン／オフ状態を検出することにより読み出すこ
とができる。
するが、コントロールゲートライン６１に印加するパル
スとビットライン６３に印加するパルスとの組み合わせ
によりキヤパシタＣf の分極状態を違え、そして、これ
ら分極状態の違いによりＦＥＴをオン状態またはオフ状
態とし、これらオン状態又はオフ状態でメモリセルの
「０」状態又は「１」状態を形成できる。また、各セル
の記憶状態は、ワードライン６３及びビットライン６５
を走査してこれらライン６３，６５間の導通状態即ちＦ
ＥＴのオン／オフ状態を検出することにより読み出すこ
とができる。
【００１８】以下、メモリセルへの情報（「０」、
「１」）の書き込み手順について詳細に説明する。図３
〜図５はその説明に供する図である。ここで図３は、図
１のＦＥＴ中のＳｉＯ2 膜４７で構成されるキャパシタ
Ｃo とＰＺＴの薄膜４９で構成されるキャパシタＣf と
から成る部分の等価回路図である。また、図４はＰＺＴ
の薄膜４９での、これに印加される電圧とこの電圧によ
る分極との関係を示した特性図（ヒステリシスカーブ）
である。図４において、(イ) 及び(ロ) で示す値は、ＰＺ
Ｔの薄膜４９にかかる電界が０での保持分極−Ｐr また
はＰr に相当する。また、図５はコントロールゲートラ
イン６１に印加する電圧を変化させた場合の、キャパシ
タＣf にかかる電圧の変化（実線）及びキャパシタＣ0
にかかる電圧の変化（破線）をそれぞれ示した特性図で
ある。ただし、図５は、シリコン基板に形成される反転
層での電位差は無視しており、かつ、ＳｉＯ2 膜４７の
膜厚が２０ｎｍ、ＰＺＴの薄膜４９の膜厚が２５０ｎｍ
である場合を想定して示してある。
「１」）の書き込み手順について詳細に説明する。図３
〜図５はその説明に供する図である。ここで図３は、図
１のＦＥＴ中のＳｉＯ2 膜４７で構成されるキャパシタ
Ｃo とＰＺＴの薄膜４９で構成されるキャパシタＣf と
から成る部分の等価回路図である。また、図４はＰＺＴ
の薄膜４９での、これに印加される電圧とこの電圧によ
る分極との関係を示した特性図（ヒステリシスカーブ）
である。図４において、(イ) 及び(ロ) で示す値は、ＰＺ
Ｔの薄膜４９にかかる電界が０での保持分極−Ｐr また
はＰr に相当する。また、図５はコントロールゲートラ
イン６１に印加する電圧を変化させた場合の、キャパシ
タＣf にかかる電圧の変化（実線）及びキャパシタＣ0
にかかる電圧の変化（破線）をそれぞれ示した特性図で
ある。ただし、図５は、シリコン基板に形成される反転
層での電位差は無視しており、かつ、ＳｉＯ2 膜４７の
膜厚が２０ｎｍ、ＰＺＴの薄膜４９の膜厚が２５０ｎｍ
である場合を想定して示してある。
【００１９】今、コントロールゲートライン６１に±１
０Ｖの範囲で電圧を変化させて印加すると、強誘電体キ
ャパシタは分極するので、各キャパシタＣ0 及びＣf に
かかる電圧は、キャパシタＣ0 については図５中の実線
で示したように変化し、キャパシタＣf については図５
中の破線で示したように変化する。したがって、図４中
の(イ) 及び(ロ) に対応する点は、図５において、キャパ
シタＣf に関しては(1) 及び(2) で示す点となり、キャ
パシタＣ0 に関しては(a) 及び (b)で示す点となる。し
たがって、この不揮発性メモリ装置では、コントロール
ゲートライン６１及びビットライン６５間の電圧を０→
１０Ｖ→−１０Ｖ→−２．３Ｖと変化させることによ
り、キャパシタＣf にかかる電圧を零とでき、かつ、キ
ャパシタＣf での保持分極を−Ｐf とでき、然も、キャ
パシタＣ0 にかかる電圧を−２．３Ｖとできる。また、
同電圧を０→−１０Ｖ→＋１０Ｖ→２．７Ｖと変化させ
ることにより、キャパシタＣf にかかる電圧を零とで
き、かつ、キャパシタＣf での保持分極をＰf とでき、
然も、キャパシタＣ0 にかかる電圧を２．７Ｖとでき
る。そして、このときコントロールゲートライン６１を
フローティングとすると、上記保持分極及びキャパシタ
Ｃ0 にかかる電圧は保持される。
０Ｖの範囲で電圧を変化させて印加すると、強誘電体キ
ャパシタは分極するので、各キャパシタＣ0 及びＣf に
かかる電圧は、キャパシタＣ0 については図５中の実線
で示したように変化し、キャパシタＣf については図５
中の破線で示したように変化する。したがって、図４中
の(イ) 及び(ロ) に対応する点は、図５において、キャパ
シタＣf に関しては(1) 及び(2) で示す点となり、キャ
パシタＣ0 に関しては(a) 及び (b)で示す点となる。し
たがって、この不揮発性メモリ装置では、コントロール
ゲートライン６１及びビットライン６５間の電圧を０→
１０Ｖ→−１０Ｖ→−２．３Ｖと変化させることによ
り、キャパシタＣf にかかる電圧を零とでき、かつ、キ
ャパシタＣf での保持分極を−Ｐf とでき、然も、キャ
パシタＣ0 にかかる電圧を−２．３Ｖとできる。また、
同電圧を０→−１０Ｖ→＋１０Ｖ→２．７Ｖと変化させ
ることにより、キャパシタＣf にかかる電圧を零とで
き、かつ、キャパシタＣf での保持分極をＰf とでき、
然も、キャパシタＣ0 にかかる電圧を２．７Ｖとでき
る。そして、このときコントロールゲートライン６１を
フローティングとすると、上記保持分極及びキャパシタ
Ｃ0 にかかる電圧は保持される。
【００２０】ところで、ＳｉＯ2 膜キャパシタＣ0 に上
述のように保持電圧（上記例では２．７Ｖとか−２．３
Ｖの電圧）がかかっているということは、膜厚が２０ｎ
ｍのゲート絶縁膜を有するＦＥＴの当該ゲート絶縁膜に
保持電圧（２．７Ｖとか−２．３Ｖの電圧）がかかって
いることと等価である。したがって、このＦＥＴの閾値
Ｖthを、２．７＞Ｖth＞−２．３を満足するように、閾
値調整イオン注入において予め調整しておけば、図５の
(a) の状態においてこのＦＥＴはオフに、(b)の状態に
おいてこのＦＥＴをオンになる。ＦＥＴのこのようなオ
フ状態やオン状態は、ワードライン６３及びビットライ
ン６５（図２参照）を走査することによりこれら間の導
通状態として読み出すことができる。したがって、上述
の様な２つの分極状態を利用して、メモリセルの記憶状
態「０」及び「１」を形成できることになる。
述のように保持電圧（上記例では２．７Ｖとか−２．３
Ｖの電圧）がかかっているということは、膜厚が２０ｎ
ｍのゲート絶縁膜を有するＦＥＴの当該ゲート絶縁膜に
保持電圧（２．７Ｖとか−２．３Ｖの電圧）がかかって
いることと等価である。したがって、このＦＥＴの閾値
Ｖthを、２．７＞Ｖth＞−２．３を満足するように、閾
値調整イオン注入において予め調整しておけば、図５の
(a) の状態においてこのＦＥＴはオフに、(b)の状態に
おいてこのＦＥＴをオンになる。ＦＥＴのこのようなオ
フ状態やオン状態は、ワードライン６３及びビットライ
ン６５（図２参照）を走査することによりこれら間の導
通状態として読み出すことができる。したがって、上述
の様な２つの分極状態を利用して、メモリセルの記憶状
態「０」及び「１」を形成できることになる。
【００２１】上述のように強誘電体キャパシタＣf での
Ｐr 又は−Ｐr の分極状態により記憶状態「０」及び
「１」を形成した場合、強誘電体薄膜キャパシタＣf に
電界がかからない状態でメモリセルの「０」または
「１」の状態が得られるので信頼性の点で好適である。
しかし、コントロールゲートライン６１に０→１０Ｖ→
−１０Ｖ→−２．３Ｖや、０→−１０Ｖ→＋１０Ｖ→
２．７Ｖというように電圧を印加するのは回路構成など
の点から実用的でない場合もある。その場合は、例え
ば、次のようにするのが好適である。図６（Ａ）〜
（Ｃ）はその説明に供する図であり、コントロールゲー
トライン６１に印加する電圧をＶc 、ビットライン６５
に印加する電圧をＶb とそれぞれ示した場合に、メモリ
セルに「０」を書き込む場合、「１」を書き込む場合そ
れぞれで各端子Ｖc 、Ｖb に印加するパルスを説明した
図である。
Ｐr 又は−Ｐr の分極状態により記憶状態「０」及び
「１」を形成した場合、強誘電体薄膜キャパシタＣf に
電界がかからない状態でメモリセルの「０」または
「１」の状態が得られるので信頼性の点で好適である。
しかし、コントロールゲートライン６１に０→１０Ｖ→
−１０Ｖ→−２．３Ｖや、０→−１０Ｖ→＋１０Ｖ→
２．７Ｖというように電圧を印加するのは回路構成など
の点から実用的でない場合もある。その場合は、例え
ば、次のようにするのが好適である。図６（Ａ）〜
（Ｃ）はその説明に供する図であり、コントロールゲー
トライン６１に印加する電圧をＶc 、ビットライン６５
に印加する電圧をＶb とそれぞれ示した場合に、メモリ
セルに「０」を書き込む場合、「１」を書き込む場合そ
れぞれで各端子Ｖc 、Ｖb に印加するパルスを説明した
図である。
【００２２】各端子Ｖc 、Ｖb に図６（Ｂ）に示した条
件でパルスを印加した場合、図６（Ａ）のＶc 及びＶb
端子間にはこれらの合成電圧が印加されるので１０Ｖ→
０Ｖ→１０Ｖ→０Ｖの順に電圧が印加されることにな
る。したがって、ＳｉＯ2 膜で構成したキャパシタＣ0
に係る電圧は図５において(c) 点を出発点と考えた場合
(c) →(f) →(b) →(d) →(f) →(d) と変化し結局(d)
で示される値になる。一方、各端子Ｖc 、Ｖb に図６
（Ｃ）に示した条件でパルスを印加した場合、図６
（Ａ）のＶc 及びＶb 端子間には−１０Ｖ→０Ｖ→−１
０Ｖ→０Ｖの順に電圧が印加されることになるから、Ｓ
ｉＯ2 膜で構成したキャパシタＣ0 に係る電圧は図５に
おいて(c) 点を出発点と考えた場合(c) →(e) →(c) →
(e) →(c) と変化し結局(c) で示される値になる。
件でパルスを印加した場合、図６（Ａ）のＶc 及びＶb
端子間にはこれらの合成電圧が印加されるので１０Ｖ→
０Ｖ→１０Ｖ→０Ｖの順に電圧が印加されることにな
る。したがって、ＳｉＯ2 膜で構成したキャパシタＣ0
に係る電圧は図５において(c) 点を出発点と考えた場合
(c) →(f) →(b) →(d) →(f) →(d) と変化し結局(d)
で示される値になる。一方、各端子Ｖc 、Ｖb に図６
（Ｃ）に示した条件でパルスを印加した場合、図６
（Ａ）のＶc 及びＶb 端子間には−１０Ｖ→０Ｖ→−１
０Ｖ→０Ｖの順に電圧が印加されることになるから、Ｓ
ｉＯ2 膜で構成したキャパシタＣ0 に係る電圧は図５に
おいて(c) 点を出発点と考えた場合(c) →(e) →(c) →
(e) →(c) と変化し結局(c) で示される値になる。
【００２３】そこで、この不揮発メモリ装置の全てのメ
モリセルを最初に図５の(c) 点の状態となるようにして
おいてこの状態を記憶状態「０」とする。そして、メモ
リセルに「１」を書き込む場合には図６（Ｂ）に示した
条件でパルスをＶc 及びＶb端子にそれぞれ印加しキャ
パシタＣ0 にかかる電圧を図５の(d) 点の状態とする。
メモリセルを「０」のままにする場合には図６（Ｃ）に
示した条件でパルスをＶc 及びＶb 端子にそれぞれ印加
する。この図６を用いて説明した駆動方法の場合、図５
の(c) 点及び (d)点間の電位差は１．５Ｖ程度となる。
すなわち、記憶状態「０」及び「１」両者ではキャパシ
タＣ0 にかかる電圧に１．５Ｖ程度の差が出せる。な
お、この電圧差は、強誘電体材料を変えること、キャパ
シタＣf 及びキャパシタＣ0 各々の薄膜部分の膜厚を調
整することにより大きくすることができる。なお、この
図６を用いて説明した駆動方法の場合は、ＦＥＴの閾値
Ｖthを、図５中の(d) ＞Ｖth＞図５中の(c) を満足する
よう調整しておくことが前提である。より好ましくは、
閾値Ｖthを、図５中の(d) ＞Ｖth＞図５中の(c) を満足
する値でかつ負の値としておくのが好ましい。Ｖthを、
(d) ＞Ｖth＞(c) かつ負の値とすると、図６（Ｂ）及び
（Ｃ）においてコントロールゲートラインに１０Ｖが印
加されている間は少なくともＦＥＴはオン状態になるの
で書き込み端子の一方をビットライン６５（図２参照）
とすることができるからである。
モリセルを最初に図５の(c) 点の状態となるようにして
おいてこの状態を記憶状態「０」とする。そして、メモ
リセルに「１」を書き込む場合には図６（Ｂ）に示した
条件でパルスをＶc 及びＶb端子にそれぞれ印加しキャ
パシタＣ0 にかかる電圧を図５の(d) 点の状態とする。
メモリセルを「０」のままにする場合には図６（Ｃ）に
示した条件でパルスをＶc 及びＶb 端子にそれぞれ印加
する。この図６を用いて説明した駆動方法の場合、図５
の(c) 点及び (d)点間の電位差は１．５Ｖ程度となる。
すなわち、記憶状態「０」及び「１」両者ではキャパシ
タＣ0 にかかる電圧に１．５Ｖ程度の差が出せる。な
お、この電圧差は、強誘電体材料を変えること、キャパ
シタＣf 及びキャパシタＣ0 各々の薄膜部分の膜厚を調
整することにより大きくすることができる。なお、この
図６を用いて説明した駆動方法の場合は、ＦＥＴの閾値
Ｖthを、図５中の(d) ＞Ｖth＞図５中の(c) を満足する
よう調整しておくことが前提である。より好ましくは、
閾値Ｖthを、図５中の(d) ＞Ｖth＞図５中の(c) を満足
する値でかつ負の値としておくのが好ましい。Ｖthを、
(d) ＞Ｖth＞(c) かつ負の値とすると、図６（Ｂ）及び
（Ｃ）においてコントロールゲートラインに１０Ｖが印
加されている間は少なくともＦＥＴはオン状態になるの
で書き込み端子の一方をビットライン６５（図２参照）
とすることができるからである。
【００２４】上述においては、この発明の電界効果トラ
ンジスタの実施例について説明したが、この発明は上述
の実施例に限られない。
ンジスタの実施例について説明したが、この発明は上述
の実施例に限られない。
【００２５】例えば上述の実施例では、強誘電体薄膜を
ＰＺＴの薄膜で構成し、強誘電体以外の絶縁膜をＳｉＯ
2 膜で構成していたが、これら材料を他の好適な材料と
した場合も実施例と同様な効果が得られる。また、実施
例ではＮチャネルＦＥＴの例で説明したが、Ｐチャネル
ＦＥＴに対してもこの発明はもちろん適用できる。
ＰＺＴの薄膜で構成し、強誘電体以外の絶縁膜をＳｉＯ
2 膜で構成していたが、これら材料を他の好適な材料と
した場合も実施例と同様な効果が得られる。また、実施
例ではＮチャネルＦＥＴの例で説明したが、Ｐチャネル
ＦＥＴに対してもこの発明はもちろん適用できる。
【００２６】
【発明の効果】上述した説明からも明らかなように、こ
の発明の電界効果トランジスタによれば、ゲート絶縁膜
を強誘電体以外の絶縁膜と強誘電体薄膜との積層体によ
り構成したので、この強誘電体薄膜の分極を利用して当
該ＦＥＴをオン状態またはオフ状態に保持できる。そし
てこれらオン状態及びオフ状態はメモリセルの記憶状態
として利用する。これらの記憶状態は、絶縁膜を通して
電荷注入を行なって形成されるのではなく静電誘導を利
用して形成される。このため、電流に起因する絶縁膜劣
化を防止できるので、情報書き込み及び消去回数を従来
より増加でき、また、書き込み時間の向上も期待でき
る。
の発明の電界効果トランジスタによれば、ゲート絶縁膜
を強誘電体以外の絶縁膜と強誘電体薄膜との積層体によ
り構成したので、この強誘電体薄膜の分極を利用して当
該ＦＥＴをオン状態またはオフ状態に保持できる。そし
てこれらオン状態及びオフ状態はメモリセルの記憶状態
として利用する。これらの記憶状態は、絶縁膜を通して
電荷注入を行なって形成されるのではなく静電誘導を利
用して形成される。このため、電流に起因する絶縁膜劣
化を防止できるので、情報書き込み及び消去回数を従来
より増加でき、また、書き込み時間の向上も期待でき
る。
【図１】実施例の電界効果トランジスタの説明に供する
断面図である。
断面図である。
【図２】実施例の電界効果トランジスタを用い構成した
メモリセルの等価回路図である。
メモリセルの等価回路図である。
【図３】実施例の電界効果トランジスタのゲート絶縁膜
部分の等価回路図である。
部分の等価回路図である。
【図４】実施例の電界効果トランジスタで用いた強誘電
体薄膜での電界と分極との関係を示した特性図（ヒステ
リシスカーブ）である。
体薄膜での電界と分極との関係を示した特性図（ヒステ
リシスカーブ）である。
【図５】実施例の電界効果トランジスタを用い構成した
メモリセルの動作説明に供する図である。
メモリセルの動作説明に供する図である。
【図６】（Ａ）〜（Ｃ）は、実施例の電界効果トランジ
スタを用い構成したメモリセルへ情報書き込みする場合
の駆動方法の説明図である。
スタを用い構成したメモリセルへ情報書き込みする場合
の駆動方法の説明図である。
【図７】（Ａ）及び（Ｂ）それぞれは、従来の電界効果
トランジスタの説明に供する図である。
トランジスタの説明に供する図である。
４１：半導体基板（ｐ型シリコン基板） ４３：ソース領域 ４５：ドレイン領域 ４７：強誘電体以外の絶縁膜（例えばＳｉＯ2 膜） ４９：強誘電体薄膜（例えばＰＺＴの薄膜） ５１：ゲート絶縁膜 ５３：ゲート電極（コントロールゲート） ５５：閾値調整用イオン注入領域 ６１：コントロールゲートライン ６３：ワードライン ６５：ビットライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｂ 17/00 8110−5Ｄ Ｈ０１Ｌ 27/10 ４２１ 8728−4Ｍ 41/24
Claims (1)
- 【請求項１】 半導体基板上にゲート絶縁膜及びゲート
電極をこの順に具える電界効果トランジスタにおいて、 ゲート絶縁膜を、半導体基板側から順に設けた強誘電体
以外の絶縁膜と強誘電体薄膜との積層体で構成したこと
を特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184890A JPH0629549A (ja) | 1992-07-13 | 1992-07-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184890A JPH0629549A (ja) | 1992-07-13 | 1992-07-13 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629549A true JPH0629549A (ja) | 1994-02-04 |
Family
ID=16161108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4184890A Withdrawn JPH0629549A (ja) | 1992-07-13 | 1992-07-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629549A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326681A (ja) * | 1994-05-30 | 1995-12-12 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5689456A (en) * | 1995-11-10 | 1997-11-18 | Nec Corporation | Semiconductor non-volatile ferroelectric memory transistor accompanied with capacitor for increasing potential difference applied to ferroelectric layer |
| US5984048A (en) * | 1997-09-10 | 1999-11-16 | Harmonic Drive Systems, Inc. | Lubricant supplying mechanism for a wave gear drive |
| US8581353B2 (en) | 1998-06-30 | 2013-11-12 | Intel Corporation | Multi-layer gate dielectric |
| US12492763B2 (en) | 2024-02-02 | 2025-12-09 | Pratt & Whitney Canada Corp. | Adaptive clamping apparatus |
-
1992
- 1992-07-13 JP JP4184890A patent/JPH0629549A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326681A (ja) * | 1994-05-30 | 1995-12-12 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5689456A (en) * | 1995-11-10 | 1997-11-18 | Nec Corporation | Semiconductor non-volatile ferroelectric memory transistor accompanied with capacitor for increasing potential difference applied to ferroelectric layer |
| US5984048A (en) * | 1997-09-10 | 1999-11-16 | Harmonic Drive Systems, Inc. | Lubricant supplying mechanism for a wave gear drive |
| US8581353B2 (en) | 1998-06-30 | 2013-11-12 | Intel Corporation | Multi-layer gate dielectric |
| US9412860B2 (en) | 1998-06-30 | 2016-08-09 | Intel Corporation | Multi-layer gate dielectric |
| US12492763B2 (en) | 2024-02-02 | 2025-12-09 | Pratt & Whitney Canada Corp. | Adaptive clamping apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |