JPH06296019A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06296019A JPH06296019A JP8220193A JP8220193A JPH06296019A JP H06296019 A JPH06296019 A JP H06296019A JP 8220193 A JP8220193 A JP 8220193A JP 8220193 A JP8220193 A JP 8220193A JP H06296019 A JPH06296019 A JP H06296019A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ＭＩＳ形半導体を用いた集積回路での静電気ス
トレスなどの高電圧印加からのゲート絶縁膜保護に関
し、接合容量や、接合リーク量を増加させることなく、
また、静電気等による高電圧がゲート絶縁膜を破壊する
より低く任意の電圧で、高電圧による電荷を逃し、ゲー
ト絶縁膜を保護するような構造を提供する。 【構成】第１導電型半導体基板に、第２導電型のウェル
を形成し、更に、そのウェル中かつ基板表面に第１導電
型のドレイン、ソースを形成してできるＭＩＳ型半導体
装置に於て、ドレインの下部のウェルの深さが、ドレイ
ン以外の領域のウェルの深さより浅く制御されている構
造。またドレインの中央底部がウェル中に突き出し、そ
の突き出しの長さが制御されているような構造。またド
レイン底中央一部の下部に、低濃度に制御されたのウェ
ル領域が、ドレイン底部より基板へ達しているか、もし
くは、深さ方向に対して殆どの領域を占めている構造。
トレスなどの高電圧印加からのゲート絶縁膜保護に関
し、接合容量や、接合リーク量を増加させることなく、
また、静電気等による高電圧がゲート絶縁膜を破壊する
より低く任意の電圧で、高電圧による電荷を逃し、ゲー
ト絶縁膜を保護するような構造を提供する。 【構成】第１導電型半導体基板に、第２導電型のウェル
を形成し、更に、そのウェル中かつ基板表面に第１導電
型のドレイン、ソースを形成してできるＭＩＳ型半導体
装置に於て、ドレインの下部のウェルの深さが、ドレイ
ン以外の領域のウェルの深さより浅く制御されている構
造。またドレインの中央底部がウェル中に突き出し、そ
の突き出しの長さが制御されているような構造。またド
レイン底中央一部の下部に、低濃度に制御されたのウェ
ル領域が、ドレイン底部より基板へ達しているか、もし
くは、深さ方向に対して殆どの領域を占めている構造。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】従来、ＭＩＳ形半導体を用いた集積回路
では、静電気ストレスなどの高電圧印加からのゲート絶
縁膜保護のために、次に挙げられる様な方法を採ってき
た。
では、静電気ストレスなどの高電圧印加からのゲート絶
縁膜保護のために、次に挙げられる様な方法を採ってき
た。
【０００３】基本的に、ゲート絶縁膜と並列に、ゲート
膜より耐圧の低い回路を設けることにより、静電気スト
レスなどの印加の際、後者の回路を先にブレークさせ電
荷を逃がしゲート絶縁膜の保護を図っている。具体例と
しては、ダイオードの逆ブレークや、回路中のトランジ
スタ自身のオフブレークを利用した方法が広く用いられ
ている。このブレーク耐圧を制御する方法として、ダイ
オードの接合を形成する２種類の導電型領域のうち低濃
度の領域の不純物濃度を変化させるなどがある。通常の
場合基板や反転阻止拡散層の不純物濃度を変化させる。
従って、ゲート絶縁膜の膜厚が２０ｎｍ程度の半導体集
積回路（ゲート絶縁膜に印加される最大電界強度は８Ｍ
Ｖ／ｃｍのため、保護ダイオード耐圧に換算して１５Ｖ
程度以下である必要がある）までがこの方法により静電
気ストレスに対する有効な手段であった。
膜より耐圧の低い回路を設けることにより、静電気スト
レスなどの印加の際、後者の回路を先にブレークさせ電
荷を逃がしゲート絶縁膜の保護を図っている。具体例と
しては、ダイオードの逆ブレークや、回路中のトランジ
スタ自身のオフブレークを利用した方法が広く用いられ
ている。このブレーク耐圧を制御する方法として、ダイ
オードの接合を形成する２種類の導電型領域のうち低濃
度の領域の不純物濃度を変化させるなどがある。通常の
場合基板や反転阻止拡散層の不純物濃度を変化させる。
従って、ゲート絶縁膜の膜厚が２０ｎｍ程度の半導体集
積回路（ゲート絶縁膜に印加される最大電界強度は８Ｍ
Ｖ／ｃｍのため、保護ダイオード耐圧に換算して１５Ｖ
程度以下である必要がある）までがこの方法により静電
気ストレスに対する有効な手段であった。
【０００４】
【発明が解決しようとする課題】一方、半導体集積回路
の高集積化、高密度化、高速化の要求のためゲート絶縁
膜は薄膜化の必要がある。その結果集積回路の静電気の
耐性が落ちることになる。このため、静電気保護のため
に保護回路のブレークの耐圧を下げることが必要にな
る。しかしながら、従来の方法によって耐圧を下げるこ
とを図ろうとすると、それに伴う弊害が発生する。ブレ
ーク耐圧を下げる要求にしたがって、従来の方法により
基板や反転阻止層の不純物濃度を高濃度化する場合、接
合の容量が増加し、素子の高速化を妨げる。同時に、接
合をリークする電流も増加し消費電力の増加を招いたり
するばかりでなく、熱の発生が素子への影響も懸念され
る。従って、ゲート絶縁膜の膜厚が２０ｎｍを下回るよ
うな素子を製造する場合、ブレーク耐圧を下げること
と、接合容量やリーク電流の低減などとが相反する関係
になり、実質上製造することは不可能になる。そこで、
本発明は上記の問題を解決するもので、その目的とする
ところは、接合容量や、接合リーク量を増加させること
なく、また、静電気等による高電圧がゲート絶縁膜を破
壊するより低く任意の電圧で、高電圧による電荷を逃
し、ゲート絶縁膜を保護するような構造を提供すること
にある。
の高集積化、高密度化、高速化の要求のためゲート絶縁
膜は薄膜化の必要がある。その結果集積回路の静電気の
耐性が落ちることになる。このため、静電気保護のため
に保護回路のブレークの耐圧を下げることが必要にな
る。しかしながら、従来の方法によって耐圧を下げるこ
とを図ろうとすると、それに伴う弊害が発生する。ブレ
ーク耐圧を下げる要求にしたがって、従来の方法により
基板や反転阻止層の不純物濃度を高濃度化する場合、接
合の容量が増加し、素子の高速化を妨げる。同時に、接
合をリークする電流も増加し消費電力の増加を招いたり
するばかりでなく、熱の発生が素子への影響も懸念され
る。従って、ゲート絶縁膜の膜厚が２０ｎｍを下回るよ
うな素子を製造する場合、ブレーク耐圧を下げること
と、接合容量やリーク電流の低減などとが相反する関係
になり、実質上製造することは不可能になる。そこで、
本発明は上記の問題を解決するもので、その目的とする
ところは、接合容量や、接合リーク量を増加させること
なく、また、静電気等による高電圧がゲート絶縁膜を破
壊するより低く任意の電圧で、高電圧による電荷を逃
し、ゲート絶縁膜を保護するような構造を提供すること
にある。
【０００５】
【課題を解決するための手段】第１導電型半導体基板
に、第２導電型のウェルを形成し、更に、そのウェル中
かつ基板表面に第１導電型のドレイン、ソースを形成し
てできるＭＩＳ型半導体装置に於て、少なくともドレイ
ンの下部のウェルの深さが、ドレイン以外の領域のウェ
ルの深さより浅く制御されているような構造を有するこ
とを特徴とする。
に、第２導電型のウェルを形成し、更に、そのウェル中
かつ基板表面に第１導電型のドレイン、ソースを形成し
てできるＭＩＳ型半導体装置に於て、少なくともドレイ
ンの下部のウェルの深さが、ドレイン以外の領域のウェ
ルの深さより浅く制御されているような構造を有するこ
とを特徴とする。
【０００６】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更にそのウェル中かつ基板表面に第１導
電型のドレイン、ソースを形成してできるＭＩＳ型半導
体装置に於て、少なくともドレインの中央底部がウェル
中に突き出し、その突き出しの長さが制御されているよ
うな構造を有することを特徴とする。
ェルを形成し、更にそのウェル中かつ基板表面に第１導
電型のドレイン、ソースを形成してできるＭＩＳ型半導
体装置に於て、少なくともドレインの中央底部がウェル
中に突き出し、その突き出しの長さが制御されているよ
うな構造を有することを特徴とする。
【０００７】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更にそのウェル中かつ基板表面に第１導
電型のドレイン、ソースを形成してできるＭＩＳ型半導
体装置に於て、少なくともドレイン底中央一部の下部
に、低濃度に制御されたのウェル領域が、ドレイン底部
より基板へ達しているか、もしくは、深さ方向に対して
殆どの領域を占めているような構造を有することを特徴
とする。
ェルを形成し、更にそのウェル中かつ基板表面に第１導
電型のドレイン、ソースを形成してできるＭＩＳ型半導
体装置に於て、少なくともドレイン底中央一部の下部
に、低濃度に制御されたのウェル領域が、ドレイン底部
より基板へ達しているか、もしくは、深さ方向に対して
殆どの領域を占めているような構造を有することを特徴
とする。
【０００８】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更に、そのウェル中かつ基板表面に第１
導電型のドレイン、ソースを形成し、少なくともドレイ
ンの下部のウェルの深さが、ドレイン以外の領域のウェ
ルの深さより浅く制御されているような構造を有するＭ
ＩＳ型半導体装置に於て、 ａ）第１導電型半導体基板に第２導電型のウェルを形成
する工程と、 ｂ）基板表面の第２導電型と第１導電型のウェルの間に
素子分離領域を形成する工程と、 ｃ）第２導電型のウェル表面に第１導電型のソース、ド
レイン拡散層を形成する工程と、 ｄ）基板表面にゲート電極を形成する工程と、 ｅ）高エネルギーのイオン注入により、少なくともドレ
インの下部のウェルの深さを所望の深さに調整する工程
からなることを特徴とする。
ェルを形成し、更に、そのウェル中かつ基板表面に第１
導電型のドレイン、ソースを形成し、少なくともドレイ
ンの下部のウェルの深さが、ドレイン以外の領域のウェ
ルの深さより浅く制御されているような構造を有するＭ
ＩＳ型半導体装置に於て、 ａ）第１導電型半導体基板に第２導電型のウェルを形成
する工程と、 ｂ）基板表面の第２導電型と第１導電型のウェルの間に
素子分離領域を形成する工程と、 ｃ）第２導電型のウェル表面に第１導電型のソース、ド
レイン拡散層を形成する工程と、 ｄ）基板表面にゲート電極を形成する工程と、 ｅ）高エネルギーのイオン注入により、少なくともドレ
インの下部のウェルの深さを所望の深さに調整する工程
からなることを特徴とする。
【０００９】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更に、そのウェル中かつ基板表面に第１
導電型のドレイン、ソースを形成し、少なくともドレイ
ンの下部のウェルの深さが、ドレイン以外の領域のウェ
ルの深さより浅く制御されているような構造を有するＭ
ＩＳ型半導体装置に於て、 ａ）第１導電型半導体基板の一部分に、第１導電型の不
純物イオンを注入する工程と、 ｂ）その基板上にシリコン単結晶をエピタキシャル成長
により形成する工程と、 ｃ）第２導電型及び、第１導電型のウェルを形成する工
程と、 ｄ）基板表面の第１導電型と第２導電型のウェルの間に
素子分離領域を形成する工程と、 ｅ）第２導電型のウェル中に、第１導電型のソース、ド
レイン拡散層領域を形成する工程からなることを特徴と
する半導体装置の製造方法。
ェルを形成し、更に、そのウェル中かつ基板表面に第１
導電型のドレイン、ソースを形成し、少なくともドレイ
ンの下部のウェルの深さが、ドレイン以外の領域のウェ
ルの深さより浅く制御されているような構造を有するＭ
ＩＳ型半導体装置に於て、 ａ）第１導電型半導体基板の一部分に、第１導電型の不
純物イオンを注入する工程と、 ｂ）その基板上にシリコン単結晶をエピタキシャル成長
により形成する工程と、 ｃ）第２導電型及び、第１導電型のウェルを形成する工
程と、 ｄ）基板表面の第１導電型と第２導電型のウェルの間に
素子分離領域を形成する工程と、 ｅ）第２導電型のウェル中に、第１導電型のソース、ド
レイン拡散層領域を形成する工程からなることを特徴と
する半導体装置の製造方法。
【００１０】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更にそのウェル表面近傍に第１導電型の
ソース、ドレイン拡散層が形成され、少なくともドレイ
ンの中央底部の一部分がウェル中に突き出し、その突き
出しの長さが制御されているような構造を有するＭＩＳ
型半導体装置に於て、 ａ）第１導電型の半導体基板に、第２導電型のウェルを
形成する工程と、 ｂ）基板表面の第１導電型と第２導電型のウェルの間に
素子分離領域を形成する工程と、 ｃ）第２導電型のウェル表面近傍に、第１導電型のソー
ス、ドレイン拡散層を形成する工程と、 ｅ）基板表面にゲート電極を形成する工程と、 ｄ）ドレイン拡散層の中央底部の一部分の拡散層を、制
御性よくウェル中に突き出す工程からなることを特徴と
する。
ェルを形成し、更にそのウェル表面近傍に第１導電型の
ソース、ドレイン拡散層が形成され、少なくともドレイ
ンの中央底部の一部分がウェル中に突き出し、その突き
出しの長さが制御されているような構造を有するＭＩＳ
型半導体装置に於て、 ａ）第１導電型の半導体基板に、第２導電型のウェルを
形成する工程と、 ｂ）基板表面の第１導電型と第２導電型のウェルの間に
素子分離領域を形成する工程と、 ｃ）第２導電型のウェル表面近傍に、第１導電型のソー
ス、ドレイン拡散層を形成する工程と、 ｅ）基板表面にゲート電極を形成する工程と、 ｄ）ドレイン拡散層の中央底部の一部分の拡散層を、制
御性よくウェル中に突き出す工程からなることを特徴と
する。
【００１１】
【実施例】以下、本発明の実施例を図に従って説明す
る。尚、実施例としてあげる半導体装置の構造は、Ｎチ
ャンネルのトランジスタ、ゲート膜厚１５ｎｍ、トラン
ジスタ構造はシングルドレイン構造、ドレインの不純物
濃度は５×１０20ｃｍ-3、ウェルの深さは３μｍ、ウェ
ル濃度を５×１０16ｃｍ-3、とする。
る。尚、実施例としてあげる半導体装置の構造は、Ｎチ
ャンネルのトランジスタ、ゲート膜厚１５ｎｍ、トラン
ジスタ構造はシングルドレイン構造、ドレインの不純物
濃度は５×１０20ｃｍ-3、ウェルの深さは３μｍ、ウェ
ル濃度を５×１０16ｃｍ-3、とする。
【００１２】図１（ａ）、（ｂ）、（ｃ）は本発明の半
導体装置の実施例の断面図である。１００はゲート電
極、１０１はＮ型のドレイン拡散層（以下、ドレイ
ン）、１０２はＮ型のソース拡散層（以下、ソース）、
１０３は素子分離領域、１０４はＰ型のウェル領域、１
０５はＮ型のシリコン基板、１０６はＮ型のウェル領域
である。
導体装置の実施例の断面図である。１００はゲート電
極、１０１はＮ型のドレイン拡散層（以下、ドレイ
ン）、１０２はＮ型のソース拡散層（以下、ソース）、
１０３は素子分離領域、１０４はＰ型のウェル領域、１
０５はＮ型のシリコン基板、１０６はＮ型のウェル領域
である。
【００１３】図１（ａ）は本発明の第１の実施例であ
る。１０７は本発明によるウェルの深さが通常のウェル
の深さより浅くなっている領域であり、線分Ａ−Ｂは、
シリコン基板表面からの深さをあらわしており、その深
さは１．５μｍ程度である。また線分Ｃ−Ｄは通常のウ
ェルの深さを表わしており、その深さは３μｍである。
本構造によれば、静電気などの高電圧が印加された場
合、Ｎ型のドレインからＰ型ウェルの深さ方向に広がる
空乏層が、印加の電圧に伴い深さ方向に広がりＮ型の基
板に到達し電荷を逃すことができる。その際、先の構造
の場合、印加電圧は７Ｖ程度で空乏層は基板に達する。
このため、ウェルの電位は高々７Ｖ程度に抑えられるた
め、ゲート絶縁酸化膜の破壊を免れることが可能にな
る。また、ウェルの深さＡ−Ｂを変化させることによ
り、電荷を逃がす電圧を所望の値に設定することができ
る。更に、従来の技術のように、ドレインと接する導電
型領域の不純物の濃度は増加させないので、接合容量は
変化せず、リーク電流量もまた増加しない。
る。１０７は本発明によるウェルの深さが通常のウェル
の深さより浅くなっている領域であり、線分Ａ−Ｂは、
シリコン基板表面からの深さをあらわしており、その深
さは１．５μｍ程度である。また線分Ｃ−Ｄは通常のウ
ェルの深さを表わしており、その深さは３μｍである。
本構造によれば、静電気などの高電圧が印加された場
合、Ｎ型のドレインからＰ型ウェルの深さ方向に広がる
空乏層が、印加の電圧に伴い深さ方向に広がりＮ型の基
板に到達し電荷を逃すことができる。その際、先の構造
の場合、印加電圧は７Ｖ程度で空乏層は基板に達する。
このため、ウェルの電位は高々７Ｖ程度に抑えられるた
め、ゲート絶縁酸化膜の破壊を免れることが可能にな
る。また、ウェルの深さＡ−Ｂを変化させることによ
り、電荷を逃がす電圧を所望の値に設定することができ
る。更に、従来の技術のように、ドレインと接する導電
型領域の不純物の濃度は増加させないので、接合容量は
変化せず、リーク電流量もまた増加しない。
【００１４】図１（ｂ）は本発明の第２の実施例であ
る。１０８は本発明によるＮ型ドレイン中央底部の一部
分が、Ｐ型のウェル中に突き出ている領域であり、線分
Ｅ−Ｆは、突き出したドレインの基板表面からの深さで
ある。なお、その深さは本実施例のような構造の場合、
２μｍ程度に制御されている。本構造によれば、静電気
による高電圧の印加の際、突き出したドレインから広が
る空乏層がＮ型基板に到達し電荷を逃がすことにより、
ゲート絶縁酸化膜は保護される。
る。１０８は本発明によるＮ型ドレイン中央底部の一部
分が、Ｐ型のウェル中に突き出ている領域であり、線分
Ｅ−Ｆは、突き出したドレインの基板表面からの深さで
ある。なお、その深さは本実施例のような構造の場合、
２μｍ程度に制御されている。本構造によれば、静電気
による高電圧の印加の際、突き出したドレインから広が
る空乏層がＮ型基板に到達し電荷を逃がすことにより、
ゲート絶縁酸化膜は保護される。
【００１５】図１（ｃ）は本発明の第３の実施例であ
る。１０９は本発明によるドレイン中央底部の一部分の
ウェル濃度が通常のウェル濃度より低くなっていて、本
実施例のような構造の場合、そのＰ型不純物濃度は３×
１０15ｃｍ-3程度に制御されている。本構造によれば、
ドレインから広がる空乏層は従来の濃度のウェルの場合
より深くひろがり、７Ｖ程度でその空乏層は基板に達
し、ゲート絶縁酸化膜は保護され、また、部分的である
が、Ｐ型ウェルをの低濃度化するため、接合容量を減ず
ることができる。また、接合リークも増加しない。
る。１０９は本発明によるドレイン中央底部の一部分の
ウェル濃度が通常のウェル濃度より低くなっていて、本
実施例のような構造の場合、そのＰ型不純物濃度は３×
１０15ｃｍ-3程度に制御されている。本構造によれば、
ドレインから広がる空乏層は従来の濃度のウェルの場合
より深くひろがり、７Ｖ程度でその空乏層は基板に達
し、ゲート絶縁酸化膜は保護され、また、部分的である
が、Ｐ型ウェルをの低濃度化するため、接合容量を減ず
ることができる。また、接合リークも増加しない。
【００１６】図２（ａ）〜（ｅ）に先に示した第１の実
施例の主要工程の断面図を示し本発明の半導体装置の製
造方法について詳細に説明する。まず、Ｎ型の基板中に
マスクを用いてＮ型の不純物イオンと、Ｐ型の不純物イ
オン注入を行う。この時、Ｎ型の不純物イオン注入の一
例として、硼素を６０ＫｅＶ程度で５×１０12ｃｍ-2〜
１．５×１０13ｃｍ-2程度で、またＰ型不純物の例とし
て、燐を１２０ＫｅＶ程度で５×１０12ｃｍ-2〜１．５
×１０13ｃｍ-2程度で注入する。その後、高温１０００
℃から１２００℃程度で、３時間〜６時間程度熱拡散さ
せＰウェル領域２０４及び、Ｎウェル領域２０６を図２
（ａ）のように形成する。ウェルの深さは３μｍ程度に
なる。次に、基板表面に１５ｎｍ〜５０ｎｍ程度の熱酸
化膜を形成し、それを下地に１００ｎｍ〜３００ｎｍ程
度のシリコン窒化膜を形成し、ホトリソグラフィー技術
とエッチング技術によりシリコン窒化膜２１０を加工す
る。反転素子層形成のため不純物イオン注入が必要であ
れば、この工程などで注入を行う。次にシリコン窒化膜
２１０をマスクに基板表面に熱酸化膜を形成し素子分離
領域ＬＯＣＯＳ２０３を形成し、熱リン酸によりシリコ
ン窒化膜を除去する。ただし、本実施例では素子分離と
して、ＬＯＣＯＳ分離を用いたが、その他素子分離でも
問題ない。次に、洗浄と熱酸化を繰り返して１５ｎｍの
ゲート絶縁酸化膜を形成する。次に、しきい値電圧調整
のために不純物イオンを注入などを行い、化学気相成長
法などにより、例えば３００ｎｍ程度のＮ型多結晶シリ
コン膜を３００ｎｍ程度形成する。次に、ホトリソグラ
フィー技術とエッチング技術によりゲート電極２００に
加工し、図２（ｃ）のようになる。次に、素子分離ＬＯ
ＣＯＳ２０３とゲート電極２００を自己整合的にマスク
にして、Ｎ型不純物イオンを、例えば、燐を５０ＫｅＶ
程度で注入しドレイン、ソースを形成する。すると、ソ
ース、ドレインの不純物濃度は５×１０20ｃｍ-3程度に
なる。次に、ホトレジスト２１１を３μｍ程度以上塗布
したのち、ホトリソグラフィー技術とエッチング技術に
よりドレインの部分がホトレジストの窓になるように加
工する。次に、Ｎ型不純物、例えば硼素を５〜６ＭｅＶ
程度で注入し、Ｐ型のウェルのＮ型基板近傍２０７の濃
度を１０14〜１０15ａｔｏｍｓ／ｃｍ3程度にする。こ
のようにして、Ｎ型半導体基板に、Ｐ型のウェルを形成
し、更に、そのウェル中かつ基板表面にＮ型のドレイ
ン、ソースを形成し、少なくともドレインの下部のウェ
ルの深さが、ドレイン以外の領域のウェルの深さより浅
く制御されているような構造を有する本発明の実施例１
の半導体装置を得る。
施例の主要工程の断面図を示し本発明の半導体装置の製
造方法について詳細に説明する。まず、Ｎ型の基板中に
マスクを用いてＮ型の不純物イオンと、Ｐ型の不純物イ
オン注入を行う。この時、Ｎ型の不純物イオン注入の一
例として、硼素を６０ＫｅＶ程度で５×１０12ｃｍ-2〜
１．５×１０13ｃｍ-2程度で、またＰ型不純物の例とし
て、燐を１２０ＫｅＶ程度で５×１０12ｃｍ-2〜１．５
×１０13ｃｍ-2程度で注入する。その後、高温１０００
℃から１２００℃程度で、３時間〜６時間程度熱拡散さ
せＰウェル領域２０４及び、Ｎウェル領域２０６を図２
（ａ）のように形成する。ウェルの深さは３μｍ程度に
なる。次に、基板表面に１５ｎｍ〜５０ｎｍ程度の熱酸
化膜を形成し、それを下地に１００ｎｍ〜３００ｎｍ程
度のシリコン窒化膜を形成し、ホトリソグラフィー技術
とエッチング技術によりシリコン窒化膜２１０を加工す
る。反転素子層形成のため不純物イオン注入が必要であ
れば、この工程などで注入を行う。次にシリコン窒化膜
２１０をマスクに基板表面に熱酸化膜を形成し素子分離
領域ＬＯＣＯＳ２０３を形成し、熱リン酸によりシリコ
ン窒化膜を除去する。ただし、本実施例では素子分離と
して、ＬＯＣＯＳ分離を用いたが、その他素子分離でも
問題ない。次に、洗浄と熱酸化を繰り返して１５ｎｍの
ゲート絶縁酸化膜を形成する。次に、しきい値電圧調整
のために不純物イオンを注入などを行い、化学気相成長
法などにより、例えば３００ｎｍ程度のＮ型多結晶シリ
コン膜を３００ｎｍ程度形成する。次に、ホトリソグラ
フィー技術とエッチング技術によりゲート電極２００に
加工し、図２（ｃ）のようになる。次に、素子分離ＬＯ
ＣＯＳ２０３とゲート電極２００を自己整合的にマスク
にして、Ｎ型不純物イオンを、例えば、燐を５０ＫｅＶ
程度で注入しドレイン、ソースを形成する。すると、ソ
ース、ドレインの不純物濃度は５×１０20ｃｍ-3程度に
なる。次に、ホトレジスト２１１を３μｍ程度以上塗布
したのち、ホトリソグラフィー技術とエッチング技術に
よりドレインの部分がホトレジストの窓になるように加
工する。次に、Ｎ型不純物、例えば硼素を５〜６ＭｅＶ
程度で注入し、Ｐ型のウェルのＮ型基板近傍２０７の濃
度を１０14〜１０15ａｔｏｍｓ／ｃｍ3程度にする。こ
のようにして、Ｎ型半導体基板に、Ｐ型のウェルを形成
し、更に、そのウェル中かつ基板表面にＮ型のドレイ
ン、ソースを形成し、少なくともドレインの下部のウェ
ルの深さが、ドレイン以外の領域のウェルの深さより浅
く制御されているような構造を有する本発明の実施例１
の半導体装置を得る。
【００１７】図３（ａ）〜（ｅ）は第１の実施例の主要
工程の断面図を示し、本発明の半導体装置の製造方法に
ついて詳細に説明する。まず、シリコン基板３０５の一
部分に、ホトレジストを塗布し、ホトリソグラフィー技
術とエッチング技術により、図３（ａ）のようにホトレ
ジストを加工し、ホトレジストをマスクにして、Ｎ型不
純物を注入３０７し、その不純物濃度が５×１０16ａｔ
ｏｍｓ／ｃｍ3程度になるようにする。次に、硫酸等に
よりホトレジストを剥離したのち、シリコン基板表面に
単結晶シリコン３１０をエピタキシャル成長により２．
５μｍ程度成長させる。次に、基板にＮ型の不純物イオ
ンと、Ｐ型の不純物イオン注入を行う。この時、Ｎ型の
不純物イオン注入の一例として、硼素を６０ＫｅＶ程度
で５×１０12ｃｍ-2〜１．５×１０13ｃｍ-2程度で、ま
たＰ型不純物の例として、燐を１２０ＫｅＶ程度で５×
１０12ｃｍ-2〜１．５×１０13ｃｍ-2程度で注入する。
その後、高温１０００℃から１２００℃程度で、３時間
〜６時間程度熱拡散させＰウェル領域３０４及び、Ｎウ
ェル領域３０６を図２（ａ）のように形成する。する
と、ウェルの深さは３μｍ程度になる。次に、基板表面
に１５ｎｍ〜５０ｎｍ程度の熱酸化膜を形成し、それを
下地に１００ｎｍ〜３００ｎｍ程度のシリコン窒化膜を
形成し、ホトリソグラフィー技術とエッチング技術によ
りシリコン窒化膜３１１を図３（ｃ）のように加工す
る。反転素子層形成のため不純物イオン注入が必要であ
れば、この工程などで注入を行う。次にシリコン窒化膜
３１１をマスクに基板表面に熱酸化膜を形成し素子分離
領域ＬＯＣＯＳ３０３を形成し、熱リン酸によりシリコ
ン窒化膜を除去する。その後、洗浄と熱酸化を繰り返し
て１５ｎｍのゲート絶縁酸化膜を形成する。次に、しき
い値電圧調整のために不純物イオンを注入などを行い、
化学気相成長法などにより、例えば３００ｎｍ程度のＮ
型多結晶シリコン膜を３００ｎｍ程度形成する。次に、
ホトリソグラフィー技術とエッチング技術によりゲート
電極３００を形成する。次に、素子分離ＬＯＣＯＳ３０
３とゲート電極３００を自己整合的にマスクにして、Ｎ
型不純物イオンを、例えば、燐を５０ＫｅＶ程度で注入
しドレイン、ソースを形成する。すると、ソース、ドレ
インの不純物濃度は５×１０20ｃｍ-3程度になる。ただ
し、素子分離領域、ゲート電極、ドレイン、ソースを形
成する際、単結晶シリコンを成長させる前に行なった、
不純物イオン注入を行なった部分の上部に少なくともド
レインが形成されるように注意する必要がある。本実施
例では、ドレインの下部と単結晶シリコン成長前に不純
物イオンを注入した領域は一致している。このようにし
て、本発明の第１の実施例の半導体装置を得ることがで
きた。
工程の断面図を示し、本発明の半導体装置の製造方法に
ついて詳細に説明する。まず、シリコン基板３０５の一
部分に、ホトレジストを塗布し、ホトリソグラフィー技
術とエッチング技術により、図３（ａ）のようにホトレ
ジストを加工し、ホトレジストをマスクにして、Ｎ型不
純物を注入３０７し、その不純物濃度が５×１０16ａｔ
ｏｍｓ／ｃｍ3程度になるようにする。次に、硫酸等に
よりホトレジストを剥離したのち、シリコン基板表面に
単結晶シリコン３１０をエピタキシャル成長により２．
５μｍ程度成長させる。次に、基板にＮ型の不純物イオ
ンと、Ｐ型の不純物イオン注入を行う。この時、Ｎ型の
不純物イオン注入の一例として、硼素を６０ＫｅＶ程度
で５×１０12ｃｍ-2〜１．５×１０13ｃｍ-2程度で、ま
たＰ型不純物の例として、燐を１２０ＫｅＶ程度で５×
１０12ｃｍ-2〜１．５×１０13ｃｍ-2程度で注入する。
その後、高温１０００℃から１２００℃程度で、３時間
〜６時間程度熱拡散させＰウェル領域３０４及び、Ｎウ
ェル領域３０６を図２（ａ）のように形成する。する
と、ウェルの深さは３μｍ程度になる。次に、基板表面
に１５ｎｍ〜５０ｎｍ程度の熱酸化膜を形成し、それを
下地に１００ｎｍ〜３００ｎｍ程度のシリコン窒化膜を
形成し、ホトリソグラフィー技術とエッチング技術によ
りシリコン窒化膜３１１を図３（ｃ）のように加工す
る。反転素子層形成のため不純物イオン注入が必要であ
れば、この工程などで注入を行う。次にシリコン窒化膜
３１１をマスクに基板表面に熱酸化膜を形成し素子分離
領域ＬＯＣＯＳ３０３を形成し、熱リン酸によりシリコ
ン窒化膜を除去する。その後、洗浄と熱酸化を繰り返し
て１５ｎｍのゲート絶縁酸化膜を形成する。次に、しき
い値電圧調整のために不純物イオンを注入などを行い、
化学気相成長法などにより、例えば３００ｎｍ程度のＮ
型多結晶シリコン膜を３００ｎｍ程度形成する。次に、
ホトリソグラフィー技術とエッチング技術によりゲート
電極３００を形成する。次に、素子分離ＬＯＣＯＳ３０
３とゲート電極３００を自己整合的にマスクにして、Ｎ
型不純物イオンを、例えば、燐を５０ＫｅＶ程度で注入
しドレイン、ソースを形成する。すると、ソース、ドレ
インの不純物濃度は５×１０20ｃｍ-3程度になる。ただ
し、素子分離領域、ゲート電極、ドレイン、ソースを形
成する際、単結晶シリコンを成長させる前に行なった、
不純物イオン注入を行なった部分の上部に少なくともド
レインが形成されるように注意する必要がある。本実施
例では、ドレインの下部と単結晶シリコン成長前に不純
物イオンを注入した領域は一致している。このようにし
て、本発明の第１の実施例の半導体装置を得ることがで
きた。
【００１８】図４（ａ）〜（ｅ）に先に示した第２の実
施例の主要工程の断面図を示し本発明の半導体装置の製
造方法の一実施例について説明する。図４（ａ）〜
（ｄ）の工程で、先の図２（ａ）〜（ｄ）で説明したの
と同様に、Ｎ型基板にＰ型及びＮ型のウェル、素子分離
領域、ゲート絶縁酸化膜、ゲート電極、Ｎ型のドレイ
ン、ソースを形成する。しかる後に、例えば、ホトレジ
スト塗布を行い、ホトリソグラフィーとエッチング技術
の工程を経て、４１０のようにホトレジストに、例え
ば、０．５μｍ〜０．８μｍ程度の穴を加工する。尚、
この時ホトレジストによらず、化学気相成長法等によ
り、シリコン基板と配線との絶縁層間膜を形成し、その
後に形成されるコンタクトの穴でもよい。しかる後に、
上記のホトレジスト、または、絶縁層間膜をマスクし
て、Ｎ型の不純物イオンを注入する。このとき、不純物
イオンが砒素であれば、注入エネルギーを３００ＫｅＶ
〜５００ＫｅＶステップで３ＭｅＶ〜４ＭｅＶ程度ま
で、１０15〜１０16ａｔｏｍｓ／ｃｍ2で注入し、本発
明の第２の実施例で示したＮ型ドレイン中央底部の一部
分が、Ｐ型のウェル中に突き出ている領域を、図４
（ｅ）の４０７のように得ることができた。
施例の主要工程の断面図を示し本発明の半導体装置の製
造方法の一実施例について説明する。図４（ａ）〜
（ｄ）の工程で、先の図２（ａ）〜（ｄ）で説明したの
と同様に、Ｎ型基板にＰ型及びＮ型のウェル、素子分離
領域、ゲート絶縁酸化膜、ゲート電極、Ｎ型のドレイ
ン、ソースを形成する。しかる後に、例えば、ホトレジ
スト塗布を行い、ホトリソグラフィーとエッチング技術
の工程を経て、４１０のようにホトレジストに、例え
ば、０．５μｍ〜０．８μｍ程度の穴を加工する。尚、
この時ホトレジストによらず、化学気相成長法等によ
り、シリコン基板と配線との絶縁層間膜を形成し、その
後に形成されるコンタクトの穴でもよい。しかる後に、
上記のホトレジスト、または、絶縁層間膜をマスクし
て、Ｎ型の不純物イオンを注入する。このとき、不純物
イオンが砒素であれば、注入エネルギーを３００ＫｅＶ
〜５００ＫｅＶステップで３ＭｅＶ〜４ＭｅＶ程度ま
で、１０15〜１０16ａｔｏｍｓ／ｃｍ2で注入し、本発
明の第２の実施例で示したＮ型ドレイン中央底部の一部
分が、Ｐ型のウェル中に突き出ている領域を、図４
（ｅ）の４０７のように得ることができた。
【００１９】
【発明の効果】本発明による構造をもつ半導体装置装置
によれば、高電圧印加の際の電荷を逃がすことができ、
そのため、信頼性の高い半導体集積回路を得ることがで
きる。その上、高電圧印加の際の電荷を逃がす電圧も任
意に設定することができるので、従来技術に比較して、
ゲート絶縁膜や素子の能力のマージンを大きくとること
が容易になる。同時に、素子の微細化、高集積化を容易
にする。そればかりか、従来、接合のブレーク耐圧を下
げる一方で、接合容量や接合リーク電流が増加して、回
路の高速化や信頼性の確保の妨げになっていたが、本構
造によれば、接合容量や接合リーク電流量は増加しない
ため、高速化や信頼性のマージンへは影響を及ぼさな
い。また、高エネルギーイオン注入、エピタキシャル成
長、従来の技術により、上記のような構造をもつ半導体
装置の製造の実現が可能となる。
によれば、高電圧印加の際の電荷を逃がすことができ、
そのため、信頼性の高い半導体集積回路を得ることがで
きる。その上、高電圧印加の際の電荷を逃がす電圧も任
意に設定することができるので、従来技術に比較して、
ゲート絶縁膜や素子の能力のマージンを大きくとること
が容易になる。同時に、素子の微細化、高集積化を容易
にする。そればかりか、従来、接合のブレーク耐圧を下
げる一方で、接合容量や接合リーク電流が増加して、回
路の高速化や信頼性の確保の妨げになっていたが、本構
造によれば、接合容量や接合リーク電流量は増加しない
ため、高速化や信頼性のマージンへは影響を及ぼさな
い。また、高エネルギーイオン注入、エピタキシャル成
長、従来の技術により、上記のような構造をもつ半導体
装置の製造の実現が可能となる。
【図１】本発明の半導体装置の断面図。
【図２】本発明の半導体装置の主要工程の断面図。
【図３】本発明の半導体装置の主要工程の断面図。
【図４】本発明の半導体装置の主要工程の断面図。
【図５】従来の半導体装置の断面図。
ゲート電極 １００、２００、３０
０、４００、５００ ドレイン領域 １０１、２０１、３０
１、４０１、５０１ ソース領域 １０２、２０２、３０
２、４０２、５０２ 素子分離領域 １０３、２０３、３０
３、４０３、５０３ 第２導電型のウェル領域 １０４、２０４、３０
４、４０４、５０４ 第１導電型のＳｉ基板 １０５、２０５、３０
５、４０５、５０５ 第１導電型のウェル領域 １０６、２０６、３０
６、４０６、５０６ ウェルの深さが、浅くされた第１導電型ウェル領域
１０７、２０７ ウェル中に伸びた第１導電型ドレイン領域
１０８、３０７ 第２導電型のウェル中で濃度が低くなっている部分
１０９、４０７ シリコン窒化膜 ２１１、３１１、４１
１ ホトレジスト ２１２、４１２
０、４００、５００ ドレイン領域 １０１、２０１、３０
１、４０１、５０１ ソース領域 １０２、２０２、３０
２、４０２、５０２ 素子分離領域 １０３、２０３、３０
３、４０３、５０３ 第２導電型のウェル領域 １０４、２０４、３０
４、４０４、５０４ 第１導電型のＳｉ基板 １０５、２０５、３０
５、４０５、５０５ 第１導電型のウェル領域 １０６、２０６、３０
６、４０６、５０６ ウェルの深さが、浅くされた第１導電型ウェル領域
１０７、２０７ ウェル中に伸びた第１導電型ドレイン領域
１０８、３０７ 第２導電型のウェル中で濃度が低くなっている部分
１０９、４０７ シリコン窒化膜 ２１１、３１１、４１
１ ホトレジスト ２１２、４１２
Claims (6)
- 【請求項１】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更に、そのウェル中かつ基板表面に第１
導電型のドレイン、ソースを形成してできるＭＩＳ型半
導体装置に於て、少なくともドレインの下部のウェルの
深さが、ドレイン以外の領域のウェルの深さより浅く制
御されているような構造を有することを特徴とする半導
体装置。 - 【請求項２】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更にそのウェル中かつ基板表面に第１導
電型のドレイン、ソースを形成してできるＭＩＳ型半導
体装置に於て、少なくともドレインの中央底部がウェル
中に突き出し、その突き出しの長さが制御されているよ
うな構造を有することを特徴とする半導体装置。 - 【請求項３】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更にそのウェル中かつ基板表面に第１導
電型のドレイン、ソースを形成してできるＭＩＳ型半導
体装置に於て、少なくともドレイン底中央一部の下部
に、低濃度に制御されたのウェル領域が、ドレイン底部
より基板へ達しているか、もしくは、深さ方向に対して
殆どの領域を占めているような構造を有することを特徴
とする半導体装置。 - 【請求項４】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更に、そのウェル中かつ基板表面に第１
導電型のドレイン、ソースを形成し、少なくともドレイ
ンの下部のウェルの深さが、ドレイン以外の領域のウェ
ルの深さより浅く制御されているような構造を有するＭ
ＩＳ型半導体装置に於て、 ａ）第１導電型半導体基板に第２導電型のウェルを形成
する工程と、 ｂ）基板表面の第２導電型と第１導電型のウェルの間に
素子分離領域を形成する工程と、 ｃ）第２導電型のウェル表面に第１導電型のソース、ド
レイン拡散層を形成する工程と、 ｄ）基板表面にゲート電極を形成する工程と、 ｅ）高エネルギーのイオン注入により、少なくともドレ
インの下部のウェルの深さを所望の深さに調整する工程
からなることを特徴とする半導体装置の製造方法。 - 【請求項５】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更に、そのウェル中かつ基板表面に第１
導電型のドレイン、ソースを形成し、少なくともドレイ
ンの下部のウェルの深さが、ドレイン以外の領域のウェ
ルの深さより浅く制御されているような構造を有するＭ
ＩＳ型半導体装置に於て、 ａ）第１導電型半導体基板の一部分に、第１導電型の不
純物イオンを注入する工程と、 ｂ）その基板上にシリコン単結晶をエピタキシャル成長
により形成する工程と、 ｃ）第２導電型及び、第１導電型のウェルを形成する工
程と、 ｄ）基板表面の第１導電型と第２導電型のウェルの間に
素子分離領域を形成する工程と、 ｅ）第２導電型のウェル中に、第１導電型のソース、ド
レイン拡散層領域を形成する工程からなることを特徴と
する半導体装置の製造方法。 - 【請求項６】第１導電型半導体基板に、第２導電型のウ
ェルを形成し、更にそのウェル表面近傍に第１導電型の
ソース、ドレイン拡散層が形成され、少なくともドレイ
ンの中央底部の一部分がウェル中に突き出し、その突き
出しの長さが制御されているような構造を有するＭＩＳ
型半導体装置に於て、 ａ）第１導電型の半導体基板に、第２導電型のウェルを
形成する工程と、 ｂ）基板表面の第１導電型と第２導電型のウェルの間に
素子分離領域を形成する工程と、 ｃ）第２導電型のウェル表面近傍に、第１導電型のソー
ス、ドレイン拡散層を形成する工程と、 ｅ）基板表面にゲート電極を形成する工程と、 ｄ）ドレイン拡散層の中央底部の一部分の拡散層を、制
御性よくウェル中に突き出す工程からなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220193A JPH06296019A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220193A JPH06296019A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06296019A true JPH06296019A (ja) | 1994-10-21 |
Family
ID=13767820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8220193A Pending JPH06296019A (ja) | 1993-04-08 | 1993-04-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06296019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031804A (ja) * | 2002-06-27 | 2004-01-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-04-08 JP JP8220193A patent/JPH06296019A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031804A (ja) * | 2002-06-27 | 2004-01-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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